JP3495787B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、特
に、内部回路が所定の動作条件下に置かれているか否か
を容易に装置外部で識別することのできる構成に関す
る。より特定的には、この発明は、半導体装置の内部状
態が所定のテスト条件を満足するように設定されている
か否かを外部で識別するための構成に関する。

【０００２】

【従来の技術】半導体装置は製造後信頼性保証のために
種々の試験を受ける。このような試験には、バーンイン
テスト、寿命試験などに用いられる加速テスト、および
動作マージンテストなどがある。

【０００３】バーンインテストにおいては、動作電源電
圧が通常動作時よりも高くされて内部回路のストレスが
増大される。この状態で半導体装置を動作させることに
より、内部回路構成要素の特性の安定化および潜在不良
の顕在化によるスクリーニング（初期欠陥の除去）など
が行なわれる。加速試験においても、同様に動作電源電
圧が高くされるとともに、動作環境（動作温度、湿度）
などが通常動作時よりも厳しくされ、半導体装置が正常
に動作する期間が測定される。動作マージンテストなど
においては、電源電圧が通常動作時よりも少し低くさ
れ、半導体装置が正常に動作するかのテストが行なわれ
る。この動作マージンテストとしては、たとえば、メモ
リセルがキャパシタを含むダイナミック型半導体記憶装
置においてメモリセルキャパシタへの書込電圧を低くし
てデータを書込みまた読出すことにより、半導体記憶装
置が正確にデータを記憶しているか否かをチェックする
試験、およびアクセス時間等が動作電源電圧が低下した
場合においても所定の定格値を満足しているか否かなど
をチェックする試験がある。

【０００４】図２０は、従来の半導体装置の全体の構成
を概略的に示す図である。図２０において、従来の半導
体装置９００は、外部電源電圧ＶＣＥを受ける電源ピン
端子９０２と、接地電圧ＶＳＳを受ける接地ピン端子９
０４と、電源ピン端子９０２に接続されて電源電圧を伝
達する電源線９０５と、接地ピン端子９０４に接続され
て接地電圧を伝達する接地線９０７と、電源線９０５上
の外部電源電圧ＶＣＥと接地線９０７上の接地電圧ＶＳ
Ｓを動作電源電圧として動作し、外部電源電圧ＶＣＥが
所定の範囲のとき一定のレベルの内部電源電圧ＶＣＩを
内部電源線９０９上に伝達する内部降圧回路９１０と、
内部電源線９０９上の内部電源電圧ＶＣＩと接地線９０
７上の接地電圧ＶＳＳを動作電源電圧として動作し、所
定の機能を実現する内部電源使用回路９１２と、外部電
源線９０５上の電源電圧ＶＣＥと接地線９０７上の接地
電圧ＶＳＳを受けて動作し、内部電源使用回路９１２と
装置外部との間での信号（データを含む）の入出力を行
なう入出力バッファ９１４を含む。この図２０に示す構
成において、半導体装置９００には、また、外部からの
電源電圧ＶＣＥと接地電圧ＶＳＳを動作電源電圧として
動作して所定の機能を実現する回路が設けられていても
よい。入出力バッファ９１４は、装置内部が内部電源電
圧ＶＣＥで動作しているためそのインタフェースをとる
ため電源電圧ＶＣＥを受ける。

【０００５】内部降圧回路９１０により、外部からの電
源電圧ＶＣＥを降圧して内部電源電圧ＶＣＩを生成する
のは以下の理由による。

【０００６】半導体装置の高集積化に伴って素子が微細
化される。微細化された素子の信頼性の確保および低消
費電力化のために電源電圧レベルはたとえばスケーリン
グ則に沿って低くされる。しかし、半導体装置は単体で
利用されるのではなく、システム構成時においては複数
種類の半導体装置が利用される。論理ＬＳＩ（大規模集
積回路）、プロセサおよび半導体記憶装置は、集積化の
進展速度すなわち素子の微細化の進展速度が異なる。し
たがって、システム電源電圧としては最も微細化の進展
速度の遅いＬＳＩにより決定される電圧を利用する必要
がある。一般に、半導体記憶装置が微細化の進展速度が
最も速いため、外部電源電圧としては、この半導体記憶
装置が必要とする内部電源電圧よりも高い電源電圧が利
用される。このため、内部降圧回路９１０を設けること
により、外部電源電圧ＶＣＥを降圧してこの外部電源電
圧ＶＣＥよりも低い内部電源電圧ＶＣＩを半導体装置内
部で生成する。このような内部降圧回路９１０を設ける
ことにより、それぞれの動作電源電圧が異なる複数種類
のＬＳＩを用いて１つのシステム電源を用いたシステム
を構成することができる。

【０００７】図２１は、図２０に示す内部降圧回路の構
成を示すブロック図である。図２１において、内部降圧
回路９１０は、一定のレベルの基準電圧Ｖｒｅｆを発生
する基準電圧発生回路９２２と、電源線９０５に与えら
れた外部電源電圧ＶＣＥから内部電源線９０９へ電流を
供給することにより内部電源電圧ＶＣＩを生成するｐチ
ャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トラ
ンジスタ）で構成されるドライブトランジスタ９２４
と、内部電源線９０９上の内部電源電圧ＶＣＩと基準電
圧発生回路９２２からの基準電圧Ｖｒｅｆを比較し、該
比較結果に従ってドライブトランジスタ９２４のコンダ
クタンスを調整する比較器９２６を含む。比較器９２６
はその正入力に内部電源電圧ＶＣＩを受け、その負入力
に基準電圧Ｖｒｅｆを受ける。

【０００８】内部降圧回路９１０は、さらに、内部状態
設定信号としてのバーンインモード指定信号ＢＩに応答
して導通して比較器９２６の出力ノード９２９と接地線
９０７とを電気的に接続するｎチャネルＭＯＳトランジ
スタ９２８を含む。このＭＯＳトランジスタ９２８を設
けることにより、ドライブトランジスタ９２４を強制的
に導通状態とし、内部電源電圧ＶＣＩと外部電源電圧Ｖ
ＣＥとを等しくすることにより、所望の電圧レベルに内
部電源電圧ＶＣＩを設定する。

【０００９】内部電源使用回路９１２は内部電源線９０
９の内部電源電圧ＶＣＩおよび接地線９０７上の接地電
位を動作電源電圧として動作する負荷回路９１２ａを含
む。この内部電源使用回路９１２は、各機能ごとに複数
の種類の負荷回路９１２ａを含んでおり、各負荷回路に
対しては異なる配線を用いて内部電源電圧が伝達される
（電源線の負荷を分散させることにより内部電源電圧の
安定化を図るためである）。このため、図２１において
は、内部電源使用回路９１２に含まれる負荷回路９１２
ａを代表的に示す。次に動作について簡単に説明する。

【００１０】通常動作モード時においては内部状態設定
信号としてのバーンインモード指定信号（以下、単にバ
ーンインモード指定信号と称す）ＢＩは非活性状態のロ
ーレベルにあり、ＭＯＳトランジスタ９２８はオフ状態
にある。この状態においては、ドライブトランジスタ９
２４は比較器９２６の出力ノード９２９上の電位に従っ
て内部電源線９０９へ電流を供給し、内部電源電圧ＶＣ
Ｉを生成する。内部電源電圧ＶＣＩが基準電圧Ｖｒｅｆ
よりも高いときには、比較器９２６の出力ノード９２９
の電位が上昇し、ドライブトランジスタ９２４のコンダ
クタンスが低下する。これにより、ドライブトランジス
タ９２４の供給する電流（ドレイン電流）が低下し内部
電源電圧ＶＣＩの上昇が停止する。

【００１１】負荷回路９１２ａが動作し、内部電源線９
０９上の内部電源電圧ＶＣＩが低下するかまたは内部電
源線９０９のリーク電流により内部電源電圧ＶＣＩが基
準電圧Ｖｒｅｆよりも低くなったとき、比較器９２６か
ら出力ノード９２９へ与えられる信号電位が低下する。
これによりドライブトランジスタ９２４のコンダクタン
スが大きくされ、ドライブトランジスタ９２４は大きな
電流を内部電源線９０９上へ供給し、内部電源電圧ＶＣ
Ｉを上昇させる。この比較器９２６、ドライブトランジ
スタ９２４および内部電源線９０９のフィードバックル
ープにより、内部電源線９０９上の内部電源電圧ＶＣＩ
は基準電圧Ｖｒｅｆにより決定される電圧レベルとな
る。通常は内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆとは
等しくされる。

【００１２】試験動作を行なう場合にはバーンインモー
ド指定信号ＢＩが活性状態の“Ｈ”レベルに設定され
る。このときには、ＭＯＳトランジスタ９２８がオン状
態となり、ドライブトランジスタ９２４のゲート電位
（ノード９２９の電位）は強制的に接地電位レベルとさ
れる。これによりドライブトランジスタ９２４は比較器
９２６の出力電位にかかわらず、導通状態となり、内部
電源線９０９上に外部電源電圧ＶＣＥを伝達する。これ
により内部電源電圧ＶＣＩは外部電源電圧ＶＣＥに従っ
て変化する。

【００１３】図２２は、外部電源電圧ＶＣＥと内部電源
電圧ＶＣＩとの関係を示す図である。図２２において、
横軸は外部電源電圧を示し、縦軸は電圧値を示す。外部
電源電圧ＶＣＥが初期状態から上昇すると、基準電圧発
生回路９２２からの基準電圧Ｖｒｅｆも上昇する。応じ
て、内部電源電圧ＶＣＩも上昇する。外部電源電圧ＶＣ
Ｅが所定値Ｖ０に到達すると、基準電圧Ｖｒｅｆが一定
値となり、この所定値Ｖ０以上の外部電源電圧ＶＣＥの
電圧レベルに対して、内部電源電圧ＶＣＩは一定値を保
持する。通常動作時においては、図２２において「通常
使用領域」として示す電圧Ｖ０−Ｖ１の領域内の外部電
源電圧ＶＣＥが与えられて半導体装置が動作する。この
状態においてバーンインモード指定信号ＢＩは“Ｌ”レ
ベルである。

【００１４】バーンインモード指定信号ＢＩが“Ｈ”の
ときには、内部電源電圧ＶＣＩは外部電源電圧ＶＣＥに
従って上昇する。通常、バーンインモード試験において
は外部電源電圧ＶＣＥは電圧Ｖ２ないしＶ３の間の電圧
レベルに設定される。内部電源電圧ＶＣＩを外部電源電
圧ＶＣＥに応じて変化させる場合に、内部電源電圧ＶＣ
Ｉが一定電圧レベル（基準電圧Ｖｒｅｆ）レベルのとき
にバーンインモード指定信号ＢＩを“Ｈ”に設定する方
法と、外部電源電圧ＶＣＥを所定値Ｖ０以下に低下させ
た状態でバーンインモード指定信号ＢＩを“Ｈ”として
内部電源電圧ＶＣＩを外部電源電圧ＶＣＥに従って変化
させる方法とがある。図２２においては、単にこのバー
ンインモード指定信号が発生されてバーンインモード試
験が行なわれる領域（図２２において「ストレス領域」
として示す）における内部電源電圧ＶＣＩの電圧レベル
を示す。

【００１５】内部電源電圧ＶＣＩを通常動作時よりも高
く設定することにより、内部電源使用回路９１２におけ
る構成要素に対するストレスを増加させ、潜在不良のス
クリーニングが行なわれる。

【００１６】上述のような構成の内部降圧回路を利用す
ることによりバーンインモード時のみならず、他の試験
動作時においても内部電源電圧ＶＣＩを外部電源電圧Ｖ
ＣＥに応じて変化させて内部電源電圧ＶＣＩを所望の電
圧レベルに設定することができる。

【００１７】

【発明が解決しようとする課題】バーンインモードなど
の試験は、半導体装置の出荷前の最終試験であり、非破
壊検査である。すなわち、半導体装置はパッケージに収
納された状態で試験される。一般に、バーンインモード
試験などの半導体装置の試験は、１個の半導体装置ずつ
行なわれるのではなく、複数個の半導体装置を１つの単
位として行なわれる。

【００１８】図２３にバーンインモード試験時における
半導体装置の配置を示す。図２３において、テストボー
ド９５０上に複数の半導体装置（チップ）ＣＨ００〜Ｃ
Ｈｍｎが載置される。ここで、図２３においては、半導
体装置が“チップ”として示しているが、フリップチッ
プの状態ではなく、樹脂封止などにより、パッケージに
収納されている。

【００１９】テストボード９５０には、さらに、半導体
装置ＣＨ００〜ＣＨｍｎと同一ロッドで作製されたモニ
タ用フリップチップ９５２が載置される。フリップチッ
プ９５２は、パッケージを形成する封止樹脂が除去され
てパッドＰＤおよび内部回路が露出している。パッドＰ
Ｄはそれぞれ対応の外部ピン端子ＰＴにボンディングワ
イヤＢＤにより接続されている。フリップチップ９５２
のピン端子ＰＴの配置は半導体装置ＣＨ００〜ＣＨｍｎ
のそれと同じである。さらに、テストボード９５０に対
し所定のシーケンスで電圧を印加するとともに、これら
の半導体装置ＣＨ００〜ＣＨｍｎおよびフリップチップ
９５２を動作させ、その動作結果を解析するテスト装置
９６０が設けられる。

【００２０】フリップチップ９５２に対しチェック装置
９６２が設けられる。このチェック装置９６２は、プロ
ーブＰＢによりフリップチップ９５２の内部ノードＮＤ
の電位を検出し、フリップチップ９５２が所定の内部状
態に設定されたか否かを検証する。このチェック装置９
６２はテスト装置９６０に含まれていてもよい。図２３
においては、テスト配置を明確に示すために、テスト装
置９６０とチェック装置９６２が別々に設けられるよう
に示される。次に、テスト動作について説明する。

【００２１】テスト装置９６０の制御の下に、テストボ
ード９５０上に載置された半導体装置ＣＨ００〜ＣＨｍ
ｎおよびモニタ用フリップチップ９５２にバーンインモ
ード指定信号ＢＩが与えられる。チェック装置９６２の
プローブＰＢによりモニタ用フリップチップ９５２の所
定のノードＮＤ（たとえば図２１の出力ノード９２９に
対応）の電位を検出する。このノードＮＤの電位が所定
電位（たとえば接地電位）となっているのがチェック装
置９６２により検出されると半導体装置ＣＨ００〜ＣＨ
ｍｎもすべて対応のノードが所定の電位レベルにあると
みなされて、テスト装置９６０により外部電源電圧ＶＣ
Ｅが上昇されて半導体装置ＣＨ００〜ＣＨｍｎのバーン
インテストが実行される。

【００２２】上述のように、バーンイン試験を行なう場
合、モニタ用フリップチップ９５２を作製する必要があ
る。モニタ用フリップチップ９５２は、被試験半導体装
置ＣＨ００〜ＣＨｍｎと同一ロッド内の半導体装置を選
択し、この選択された半導体装置のパッケージとなる封
止樹脂を除去することにより作製される。このため、モ
ニタ用フリップチップ９５２の作製に手間がかかり、効
率的に試験を行なうことができないという問題があっ
た。また、モニタ用フリップチップ９５２は、そのパッ
ケージがすべて除去されているため、製品としては再生
されて出荷されることはないため、不経済であるという
問題もあった。

【００２３】さらに、モニタ用フリップチップ９５２の
内部状態（所定のノードの電位）を識別することによ
り、他の被試験半導体装置ＣＨ００〜ＣＨｍｎの内部状
態を判断しているため、動作パラメータのチップ間ばら
つきなどに起因して被試験半導体装置ＣＨ００〜ＣＨｍ
ｎが正確に所望の内部状態に設定されていない状態にお
いても誤って所望の内部状態に設定されていると判断さ
れて試験が行なわれる可能性があり、正確な試験を保証
できないという問題があった。

【００２４】また、モニタ用フリップチップの所定のノ
ードの電位を検出するためのチェック装置９５２が必要
とされ、試験装置の規模を増大するという問題もあっ
た。また、モニタ用フリップチップの所定のノード電位
を検出するために専用の治具が必要とされるため、試験
装置の価格も増大するという問題があった。

【００２５】また、一般のバーンイン試験のみに限ら
ず、半導体装置の動作マージンなどを試験する場合、パ
ッケージに収納された半導体装置に対しては内部状態が
所定の状態に設定されているか否かを正確に識別するこ
とができず、正確な動作特性の評価が困難であるという
問題もあった。

【００２６】それゆえ、この発明の目的は、容易に内部
状態を外部でモニタすることのできる半導体装置を提供
することである。

【００２７】この発明の他の目的は、効率的かつ正確に
所望の試験を行なうことのできる環境を容易に実現する
ことのできる半導体装置を提供することである。

【００２８】この発明のさらに他の目的は、試験装置を
簡略化することのできる半導体装置を提供することであ
る。

【００２９】

【課題を解決するための手段】この発明は、要約すれ
ば、所定の内部状態設定信号が与えられたときに特定の
２つのパッド間に電流が流れる経路を形成し、この経路
を流れる電流を外部で検出することにより半導体装置が
所定の内部状態に設定されたと外部で判別することがで
きるようにしたものである。

【００３０】

【００３１】

【００３２】 請求項１に係る半導体装置は、内部状態
指定信号に従ってその電圧レベルが変更される内部信号
線と、この内部信号線に結合され、内部信号線の電圧に
従ってその内部状態が設定され、活性化指示信号の活性
化時、設定された内部状態下で動作し、その動作期間が
前記活性化指示信号により決定される内部回路と、内部
回路の活性化指示信号と内部状態指定信号とを受け、活
性化指示信号の非活性化時内部状態指定信号の第１の論
理レベルへの変化に応答してセット信号を生成しかつ活
性化指示信号の活性化時リセット信号を生成する論理ゲ
ートと、特定のパッドに結合され、この論理ゲートの出
力信号に応答して、特定のパッドに流れる電流を変化さ
せるトランジスタ素子とを備える。このトランジスタ素
子は、セット信号に従って導通状態に設定されかつリセ
ット信号に従って非導通状態に設定される。請求項２に
係る半導体装置は、内部状態指定信号に従ってその電圧
レベルが変更される内部信号線と、この内部信号線に結
合され、内部信号線の電圧に従ってその内部状態が設定
され、動作時、設定された内部状態で動作する内部回路
と、外部から与えられる制御信号と内部状態指定信号と
の論理演算をする論理ゲートと、特定のパッドに結合さ
れ、論理ゲートの出力信号に応答して、特定のパッドに
流れる電流を変化させるトランジスタ素子とを備える。
論理ゲートは、外部からの制御信号が第１の論理レベル
の時には内部状態指定信号の論理レベルに従ってトラン
ジスタ素子を導通／非導通状態に設定しかつ外部からの
制御信号が第２の論理レベルの時にはトランジスタ素子
を非導通状態に設定するように、外部からの制御信号お
よび内部状態指定信号に従ってその出力信号を生成す
る。

【００３３】１つの実施例に従えば、内部電圧発生手段
は、外部電源電圧を降圧して内部動作電源電圧を発生す
る内部降圧回路である。

【００３４】この実施例に従えば、内部状態設定信号
は、内部動作電源電圧を外部電源電圧に従って変更させ
るための電圧変更指定信号である。

【００３５】別の実施例に従えば、内部電圧発生手段は
複数のパッドに含まれる電源パッドに与えられる外部電
源電圧から内部動作電源電圧を生成する内部電源と、こ
の内部電源からの内部動作電源電圧を昇圧する昇圧回路
を含む。

【００３６】この別の実施例において、内部状態設定信
号は、この昇圧回路からの昇圧電圧の電圧レベルの低下
を指示する信号である。

【００３７】他の実施例においては、電流経路形成手段
は、内部状態設定信号に応答して２つのパッドを電気的
に接続するスイッチング素子を備える。

【００３８】特定の実施例において、電流経路形成手段
は、内部状態設定信号と期間指定信号とに応答して、制
御信号を発生する制御信号発生手段と、この制御信号の
活性状態に導通し、２つのパッドを電気的に接続するス
イッチング素子を含む。この制御信号発生手段は与えら
れた内部状態設定信号および期間指定信号両者がともに
活性状態のときに活性状態の制御信号を発生する。

【００３９】さらに特定的な実施例においては、電流経
路形成手段は、特定の２つのパッドの一方に所定の電圧
が印加されたときにこの特定の２つのパッドの間に電流
が流れる経路を形成する手段を含む。

【００４０】

【作用】請求項１の発明においては、内部回路の状態を
設定する内部信号線の電圧に従って、特定のパッドを流
れる電流を変化させており、外部でこのパッドを流れる
電流をモニタする事により、内部回路が所定の状態に設
定されたか否かを容易に識別することができる。また、
レベルシフト素子を利用することにより、電源パッドの
電圧が所定の電圧レベルとなったときに電流を流すこと
ができ、正確に電流検出を行うことができる。

【００４１】 請求項１に係る発明においては、内部回
路活性化指示信号と内部状態指定信号との論理演算結果
に従ってトランジスタ素子の駆動電流を変更しており、
必要な期間のみトランジスタ素子を駆動して電流を流す
ことができ、消費電流を低減することができる。請求項
２に係る発明に従えば、外部制御信号と内部状態指定信
号との論理演算に従ってトランジスタ素子の駆動電流を
変更しており、正確に必要な期間のみトランジスタ素子
を駆動することができ、また内部信号線が所望の状態に
設定されているかを容易にかつ確実に識別することがで
きる。

【００４２】内部電圧発生手段が内部降圧回路の場合に
は、内部電源電圧を変更して加速試験を行なう状態に半
導体装置の内部状態を設定されているか否かを外部で確
実に識別することができる。

【００４３】内部状態設定信号が電圧変更指定信号の場
合には、所定の内部電圧が変更可能な状態または所定の
電圧レベルに設定されたか否かを外部で識別することが
でき、加速試験および動作マージン評価などの所望の試
験を確実に行なうことができる。

【００４４】内部電圧発生手段が、内部電源からの内部
電圧を昇圧する場合には、この昇圧回路の生成する電圧
レベルが変更可能状態とされたか否かを容易に識別する
ことができ、動作マージン評価および信頼性評価などを
正確に行なうことができる。

【００４５】内部状態設定信号が昇圧電圧の低下を特定
するときには、昇圧電圧レベルを低下させて動作マージ
ンおよび電荷保持特性などの各種性能評価を正確に行な
うことができる。

【００４６】電流経路形成手段が、スイッチング素子を
含むとき、簡易な構成で電流経路を形成することができ
る。特に、内部回路の内部状態設定手段が内部状態設定
信号に応答するスイッチング素子を含む場合には、電源
経路形成手段のスイッチング素子と内部状態設定用のス
イッチング素子と並列に動作させることにより確実に内
部状態が所定の状態に設定されたか否かを検出すること
ができる。

【００４７】期間指定信号による制御信号が所定の期間
のみ活性状態とされてスイッチング素子が導通するとき
には、必要な期間のみ電流経路が形成され、消費電流を
低減することができる。

【００４８】まず、所定電圧をパッドに印加したときの
み電流経路が形成される場合には、確実に所定の期間の
み電流経路を形成することができ、消費電流を低減する
ことができる。また、誤って電流経路が形成されるのを
防止することができ、正確に電流経路が形成されたか否
かを識別することができる。

【００４９】

【実施例】図１はこの発明に従う半導体装置の構成を概
略的に示す図である。図１において、半導体装置１は、
所定の機能を実行するとともに制御信号φに応答してそ
の内部状態が所定の状態に設定される内部回路２と、制
御信号φに応答してパッド６ａおよび６ｂの間に電流経
路を形成する電流経路形成回路４を含む。制御信号φ
は、後に詳細に説明するように、内部状態設定信号のみ
であってもよく、内部状態設定信号および電流経路を形
成する期間を指定する期間指定信号を含んでもよい。

【００５０】パッド６ａおよび６ｂは互いに異なるパッ
ドであればよく、任意のパッドを利用することができ
る。パッド６ａおよび６ｂはボンディングワイヤ５ａお
よび５ｂを介してピン端子７ａおよび７ｂに接続され
る。半導体装置１は、バンプ球によりパッド６ａおよび
６ｂが直接回路基板に接続される装置であってもよい
が、図１においては、パッケージに樹脂封止された構成
を一例として示し、このため外部ピン端子７ａおよび７
ｂが設けられるように示される。

【００５１】バーンインテストなどの所定の動作モード
時においては、制御信号φが活性状態とされ、パッド６
ａおよび６ｂの間に電流経路形成回路４により電流経路
が形成される。外部装置により、ピン端子７ａおよび７
ｂの間に電圧が印加される。図１においてはたとえば試
験装置の電圧印加ノード９ａおよび９ｂに電圧Ｖが印加
される状態が示される。ノード９ａとピン端子７ａの間
に電流計８が配置される。電流経路形成回路４により電
流経路が形成されている場合には、ノード９ａ、ピン端
子７ａ、パッド６ａ、電流経路形成回路４、パッド６
ｂ、ピン端子７ｂおよびノード９ｂの経路に電流が流れ
る。電流計８によりこの電流を検出することにより、電
流経路形成回路４に電流経路が形成されているか否かを
識別することができる。この電流経路が形成されている
か否かにより、内部回路２の状態が所定の状態に設定さ
れているか否かの判断が行なわれる。

【００５２】外部で電流計８を用いて電流を検出するこ
とにより、半導体装置１の内部状態を識別することがで
き、半導体装置１の内部状態を識別するために別のモニ
タ用のフリップチップを用いる必要がなく、容易に半導
体装置１が所定の内部状態に設定されたか否かを識別す
ることができる。以下に各具体的構成について説明す
る。以下の説明においては、従来例との対比のために、
半導体装置が内部降圧回路を含んでおり、バーンイン試
験を行なう際に内部電源電圧が外部電源電圧に応じて変
化することができる状態に設定されたか否かを識別する
ための構成について説明する。しかしながら、本発明
は、一般に、半導体装置の内部状態が内部状態設定信号
により所定の状態に設定される構成であれば適用可能で
ある。

【００５３】［実施例１］図２は、この発明の第１の実
施例である半導体装置の要部の構成を示す図である。図
２において、半導体装置は、内部回路としての内部電源
電圧ＶＣＩを発生する内部降圧回路９１０と、この内部
降圧回路９１０からの内部電源電圧ＶＣＩを動作電源電
圧として受けて動作する内部電源電圧使用回路９１２を
含む。これらの内部降圧回路９１０および内部電源電圧
使用回路９１２は、図２１に示す構成と同じであり、対
応する部分には同じ参照番号を付し、それらの詳細説明
は省略する。

【００５４】半導体装置はさらに、内部電源電圧ＶＣＥ
を受けるパッド１０と接地電圧ＶＳＳを受ける接地パッ
ド１２との間に設けられて内部状態設定信号としてのバ
ーンインモード指定信号ＢＩに応答して導通する電流経
路形成のためのｎチャネルＭＯＳトランジスタ２０を含
む。図２においては、このＭＯＳトランジスタ２０は電
源線９０５を介して電源パッド１０に結合されるように
示される。ＭＯＳトランジスタ２０の一方導通端子（ド
レイン）は電源線９０５とは別の配線を介して電源パッ
ド１０に直接接続されるように構成されてもよい。ＭＯ
Ｓトランジスタ２０の他方導通端子（ソース）はまた、
接地線９０７と別の配線を介して接地パッド１２に接続
されてもよく、また接地線９０７を介して接地パッド１
２に接続されてもよい。次に動作について図３を参照し
て説明する。

【００５５】通常動作時においては、バーンインモード
指定信号ＢＩは非活性状態の“Ｌ”にあり、ＭＯＳトラ
ンジスタ９２８および２０はともにオフ状態にある。こ
の状態においては、電源パッド１０と接地パッド１２の
間には電流経路は形成されない。内部電源電圧使用回路
９１２または図示しない入出力バッファなどの外部電源
電圧使用回路の動作時において外部電源電圧ＶＣＥを受
けるパッド１０と接地パッド１２の間に電流ＩＯが流れ
る経路が形成されてもよい（たとえば半導体記憶装置に
おけるスタンバイ時において消費される電流が流れる経
路）。バーンインモード指定信号ＢＩが非活性状態の
“Ｌ”のときには内部降圧回路９１０からの内部電源電
圧ＶＣＩは比較器９２６およびドライブトランジスタ９
２４により基準電圧発生回路９２２を発生する基準電圧
Ｖｒｅｆの電圧レベルに維持される。

【００５６】バーンイン試験を行なう場合には、バーン
インモード指定信号ＢＩが活性状態の“Ｈ”に設定され
る。バーンインモード指定信号ＢＩは外部から直接与え
られる構成が利用されてもよく、内部で複数の外部制御
信号のタイミング関係に従って発生されてもよく、また
外部制御信号と特定のアドレス信号入力ピンに与えられ
る信号の状態の組合わせに応じて発生されてもよく、さ
らに特定のピン端子に与えられる電圧を通常動作時より
も高くするいわゆる「スーパーＶｃｃ」により発生され
る構成により発生されてもよい。バーンインモード指定
信号ＢＩが活性状態の“Ｈ”となると、ＭＯＳトランジ
スタ９２８がオン状態となり、内部降圧回路９１０のノ
ード９２９が接地電圧ＶＳＳレベルに設定される。これ
によりドライブトランジスタ９２４がオン状態となり、
内部電源線９０９上の内部電源電圧ＶＣＩはパッド１０
に与えられる外部電源電圧ＶＣＥと等しくなり、内部電
源電圧ＶＣＩを内部電源電圧ＶＣＥに従って変化させる
ことが可能となる。

【００５７】このとき、また、“Ｈ”のバーンインモー
ド指定信号ＢＩに応答して電流経路形成手段としてのＭ
ＯＳトランジスタ２０がオン状態となり、電源パッド１
０と接地パッド１２の間に電流経路が形成される。ＭＯ
Ｓトランジスタ２０は固有のオン抵抗を有しており、し
たがってこの半導体記憶装置に含まれる内部電源電圧使
用回路９１２および他の図示しない外部電源電圧使用回
路などにより生じる消費電流ＩＯにさらに付加電流Ｉａ
が発生する。この付加電流Ｉａを外部で検出することに
より、外部でＭＯＳトランジスタ２０がオン状態とな
り、外部電源パッド１０と接地パッド１２の間に電流経
路が形成されたことが識別される。ＭＯＳトランジスタ
２０がオン状態となったときには、この内部降圧回路９
１０に含まれるＭＯＳトランジスタ９２８がオン状態と
なっており、したがって内部降圧回路９１０からの内部
電源電圧ＶＣＩは外部電源電圧ＶＣＥに応じて変化させ
る状態に設定されていると外部で識別することができ
る。

【００５８】ＭＯＳトランジスタ２０が供給する付加電
流ＩａがｍＡの程度であれば、半導体記憶装置のスタン
バイ時に供給する電流ＩＯはごくわずかであり（半導体
記憶装置の場合、スタンバイ電流がμＡのオーダであ
る）、したがって、容易にＭＯＳトランジスタ２０がオ
ン状態となっているか否か、すなわち電流経路が電源パ
ッド１０と接地パッド１２の間に形成されたか否かを識
別することができる。

【００５９】このバーンインモード指定信号ＢＩによ
り、内部電源電圧ＶＣＩが外部電源電圧ＶＣＥと等しい
状態になった後、内部電源電圧ＶＣＩを外部電源電圧Ｖ
ＣＥに従って所定の電圧レベル設定し、次いで内部電源
電圧使用回路９１２を動作させてバーンイン試験を実行
する。この動作時において、ＭＯＳトランジスタ２０に
より電流が消費されるが、動作時に使用される動作電流
に比べて十分小さい。またこのＭＯＳトランジスタ２０
は、内部降圧回路および図示しない外部電源電圧使用回
路または内部回路とは別の経路に設けられているため、
このＭＯＳトランジスタ２０に流れる付加電流Ｉａは何
ら内部回路動作に悪影響を及ぼすことなく、確実にバー
ンイン試験を実行することができる。なお、図３におい
て電流Ｉは電源パッド１０から接地パッド１２へ流れる
電流すなわちこの半導体装置の消費電流を示す。動作時
においては内部回路の動作により、動作電流が流れ、ス
タンバイ電流Ｉ０よりも大きな電流が流れる。

【００６０】［変更例１］図４は、第１の実施例の第１
の変更例を示す図である。図４に示す構成においては、
内部電源線９０９と接地線９０７の間にバーンインモー
ド指定信号ＢＩに応答して導通するｎチャネルＭＳＯト
ランジスタ２２が設けられる。他の構成は、図２１に示
す従来の半導体装置の構成と同じであり、対応する部分
には同じ参照番号を付す。

【００６１】図４に示す構成において、通常動作時にお
いては、ｎチャネルＭＯＳトランジスタ２２はオフ状態
であり、負荷回路９１２ａなどの内部回路が電流を消費
する。

【００６２】バーンインモード指定信号ＢＩが“Ｈ”と
なると、ｎチャネルＭＯＳトランジスタ２２がオン状態
となり、内部電源線９０９が接地線９０７に接続され
る。このＭＯＳトランジスタ２２のオン抵抗が比較的大
きいオン抵抗を有していれば、内部電源線９０９から接
地線９０７へ電流が流れる。内部電源線９０９へは、ド
ライブトランジスタ９２４を介して電源パッド１０から
電流が供給される。接地線９０７は接地パッド（図４に
は示さず）に接続される。したがって、ＭＯＳトランジ
スタ２２がオン状態となったときには、電源パッド１０
から接地パッドへ付加電流Ｉａが流れる。この付加電流
Ｉａを外部で検出することにより、半導体装置のノード
９２９が接地電位レベルに設定され、バーンイン試験を
行なう状態であるか否かを識別することができる。この
内部電源線９０９と接地線９０７の間にＭＯＳトランジ
スタ２２を接続する構成の場合、外部においては、電源
パッド１０と接地パッド（図４には示さず）との間に流
れる外部回路で消費される電流も検出される。スタンバ
イ電流がＭＯＳトランジスタ２２の導通時には大きくな
るため、図２に示す構成と同様容易に半導体装置がバー
ンイン試験可能状態に設定されたか否かを識別すること
ができる。

【００６３】［変更例２］図５は、この発明の第１の実
施例の第２の変更例の構成を示す図である。図５に示す
構成においては、電源パッド１０と接地パッド１２との
間に電流経路を形成するためのＭＯＳトランジスタ２０
のゲートへはフリップフロップ（Ｆ／Ｆ）２４からの制
御信号ＣＴＬが与えられる。フリップフロップ２４は、
バーンインモード指定信号ＢＩの活性化時にセットされ
て前記信号ＣＴＬを活性状態の“Ｈ”に設定し、次い
で、期間指定信号としてのたとえばチップイネーブル信
号ＣＥが活性状態の“Ｈ”となると、制御信号ＣＴＬを
非活性状態の“Ｌ”に設定する。フリップフロップ２０
の構成については後に詳細に説明する。

【００６４】図５においては、ＭＯＳトランジスタ２０
が、接地線９０７を介して接地パッド１２に接続される
ように示される。このＭＯＳトランジスタ２０は接地線
９０７を介することなく直接接地パッド１２に別の配線
を介して接続されるように構成されてもよい。次にこの
図５に示す構成の動作をその動作波形図である図６を参
照して説明する。

【００６５】バーンインモード指定信号ＢＩが非活性状
態の“Ｌ”の場合にはフリップフロップ２４はリセット
状態にあり、制御信号ＣＴＬは非活性状態の“Ｌ”にあ
る。この状態では、ＭＯＳトランジスタ２０はオフ状態
にあり、半導体装置においては、内部回路（内部降圧回
路、内部電源電圧使用回路および外部電源電圧使用回路
を含む）において仕様値で決定される大きさのスタンバ
イ電流が流れる。

【００６６】バーンイン試験を行なう場合には、バーン
インモード指定信号ＢＩが活性状態の“Ｈ”に設定され
る。この“Ｈ”のバーンインモード指定信号ＢＩに応答
して、フリップフロップ２４からの制御信号ＣＴＬが活
性状態の“Ｈ”とされ、ＭＯＳトランジスタ２０がオン
状態とされる。それにより、半導体装置においては、Ｍ
ＯＳトランジスタ２０を介して付加電流Ｉａが流れ、ス
タンバイ電流が増大する。このバーンインモード指定信
号ＢＩとほぼ同時に外部電源電圧ＶＣＥの電圧レベルを
上昇させた場合、スタンバイ電流が応じて増大する可能
性がある。しかしながら、内部回路のスタンバイ電流が
外部電源電圧ＶＣＥの電圧レベルが上昇してもμＡ程度
であれば、この付加電流Ｉａの電流レベルがｍＡレベル
であれば、外部電源電圧ＶＣＥの電圧レベルが上昇して
も半導体装置内部で電流経路が形成されたか否かを確実
に外部で識別することができる。

【００６７】バーンイン試験を行なうため、外部から制
御信号などを半導体装置へ与えてこの半導体装置を動作
させる。この状態においては、期間指定信号としてのチ
ップイネーブル信号ＣＥが活性状態の“Ｈ”とされる。
この“Ｈ”のチップセレクイネーブルに応答してフリッ
プフロップ２４が制御信号ＣＴＬを非活性状態の“Ｌ”
に設定し、ＭＯＳトランジスタ２０をオフ状態とする。
これにより付加電流Ｉａが流れる電流経路が遮断され
る。

【００６８】上述のように、チップセレクト信号または
チップイネーブル信号のような期間指定信号ＣＥを利用
して必要な期間のみ付加電流Ｉａを流す構成とすること
により、バーンイン試験時における消費電流を低減する
ことができるとともに、電流測定期間を外部で設定する
ことができ、正確なタイミングで電流経路が形成された
か否か、すなわち半導体装置の内部状態が所定の状態に
設定されたか否かを識別することができる。

【００６９】なお、通常動作時においては、チップイネ
ーブル信号ＣＥが活性状態の“Ｈ”になってもバーンイ
ンモード指定信号ＢＩは非活性状態の“Ｌ”にあり、フ
リップフロップ２４からの制御信号ＣＴＬは非活性状態
の“Ｌ”の電位レベルを維持する。これにより、通常動
作時における付加電流Ｉａの発生は確実に防止される。

【００７０】フリップフロップ２４としては、バーンイ
ンモード指定信号ＢＩをセット入力Ｓに受け、チップイ
ネーブル信号ＣＥをリセット入力Ｒに受けるとともに、
そのリセット入力がセット入力よりも十分大きくされた
リセット優先型セット／リセットフリップフロップを利
用することができる。他の構成も利用することができ
る。以下に簡単にフリップフロップとして利用すること
のできる構成について説明する。

【００７１】［フリップフロップ１］図７は、図５に示
すフリップフロップの構成の一例を示す図である。図７
において、フリップフロップ２４は、バーンインモード
指定信号ＢＩの立上がりに応答して所定の時間幅を有す
るワンショットのパルス信号を発生するワンショットパ
ルス発生回路２４１と、チップイネーブル信号ＣＥの立
上がりに応答して所定の時間幅を有するワンショットの
パルス信号を発生するワンショットパルス発生回路２４
２と、ワンショットパルス発生回路２４１の出力をセッ
ト入力Ｓに受け、ワンショットパルス発生回路２４２の
出力をリセット入力Ｒに受けるセット／リセットフリッ
プフロップ２４３を含む。フリップフロップ２４３の出
力Ｑから制御信号ＣＴＬが発生される。

【００７２】図７に示すフリップフロップの構成におい
てはバーンインモード指定信号ＢＩの立上がりに応答し
てセット／リセットフリップフロップ２４３がセットさ
れ、この出力Ｑからの制御信号ＣＴＬが活性状態の
“Ｈ”とされる。チップイネーブル信号ＣＥが“Ｈ”に
立上がると、セット／リセットフリップフロップ２４３
がリセットされ、この出力Ｑから出力される制御信号Ｃ
ＴＬが非活性状態の“Ｌ”に設定される。この図７に示
す構成を利用するこにとより、通常動作時において、バ
ーンインモード指定信号ＢＩが非活性状態の“Ｌ”の状
態において、チップイネーブル信号ＣＥが活性状態の
“Ｈ”とされ、確実に制御信号ＣＴＬを“Ｌ”レベルに
保持することができる。

【００７３】［フリップフロップ２］図８は図５に示す
フリップフロップの他の構成を示す図である。図８に示
す構成においては、フリップフロップ２４は、バーンイ
ンモード指定信号ＢＩをその真入力に受け、チップイネ
ーブル信号ＣＥを偽入力に受けるゲート回路２４４と、
ゲート回路２４４の出力を反転するインバータ２４５
と、インバータ２４５の出力を反転してインバータ２４
５の入力へ伝達するインバータ２４６を含む。インバー
タ２４５の駆動力はインバータ２４６の駆動力よりも大
きくされる。インバータ２４５から制御信号ＣＴＬが発
生される。ゲート回路２４４は、バーンインモード指定
信号ＢＩが“Ｈ”にあり、チップイネーブル信号ＣＥが
“Ｌ”のときにのみ“Ｌ”の信号を出力する。

【００７４】この図８に示す構成は、インバータ２４５
および２４６によるラッチ回路の構成を利用する。この
図８に示す構成を用いても、バーンインモード指定信号
ＢＩが活性状態となったとき、チップイネーブル信号Ｃ
Ｅが非活性状態の“Ｌ”期間のみ制御信号ＣＴＬを
“Ｈ”の活性状態に設定することができる。バーンイン
モード指定信号ＢＩが非活性状態とされる通常動作モー
ド時においては、制御信号ＣＴＬは常時“Ｌ”に設定さ
れる。したがって、この図８に示す構成を図５に示すフ
リップフロップ２４としても利用することができる。

【００７５】以上のように、実施例１の構成に従えば、
電源パッドと接地パッドとの間にバーンインモード指定
信号に応答して電流経路を形成するスイッチング素子を
設けたため、外部で電源パッドと接地パッドを流れる電
流を検出することにより容易に半導体装置がバーンイン
試験可能状態に設定されたか否かを判別することができ
る。このとき電源パッドおよび接地パッドを利用してい
るため、半導体装置の内部状態検出のために余分のパッ
ドを用いる必要がなく、複雑な構成を付加することなく
容易に半導体装置の内部状態を外部で識別することがで
きる。

【００７６】特に、変更例２のように、所定の期間のみ
付加電流を流す構成とすることにより、内部状態判別期
間の間のみ付加電流を生じさせることができ、不必要な
電流消費を抑制することができる。

【００７７】なお、期間指定信号としてはチップイネー
ブル信号のほかに、チップセレクト信号、ロウアドレス
ストローブ信号などの信号が利用されてもよい。半導体
装置のスタンバイ状態および動作状態を指定する信号で
あればよい。

【００７８】［実施例２］図９はこの発明の第２の実施
例である半導体装置の要部の構成を示す図である。図９
に示す半導体装置においては、電源経路形成手段とし
て、電源パッド１０と異なるパッド２９と接地パッド１
２との間に設けられ、バーンインモード指定信号ＢＩに
応答してオン状態となるｎチャネルＭＯＳトランジスタ
２６が設けられる。ＭＯＳトランジスタ２６は、接地線
９０７を介して接地パッド１２に接続されるように示さ
れるが、このＭＯＳトランジスタ２６が接地線９０７と
異なる配線より接地パッド１２に接続される構成が利用
されてもよい。

【００７９】バーンインモード指定信号ＢＩが“Ｌ”の
場合には、ＭＯＳトランジスタ２６がオフ状態になる。
この状態において、パッド２９と接地パッド１２との間
には電流経路は形成されない。バーンインモード指定信
号ＢＩが活性状態の“Ｈ”となると、ＭＯＳトランジス
タ２６がオン状態となり、パッド２９と接地パッド１２
との間に電流が流れる経路が形成される。パッド２９に
所望のレベルの電圧を印加することにより、ＭＯＳトラ
ンジスタ２６を介して付加電流Ｉａが流れる。この付加
電流ＩａはＭＯＳトランジスタ２６の固有のオン抵抗に
よりその値が決定される。図９に示す構成の場合、第１
の実施例と異なり、半導体装置のスタンバイ電流（スタ
ンバイ時に電源パッドを介して流れ込む電流：スタンバ
イ時の消費電流）と付加電流Ｉａとを識別する必要がな
い。すなわち、パッド２７に外部から電流計を介して所
望のレベルの電圧を印加し、ＭＯＳトランジスタ２６を
介して電流が生まれるか否かを識別することにより、半
導体装置の内部状態が所定の状態に設定されているか否
かを判別することができる。このパッド２９へ与えられ
る電圧は外部電源電圧ＶＣＥと独立に設定することがで
き、このＭＯＳトランジスタ２６を流れる付加電流Ｉａ
を所定の値にセットすることができ、正確に半導体装置
の内部状態が所定の状態に設定されたか否かを判別する
ことができる。また、このＭＯＳトランジスタ２６は完
全に内部回路から分離されているため、このＭＯＳトラ
ンジスタ２６を流れる付加電流Ｉａが内部回路に及ぼす
影響を完全に防止することができ、正確に内部回路動作
の試験を行なうことができる。

【００８０】パッド２９としては、任意のパッドを利用
することができ、未使用のパッド（空きパッド）が利用
されてもよい。内部状態判別のためのパッドを追加する
必要がなく、電流経路形成手段として１つのＭＯＳトラ
ンジスタのみが用いられる構成と併せて、内部状態判別
のための面積増加を抑制することができる。動作時に信
号入出力のために使用されるピンを用いても、仕様値に
より決定されるスタンバイ時の入力リーク電流との比較
により内部状態は識別できる。

【００８１】［変更例１］図１０は、この発明の第２の
実施例の第１の変更例を示す図である。図１０に示す構
成においては、電流経路形成手段としてのｎチャネルＭ
ＯＳトランジスタ２６のゲートへは、フリップフロップ
２４を介して制御信号ＣＴＬが与えられる。フリップフ
ロップ（Ｆ／Ｆ）２４は、バーンインモード指定信号Ｂ
Ｉの立上がり（活性化）に応答して制御信号ＣＴＬを活
性状態の“Ｈ”とし、期間指定信号としてのチップイネ
ーブル信号ＣＥの立上がり（活性化）に応答して制御信
号ＣＴＬを非活性状態の“Ｌ”に設定する。フリップフ
ロップ２４の構成は第１の実施例の第２の変更例におい
て用いられたものと同様である。図１０に示す構成にお
いては、ｎチャネルＭＯＳトランジスタ２６が接続され
る接地線９０７ｂと、内部降圧回路９１０に含まれる内
部状態設定用のｎチャネルＭＯＳトランジスタ９２８が
接続される接地線９０７ａは別々の配線のように示され
る。接地線９０７ｂは接地パッド１２に接続される。接
地パッド９０７ａはこの接地パッド１２に接続されても
よく、またこの接地パッド１２と別に設けられた接地パ
ッドに接続されてもよい。

【００８２】図１０に示す構成の場合、パッド２９に電
流供給のための電圧が与えられていても、チップイネー
ブル信号ＣＥが活性状態となり、半導体装置が動作する
ときには、ｎチャネルＭＯＳトランジスタ２６がオフ状
態とされ、付加電流Ｉａが発生するのが防止される。こ
れにより、内部状態が所定の状態に設定されたか否かを
検出するために消費される電流を低減することができ
る。

【００８３】以上のように、この第２の実施例に従え
ば、電源パッドと異なる任意のパッドと接地パッドとの
間に内部状態検出時に電流経路を形成するように構成し
たため、外部電源電圧と独立に電流の有無を識別するた
めの電圧レベルを設定することができ、正確に電流経路
が形成されたか否かを判別することができる。また、電
源パッドと別のパッドから接地パッドへ内部状態識別の
ための電流経路を形成するように構成したため、この電
流経路形成手段が内部回路（特に外部電源電圧ＶＣＥを
利用する回路）へ及ぼす影響を確実に防止することがで
き、試験動作時において安定に内部回路を動作させるこ
とができる。

【００８４】また、期間設定信号により所定の期間のみ
電流経路に電流が流れるように構成すれば、内部状態識
別のために消費される電流を低減することができる。

【００８５】［実施例３］図１１は、この発明の第３の
実施例である半導体装置の要部の構成を示す図である。
図１１に示す半導体装置においては、電源パッド１０お
よび接地パッド（図１１に示される）と異なる任意のパ
ッド２９ａおよび２９ｂの間にバーンインモード指定信
号ＢＩに応答して導通するｎチャネルＭＯＳトランジス
タ２８が設けられる。内部降圧回路９１０および負荷回
路９１２ａの構成は第１および第２の実施例のものと同
じである。

【００８６】図１１に示す構成においては、バーンイン
モード指定信号ＢＩが活性状態の“Ｈ”となったとき、
ｎチャネルＭＯＳトランジスタ２８がオン状態となり、
パッド２９ａおよび２９ｂが電気的に接続される。この
とき外部からパッド２９ａおよび２９ｂの間に電圧を印
加すればＭＯＳトランジスタ２８の固有のオン抵抗によ
りパッド２９ａおよび２９ｂの間に電流が流れる。ＭＯ
Ｓトランジスタ２８のオン抵抗が無視できるほどの小さ
な値であっても、外部においてパッド２９ａまたは２９
ｂの一方に抵抗を接続することにより、装置外部でこの
パッド２９ａおよび２９ｂ間に電流が流れるか否かを判
別することができる。したがって、パッド２９ａおよび
２９ｂは短絡されてもよい。パッド２９ａおよび２９ｂ
の間に外部で所望の大きさの電圧を印加することによ
り、バーンインモード指定信号ＢＩが“Ｈ”のときにｎ
チャネルＭＯＳトランジスタ２８を介して電流が流れる
か否かを識別することができ、応じて内部降圧回路９１
０に含まれるトランジスタ９２８がオン状態となってい
るか否かを識別することができる。

【００８７】パッド２９ａおよび２９ｂとして未使用の
パッドを利用することができる。電源パッドおよび接地
パッドと異なるパッドを利用することにより、内部状態
を検出するための電流経路形成回路を完全に内部回路と
別にすることができる。電流経路形成回路を流れる電流
が内部回路に及ぼす影響を完全に防止することができ、
内部回路を安定に所定の動作条件で動作させることがで
き、正確に内部回路の状態を試験して判定することがで
きる。たとえば、電流経路形成回路を流れる電流が内部
回路の接地線へ流れ込み、内部回路の接地電位を変動さ
せることがない。

【００８８】また、電源パッドおよび接地パッドと異な
る任意のパッドを利用することにより、半導体装置のチ
ップ上において、電源パッド（または外部電源線）と接
地パッド（または接地線）の近傍にこの電流経路形成用
のスイッチング素子を配設する必要がなく半導体装置の
チップ上の任意の空き領域にこの電流経路形成のための
スイッチング素子を配設することができ、内部回路のレ
イアウトに影響を及ぼすことなく、また設置位置に制約
を受けることなく任意の位置に電流経路形成のためのＭ
ＯＳトランジスタを配置することができる。

【００８９】［変更例１］図１２は、この発明の第３の
実施例の第１の変更例の構成を示す図である。図１２に
示す構成においては、パッド２９ａおよび２９ｂの間に
設けられたｎチャネルＭＯＳトランジスタ２８のゲート
へは、フリップフロップ（Ｆ／Ｆ）２４からの制御信号
ＣＴＬが与えられる。このフリップフロップ２４は、第
１および第２の実施例に示す構成と同様、バーンインモ
ード指定信号ＢＩおよび期間設定信号としてのチップイ
ネーブル信号ＣＥを受ける。このフリップフロップ２４
の動作は第１および第２の実施例において示したものと
同じであり、バーンインモード指定信号ＢＩの立上がり
に応答して制御信号ＣＴＬを活性状態の“Ｈ”とし、期
間指定信号としてのチップイネーブル信号ＣＥの立上が
りに応答して制御信号ＣＴＬを非活性状態の“Ｌ”に設
定する。他の構成は図１１に示す構成と同じである。

【００９０】この図１２に示す構成においては、バーン
インモード指定信号ＢＩが活性状態の“Ｈ”のときにあ
りかつ半導体装置がスタンバイ状態のときにのみパッド
２ａおよび２ｂの間に電流経路が形成される。半導体装
置がチップイネーブル信号ＣＥによりアクセスサイクル
に入ると、パッド２ａおよび２ｂは電気的に分離され
る。したがって、内部回路の動作時に利用されるパッド
（すなわち、外部信号またはデータが与えられるパッ
ド）を内部状態検出のために利用することができる。こ
れにより、未使用の空きパッドがない場合においても任
意のパッドを内部状態検出のための電流経路形成用に利
用することができ、内部状態検出のためのパッドを新た
に設ける必要がなく、半導体装置のチップ面積の増大を
防止することができる。

【００９１】また所定の期間（チップイネーブルＣＥが
非活性状態の“Ｌ”にありかつバーンインモード指定信
号ＢＩが活性状態の“Ｈ”のとき）のみパッド２９ａお
よび２９ｂの間に電流経路が形成されるため、必要な期
間のみパッド２９ａおよび２９ｂの間に電流が流れ、応
じて内部状態検出のために消費される電流量を低減する
ことができる。

【００９２】以上のように、この第３の実施例に従え
ば、任意のパッドを用いて内部状態検出のための電流経
路を形成するように構成しているため、内部状態検出の
ために専用のパッドを新たに設ける必要がなく、半導体
装置のチップ面積の増大を抑制することができる。ま
た、この電流経路形成回路と内部回路は完全に分離され
るため、電流経路形成回路の活性化時に内部回路の動作
に及ぼす影響を確実に排除することができ、内部回路を
所定の動作条件で動作させることができ、確実に内部回
路の動作状態を判定することができる。

【００９３】［実施例４］図１３は、この発明の第４の
実施例の半導体装置の要部の構成を示す図である。図１
３に示す構成においては、電源パッド１０と異なる任意
のパッド２９と接地パッド１２の間に、ダイオード接続
されたｎチャネルＭＯＳトランジスタ２１ａ、２１ｂ、
および２１ｃとバーンインモード指定信号ＢＩをゲート
に受けるｎチャネルＭＯＳトランジスタ２６が直列に接
続される。図１３に示す構成においては、内部降圧回路
９１０に含まれるトランジスタ９２８が接地線９０７ａ
に接続され、電流経路形成用のＭＯＳトランジスタ２６
は接地線９０７ｂを介して接地パッド１２に接続され、
負荷回路９１２ａは接地線９０７ｃに接続されるように
示される。これらの接地線９０７ａ、９０７ｂ、および
９０７ｃは互いに異なる配線であってもよく、また同じ
配線であってもよい。

【００９４】バーンインモード指定信号ＢＩが非活性状
態の“Ｌ”のときにはＭＯＳトランジスタ２６はパッド
２９に与えられる電圧レベルにかかわらずオフ状態であ
る。バーンインモード指定信号ＢＩが活性状態の“Ｈ”
とされたとき（この“Ｈ”の電位レベルは内部電源電圧
ＶＣＩレベルおよび外部電源電圧ＶＣＥレベルのいずれ
であってもよい）、パッド２９に電圧が印加される。Ｍ
ＯＳトランジスタ２１ａ、２１ｂおよび２１ｃはダイオ
ード接続されており、それぞれしきい値電圧Ｖｔｈの電
圧降下を生じさせる。したがってパッド２９に与えられ
る電圧がＭＯＳトランジスタ２１ａ〜２１ｃが生じさせ
る電圧降下３・Ｖｔｈ以上となるとＭＯＳトランジスタ
２１ａ〜２１ｃがすべてオン状態となり、ＭＯＳトラン
ジスタ２６を介して付加電流Ｉａが流れる。パッド２９
に印加される電圧が所定電圧レベル以上となったときに
付加電流Ｉａが流れるため、パッド２９に所定の電圧が
印加されないときにノイズなどの影響によりパッド２９
の電位が変動しても、確実にこのノイズの影響を防止す
ることができ、正確に内部状態（トランジスタ９２８の
オン状態）に応じて付加電流Ｉａが流れたか否かを識別
することができ、信頼性の高い内部状態判定を実現する
ことができる。

【００９５】このパッド２９に与えられる電圧レベルは
ＭＯＳトランジスタ２１ａ〜２１ｃのしきい値電圧Ｖｔ
ｈの値および／またはＭＯＳトランジスタ２１ａ〜２１
ｃの数により適当な値に設定することができる。パッド
２９に与えられる電圧が通常動作時に半導体装置に印加
される電圧レベルよりも高い電圧レベルが与えられたと
きにこの電流経路形成回路（トランジスタ２１ａ〜２１
ｃおよび２６）に付加電流Ｉａが流れるように構成すれ
ばよい。

【００９６】［変更例１］図１４は、この発明の第４の
実施例の第１の変更例の構成を示す図である。図１４に
示す構成においては、電流経路形成用のＭＯＳトランジ
スタ２６のゲートへはフリップフロップ２４からの制御
信号ＣＴＬが与えられる。他の構成は図１３に示す構成
と同じであり、対応する部分には同一の参照番号を付
す。フリップフロップ（Ｆ／Ｆ）２４は、バーンインモ
ード指定信号ＢＩの立上がり（活性化）に応答して制御
信号ＣＴＬを活性状態の“Ｈ”に設定し、リセット信号
ＲＳＴの立上がり（活性化）に応答して制御信号ＣＴＬ
を非活性状態の“Ｌ”に設定する。リセット信号ＲＳＴ
としては、第１ないし第３の実施例において示したチッ
プイネーブル信号ＣＥが利用されてもよく、またダイナ
ミック型半導体記憶装置などにおいてメモリサイクルを
規定するロウアドレスストローブ信号ＲＡＳが用いられ
てもく、またチップセレクト信号ＣＳが利用されてもよ
い。またリセット信号ＲＳＴとしては、メモリアクセス
信号とは無関係な信号が用いられ、装置外部において、
電流経路形成回路において付加電流Ｉａが流れたと判定
されたときにはこのリセット信号ＲＳＴが活性状態の
“Ｈ”とされる構成が利用されてもよい。リセット信号
ＲＳＴの発生態様は、電流経路形成回路における付加電
流Ｉａを検出する期間を決定する信号であればその発生
態様は任意である。

【００９７】図１４に示す構成に従えば、フリップフロ
ップ２４からの制御信号ＣＴＬにより、ＭＯＳトランジ
スタ２６のオン状態となる期間が決定される。したがっ
て、付加電流Ｉａは必要な期間のみ流すことができ、内
部状態検出のための消費電流を低減することができる。
また、内部状態検出動作に応じてフリップフロップ２４
からの制御信号ＣＴＬを非活性状態／活性状態とするこ
とができ、正確な内部状態判別動作を実現することがで
きる（内部状態が正確に所望の状態に設定されたと判別
された後にリセット信号ＲＳＴを活性状態とすればよい
ためである）。

【００９８】［変更例２］図１５は、この発明の第４の
実施例の第２の変更例の構成を示す図である。図１５に
示す構成においては、パッド２９とフリップフロップ２
４からの制御信号ＣＴＬをゲートに受けるｎチャネルＭ
ＯＳトランジスタ２６との間にＭＯＳトランジスタ２６
から順方向にダイオード接続されたｎチャネルＭＯＳト
ランジスタ２１が設けられる。ＭＯＳトランジスタ２６
はその一方導通端子が接地線９０７ｂを介してパッド１
２に接続される。この接地線９０７ｂは、内部降圧回路
９０２に含まれるトランジスタ９２８に接続される接地
線９０７ａおよび負荷回路９１２ａが接続される接地線
９０７ｃと同じであってもよく、また別々の配線であっ
てもよい。

【００９９】パッド２９へは電流検出時に負電位レベル
となる電圧信号ＳＩＧが与えられる。通常、図１５に示
すように、入出力バッファに含まれる入力バッファ９１
４ａと信号入力パッド３１の間には、入力保護ダイオー
ドＤ１およびＤ２が設けられる。ダイオードＤ１は入力
パッド３１から電源線９０５に順方向に接続される。ダ
イオードＤ２が接地線９０７ｄから入力パッド３１に順
方向に接続される。この接地線９０７ｄはまた接地パッ
ド１２に接続されてもよく、また別の接地パッドに接続
されてもよい。入力バッファ９０４ａは、外部からの信
号を入力するため、電源線９０５上の電源電圧ＶＣＥと
接地線９０７ｄ上の接地電圧を動作電源電圧として動作
する。このダイオードＤ１およびＤ２は入力パッド３１
へ与えられた信号のオーバーシュートおよびアンダーシ
ュートが入力バッファ９１４ａに及ぼす影響を防止する
ために設けられる。入力パッド３１ａに与えられる信号
レベルが電源電圧ＶＣＥレベル以上となったとき、ダイ
オードＤ１が導通し、この入力パッド３１に与えられた
信号電位レベルを電源電圧ＶＣＥレベルに低下させる。
一方、入力パッド３１に与えられた信号が接地電位レベ
ル以下に低下したとき（アンダーシュートにより）、ダ
イオードＤ２が導通し、入力パッド３１上の電位を接地
電圧レベルに回復させる。これにより入力バッファ９１
４ａに対し必要以上の高電圧または低電圧が印加される
のを防止する。このような入力保護用ダイオードＤ２が
正常に動作するか否かをテストするために入力パッド３
１に負電圧を印加し、そのときに接地線９０７ｄから入
力パッド３１に流れるＩＦリーク電流（Ｉｆ）を検出す
る試験が行なわれる。このＩＦリークテストに用いられ
る負電圧を利用してパッド２９に電圧信号ＳＩＧを印加
する。以下、図１６に示す動作波形図を参照して図１５
に示す構成の動作について説明する。

【０１００】バーンインモード指定信号ＢＩが非活性状
態の“Ｌ”のとき、フリップフロップ２４からの制御信
号ＣＴＬが非活性状態の“Ｌ”となる。この状態におい
ては、ＭＯＳトランジスタ２６はオフ状態にあり、パッ
ド２９と接地パッド１２の間に電流経路は形成されな
い。

【０１０１】バーンインモード指定信号ＢＩが活性状態
となり、またチップイネーブル信号ＣＥが非活性状態の
“Ｌ”のときには、フリップフロップ２４からの制御信
号ＣＴＬが活性状態の“Ｈ”となる。これにより、ＭＯ
Ｓトランジスタ２６がオン状態となる。パッド２９に与
えられる信号ＳＩＧが接地電位レベルのときには、ＭＯ
Ｓトランジスタ２１はオフ状態にあり（アノードおよび
カソードがともに同一電位）、電源Ｉｂは流れない。こ
の状態において電圧信号ＳＩＧを所定の負電位Ｖｂレベ
ルに低下させると、ＭＯＳトランジスタ２１がオン状態
となり、付加電流Ｉｂが接地パッド１２からパッド２９
へ流れる。この電流Ｉｂを外部で検出することにより、
内部降圧回路９１０に含まれるＭＯＳトランジスタ９２
８がオン状態にあるか否かを識別することができ、半導
体記憶装置がバーンイン試験可能状態に設定されている
か否かを判別することができる。

【０１０２】バーンインモード時において、内部電源電
圧ＶＣＩは外部電源電圧ＶＣＥと等しくされる。この状
態において外部電源電圧ＶＣＥが所定の電圧レベルに設
定されてバーンイン試験が実行される。チップイネーブ
ル信号ＣＥが活性状態の“Ｈ”となると、フリップフロ
ップ２４からの制御信号ＣＴＬが非活性状態の“Ｌ”と
なる。制御信号ＣＴＬが非活性状態の“Ｌ”に設定され
ると、ＭＯＳトランジスタ２６はオフ状態となる。この
状態においては、パッド２９に与えられる電圧信号ＳＩ
Ｇが負電位Ｖｂに設定されてもこのトランジスタ２１お
よび２６の経路には電流が流れないかまたは流れてもこ
の電流Ｉｂはほぼ無視できる値である。制御信号ＣＴＬ
が接地電圧ＶＳＳレベルにあり、パッド２９に与えられ
る信号ＳＩＧが負電位Ｖｂレベルのとき、トランジスタ
２１および２６両者がオン状態となり、電源Ｉｂが判別
可能な電流値となるためには、この接地電圧ＶＳＳと負
電圧Ｖｂの差がトランジスタ２１および２６のしきい値
電圧の和よりも大きくする必要がある。したがって、負
電位Ｖｂが−Ｖｔｈレベルであれば、十分に電流Ｉｂが
流れるのを抑制することができる。ただし、Ｖｔｈはト
ランジスタ２１のしきい値電圧である。

【０１０３】この図１５に示す構成の場合、入力パッド
３１に印加される負電圧を用いて電流経路形成回路の電
流の流れる経路を形成することができる。したがって、
電流経路を識別するために新たに負電位を発生させるた
めの構成をテスト装置に新たに設けることなく電流経路
の有無を識別することができ、テスト装置の複雑化をも
たらすことはない。

【０１０４】また、このフリップフロップ２４を用いる
ことにより半導体装置がバーンインモードに設定されか
つスタンバイ状態にあるときにおいてのみ電流Ｉｂが流
れる。電流ＩｂがＩＦリーク電流の仕様許容値よりも十
分大きければ、パッド２９を入力パッド３１と共用する
ことができ、内部状態識別のために新たにパッドを設け
る必要がなく、低消費電力に加えて半導体装置のチップ
面積の増大を防止することができる。

【０１０５】またフリップフロップ２４により制御信号
ＣＴＬを発生して電流経路の形成期間を決定しているた
め、内部状態判別時においてのみ電流Ｉｂを生成するこ
とができ、ＩＦリークテストに何ら悪影響を及ぼすこと
もない。

【０１０６】以上のように、この第４の実施例に従え
ば、電流形成回路が接続されるパッドの一方に所定のレ
ベルの電圧が印加されたときにのみ電流経路が形成され
るように構成しているため、ノイズなどの影響による誤
動作を防止して正確に半導体装置の内部状態を識別する
ことができる。また、この電流経路形成回路が接続され
るパッドを半導体装置内の他の回路が利用するパッドと
共用することができる。

【０１０７】［実施例５］図１７はこの発明の第５の実
施例である半導体記憶装置の要部の構成を示す図であ
る。図１７に示す構成においては、電流経路形成回路
は、バーンインモード指定信号ＢＩと外部からパッド３
３を介して与えられる制御信号ＣＳＧを受ける２入力Ａ
ＮＤ回路３７と、ＡＮＤ回路３７からの制御信号ＣＴＬ
に応答して導通し、電源パッド１０と接地パッド１２を
電気的に接続するｎチャネルＭＯＳトランジスタ３５を
含む。ＭＯＳトランジスタ３５は、接地線９０７ｂを介
して接地パッド１２に接続される。この接地線９０７ｂ
は、ＭＯＳトランジスタ９２８が接続される接地線９０
７ａおよび負荷回路９１２ａが接続する接地線９０７ｃ
と同じ配線であってもよく、また別の配線であってもよ
い。接地線９０７ａおよび９０７ｃはまた接地パッド１
２に接続されてもよく、また別の接地パッドに接続され
てもよい。

【０１０８】他の構成は、先の第１ないし第４の実施例
において示した内部降圧回路９１０および負荷回路９１
２ａの構成と同じである。次の動作について簡単に説明
する。ＮＡＮＤ回路３７は、バーンインモード指定信号
ＢＩおよび外部からの制御信号ＣＳＧがともに“Ｈ”と
なったときに制御信号ＣＴＬを活性状態の“Ｈ”とす
る。この活性状態の制御信号ＣＴＬに応答してＭＯＳト
ランジスタ３５が導通し、電源パッド１０と接地パッド
１２が電気的に接続される。外部でこの電源パッド１０
から接地パッド１２に流れる電流を測定することによ
り、内部降圧回路９１０が所定の状態（内部電源電圧Ｖ
ＣＩが外部電源電圧ＶＣＥに等しくなった状態）に設定
されたか否かを識別することができる。

【０１０９】バーンインモード指定信号ＢＩおよび制御
信号ＣＳＧの少なくとも一方が“Ｌ”となったときに
は、ＡＮＤ回路３７からの制御信号ＣＴＬは非活性状態
の“Ｌ”となる。この外部からの制御信号ＣＳＧを利用
してＭＯＳトランジスタ３５の導通期間を決定すること
により、チップイネーブル信号ＣＥなどを用いる構成と
異なり、半導体装置の動作状態と独立に、電流経路形成
回路における電流の流れの有無を識別することができ
る。したがって、バーンインモード設定時において半導
体装置のスタンバイ時において電流Ｉａを測定する期間
においてのみＭＯＳトランジスタ３５を導通状態とする
ことができ、この内部状態判定のために消費する電流を
より低減することができる。この制御信号ＣＳＧとして
は、バーンインモード設定時において、電流Ｉａが所定
値流れ、内部状態が所定の状態にあると判別されたとき
に外部のテスト装置からこの制御信号ＣＳＧを非活性状
態とする構成が利用されてもよい。

【０１１０】また、電源パッドと異なるパッドを用いて
電流経路を形成すれば、半導体装置がバーンイン試験実
行時に内部回路が動作している場合においても、この半
導体装置がすべて確実にバーンインモードに設定されて
動作しているか否かを外部で識別することができ、より
正確なバーンイン試験を実行することができる。

【０１１１】図１７に示す第５の実施例の構成は、第１
ないし第６に示すフリップフロップを利用する構成に代
えて用いることができる。すなわちＭＯＳトランジスタ
３５が電源パッド１０と接地パッド１２の間に電流経路
を構成するように接続されるのではなく、任意のパッド
の間に電流経路を形成するように接続されてもよく、ま
た任意のパッドと接地パッドとの間に電流経路を形成す
るように接続されてもよい。また特定のパッドに所定レ
ベルよりも大きな電圧が印加されたときにのみ電流経路
が形成される構成と組合わせて用いられてもよい。いず
れの構成と組合わせられても、半導体装置がバーンイン
モードに設定されたか否かを判定するために消費する電
流を低減することができる。

【０１１２】以上のように、この実施例５の構成に従え
ば、外部から半導体装置の動作モードと独立に電流経路
形成回路が電流経路を形成する期間を制御するように構
成したため、必要な期間のみ電流経路を形成することが
でき、内部状態判定のために消費する電流を低減するこ
とができる。

【０１１３】［実施例６］図１８はこの発明の第６の実
施例である半導体装置の全体の構成を概略的に示す図で
ある。図１８に示す半導体装置は半導体記憶装置である
ダイナミック・ランダム・アクセス・メモリの構成を備
える。図１８において、半導体記憶装置は、メモリセル
ＭＣが行および列のマトリクス状に配列されるメモリセ
ルアレイ１００を含む。メモリセルアレイ１００は、メ
モリセルＭＣの各行に対応して配置されるワード線ＷＬ
０〜ＷＬｎとメモリセルの各列に対応して配置されるビ
ット線ＢＬ（／ＢＬ）を含む、図１８においては、ワー
ド線ＷＬ０とビット線ＢＬの交差部に配置されるメモリ
セルＭＣを代表的に示す。メモリセルＭＣは、情報を電
荷の形態で記憶するメモリキャパシタＭＱと、対応のワ
ード線（ＷＬ０）に応答して導通し、メモリキャパシタ
ＭＱを対応のビット線（ＢＬ）に接続するメモリトラン
ジスタＭＴを含む。通常、ビット線は互いに相補な信号
を伝達するビット線ＢＬおよび／ＢＬが対をなして配置
される。図１８においては、１本のビット線ＢＬのみを
示す。

【０１１４】半導体装置はさらに外部から与えられるア
ドレス信号を受けて内部アドレス信号を生成するアドレ
スバッファ１０２と、アドレスバッファ１０２からの内
部ロウアドレス信号をデコードし、メモリセルアレイ１
００の対応のワード線を指定する信号を発生するロウデ
コーダ１０４と、ロウデコーダ１０４からのワード線指
定信号に応答して、選択されたワード線上へＲＸ発生回
路１０６から与えられるワード線駆動信号ＲＸを伝達す
るワードドライバ１０８を含む。ＲＸ発生回路１０６か
らは、ワード線選択動作時においてのみ内部電源電圧Ｖ
ＣＩレベル以上に昇圧されたワード線駆動信号ＲＸが発
生されてワードドライバ１０８へ伝達される。

【０１１５】半導体装置はさらに、アドレスバッファ１
０２からの内部コラムアドレス信号をデコードし、メモ
リセルアレイ１００における対応の列（ビット線対）を
指定する列選択信号を発生するコラムデコーダ１１０
と、メモリセルアレイ１００における選択されたワード
線に接続されるメモリセルのデータを検知し増幅するセ
ンスアンプおよびコラムデコーダ１１０からの列選択信
号に応答してこの対応のビット線対を入出力回路１１４
に接続するＩＯゲートを含む。図１８においてはセンス
アンプとＩＯゲートを１つのブロック１１２で示す。入
出力回路１１４にブロック１１２を介して接続される列
（ビット線対）の数は入出力データＤＱのビット数に応
じて決定される。

【０１１６】半導体装置はさらに、パッド１２０を介し
て外部電源電圧ＶＣＥを受けて内部電源電圧を発生する
内部電源電圧発生回路１２２と、この内部電源電圧回路
１２２からの内部電源電圧ＶＣＣを昇圧する昇圧回路１
２４と、テストモード指定信号ＴＥに応答して昇圧回路
１２４が発生する昇圧電圧と内部電源電圧ＶＣＣの一方
を選択してＲＸ発生回路１０６へ伝達する切換回路１２
６と、テストモード指定信号ＴＥに応答して特定のパッ
ド（図１８には示さず）の間に電流経路を形成する電流
経路形成回路１３０を含む。この電流経路形成回路１３
０の構成には、第１ないし第５の実施例において説明し
た構成が利用される。また、バーンインモード指定信号
ＢＩに代えてテストモード指定信号ＴＥが利用される。

【０１１７】内部電源電圧発生回路１２２は、電源パッ
ド１２０に接続される配線１２２ａを介して外部電源電
圧ＶＣＥから内部電源電圧ＶＣＣを発生するように示さ
れる。内部電源電圧発生回路１２２としては、また第１
ないし第５の実施例において使用された内部降圧回路が
利用されてもよい。この半導体装置においては内部降圧
回路が用いられても用いられなくてもよいため、内部電
源電圧発生回路１２２は電源線１２２ａで構成されるよ
うに示される。

【０１１８】テストモード指示信号ＴＥが非活性状態の
通常動作モード時においては切換回路１２６は昇圧回路
１２４からの昇圧電圧を選択してＲＸ発生回路１０６へ
与える。ワードドライバ１０８は、ロウデコーダ１０４
からのワード線選択信号により選択されたワード線上へ
この昇圧レベルのワード線駆動信号ＲＸを伝達する。ビ
ット線ＢＬは読出されたメモリセルデータに従ってセン
スアンプ（ブロック１１２に含まれる）により電源電圧
ＶＣＣレベルまたは接地電圧ＶＳＳレベルに設定され
る。

【０１１９】選択ワード線ＷＬ（ＷＬ０〜ＷＬｎのいず
れか）の電圧レベルを電源電圧ＶＣＣレベル以上に昇圧
することによりメモリキャパシタＭＱへメモリトランジ
スタＭＴのしきい値電圧の影響を受けることなく電源電
圧ＶＣＣレベルの電圧を書込むことができる。これによ
り、メモリキャパシタＭＱの容量が小さい場合において
も十分な量の電荷をメモリキャパシタＭＱに格納するこ
とを図る。また、正確には示さないが、スタンバイ時に
おいては、ビット線ＢＬは電源電圧ＶＣＣと接地電圧Ｖ
ＳＳとの中間電位（ＶＣＣ＋ＶＳＳ）／２の電位レベル
に設定されており、メモリセル選択時において対応のビ
ット線ＢＬ（または／ＢＬ）へ接地電圧ＶＳＳまたは電
源電圧ＶＣＣレベルの電圧をメモリセルキャパシタＭＱ
から伝達することにより、センス動作時におけるビット
線の電位変化量を“Ｈ”レベル読出電圧および“Ｌ”読
出電圧においても等しくすることにより、センスアンプ
動作の安定化を図る。

【０１２０】選択されたメモリセルへのデータの書込ま
たは読出は通常の半導体記憶装置と同様に行なわれ、コ
ラムデコーダ１１０およびブロック１１２内のＩＯゲー
トによりアレイ１００の列が選択さされ、選択列に対し
入出力回路１１４がデータの書込および読出を実行す
る。

【０１２１】テストモード指定信号ＴＥが活性状態とさ
れたときには、切換回路１２６は電源電圧ＶＣＣを選択
してＲＸ発生回路１０６へ与える。これによりＲＸ発生
回路１０６から発生されるワード線駆動信号ＲＸの電圧
レベルは電源電圧ＶＣＣレベルとなる。選択されたメモ
リセルＭＣへの“Ｈ”書込電圧がＶＣＣ−Ｖｔｈとな
る。ＶｔｈはメモリトランジスタＭＴのしきい値電圧で
ある。このメモリキャパシタＭＱへの書込電圧を低くす
ることにより、メモリセルＭＣの電荷保持特性の加速試
験が行なわれる。

【０１２２】このとき電流経路形成回路１３０はまたテ
ストモード指定信号ＴＥに応答して特定の２つのパッド
間に電流経路を形成する。したがって外部でこの電流経
路形成回路１３０に電流が流れるか否かを測定すること
により半導体装置が所定のテストモード状態に設定され
ているか否かすなわちＲＸ発生回路１０６からのワード
線駆動信号ＲＸの電圧レベルが電源電圧ＶＣＣレベルに
設定されているか否かを判別することができる。

【０１２３】このＲＸ発生回路１０６からのワード線駆
動信号の電圧レベルを低下させる構成は、メモリセルＭ
Ｃの電荷保持特性の評価のみならず、電源電圧ＶＣＣの
変動時において半導体装置が正確にデータの記憶を行な
っているか否かを判定する電源電圧に対する動作マージ
ンのテストとしても利用することができる。昇圧回路１
２４の生成する昇圧電圧レベルは電源電圧ＶＣＣの電圧
レベルにより決定されるためである（通常、昇圧回路１
２４としては、キャパシタを利用するチャージポンプ回
路が利用されるためである）。

【０１２４】また、半導体装置の一例として半導体記憶
装置において、昇圧回路１２４からの昇圧電圧と電源電
圧ＶＣＣを切換えてＲＸ発生回路１０６へ伝達する構成
を示している。しかしながら、テストモード指定信号Ｔ
Ｅに従って、内部ノードの電位が所定電位レベルに設定
される構成であれば、いずれの構成であっても本発明は
適用可能である。

【０１２５】この第６の実施例に従えば、半導体装置が
バーンインモードと異なるテストモードに設定されたか
否かを外部で容易に識別することができ、正確に半導体
装置の試験を実行することができる。

【０１２６】［テスト配置］図１９は、この発明に従う
半導体装置の試験を行なう際に使用される配置を示す図
である。図１９において、テストボード１３０上に半導
体装置（チップ）ＣＨ００〜ＣＨｍｎが配置される。テ
スト装置１４０は、これらの半導体装置ＣＨ００〜ＣＨ
ｍｎの特定の２つのパッドに所定の電圧を印加するため
の電圧印加回路１４２を含む。この電圧印加回路１４２
は、信号線１５０と信号線１５５の間に所定の電圧を印
加する。信号線１５０は電流計１４４を介して信号線１
５０ａおよび１５０ｂに接続される。信号線１５０ａは
半導体装置ＣＨ００〜ＣＨ０ｎの特定の２つのパッド
（内部ピン端子）のうちの一方のパッド（外部ピン端
子）に接続される。信号線１５０ｂは半導体装置ＣＨｍ
０〜ＣＨｍｎの特定の２つのパッドのうちの一方のパッ
ドに接続される。半導体装置ＣＨ００〜ＣＨ０ｎの特定
の２つのパッドの他方のパッドは信号線１５５ａに接続
される。半導体装置ＣＨｍ０〜ＣＨｍｎの特定の２つの
パッドの他方のパッドは信号線１５５ｂに接続される。
信号線１５５ａおよび１５５ｂは信号線１５５に接続さ
れる。

【０１２７】半導体装置ＣＨ００〜ＣＨｍｎの特定の２
つのパッドはすべて並列に接続される。したがって、電
流計１４４により電圧印加回路１４２からの電圧印加時
に流れる電流を検出することにより半導体装置ＣＨ００
〜ＣＨｍｎが所定の内部状態に設定されたか否かを識別
することができる。この場合、半導体装置ＣＨ００〜Ｃ
Ｈｍｎの特定の２つのパッドを流れる電流が微少値であ
ってもこれらの半導体装置ＣＨ００〜ＣＨｍｎを流れる
電流の合計値が電流計１４４により検出されるため、電
流計１４４により確実に半導体装置ＣＨ００〜ＣＨｍｎ
の内部状態が所定の状態に設定されたか否かを識別する
ことができる。

【０１２８】なお、電流計１４４は半導体装置ＣＨ００
〜ＣＨｍｎのそれぞれに対応して設けられる構成が利用
されてもよい。

【０１２９】試験装置１４０は、制御回路（図示せず）
を含んでおり、バーンインモード設定信号およびテスト
モード設定信号などの必要な信号をテストボード１３０
を介して半導体装置ＣＨ００〜ＣＨｍｎへ印加し、これ
らの半導体装置ＣＨ００〜ＣＨｍｎの動作試験を実行す
る。この制御装置はまた電圧印加回路１４２の動作を制
御するように構成されてもよい。

【０１３０】なお、信号線１５０および１５５はいずれ
の側が高電圧に設定されてもよい。図１９に示すよう
に、試験装置１４０においてはモニタ用のフリップチッ
プの内部状態を検出するためのチェック装置が設けられ
ていない。これにより、試験装置１４０の構成は大幅に
簡略化される。また、モニタ用のフリップチップを用い
る必要がなく、半導体装置の試験の工程数を簡略化する
ことができ（モニタ用フリップチップを準備する工程が
省略される）、効率的に半導体装置のテストを実行する
ことができる。

【０１３１】

【発明の効果】以上のように、この発明に従えば、半導
体装置の特定の２つのパッド間に内部回路とは別の電流
経路を形成するように構成したため、外部で容易に半導
体装置の内部状態が所定の状態に設定されているか否か
検出することができる。これにより、半導体装置の試験
の簡略化、効率化、および試験装置の構成の簡略化を実
現することができる。

【０１３２】すなわち、請求項１の発明に従えば、内部
状態指定信号により内部回路の状態を設定する内部信号
線の電圧レベルを設定して、この内部信号線の電圧レベ
ルに従って、特定のパッドを流れる電流を変更してお
り、確実に内部回路が内部状態指定信号が指定する状態
に設定されているかを識別することができる。また、電
流経路形成回路をトランジスタ素子とレベルシフト素子
の直列体で構成しており、正確にパッドに付加電流が流
れたかを検出することができる。

【０１３３】

【０１３４】

【０１３５】

【０１３６】

【０１３７】

【０１３８】

【０１３９】

【０１４０】 請求項１に係る発明に従えば、内部状態
指定信号と内部回路活性化指示信号との論理演算結果に
従って特定のパッドに対する電流経路を形成しており、
必要期間のみ電流をパッドに流しており、内部回路状態
識別のための消費電流を低減することができる。請求項
２に係る発明に従えば、外部制御信号と内部状態指定信
号との論理演算結果に従って特定のパッドに電流を流し
ており、必要な期間のみ電流を流すことができ、内部回
路の状態判定のための電流消費を低減することができ
る。また、外部制御信号を利用する事により、必要なと
きに内部回路の状態を判定することができる。

【図面の簡単な説明】

【図１】 この発明に従う半導体装置の全体の構成を概
略的に示す図である。

【図２】 この発明の第１の実施例の半導体装置の要部
の構成を示す図である。

【図３】 図２に示す半導体装置の動作を示す信号波形
図である。

【図４】 この発明の第１の実施例の第１の変更例の構
成を示す図である。

【図５】 この発明の第１の実施例の第２の変更例の構
成を示す図である。

【図６】 図５に示す半導体装置の動作を示す信号波形
図である。

【図７】 図５に示すフリップフロップの構成の一例を
示す図である。

【図８】 図５に示すフリップフロップの他の構成を示
す図である。

【図９】 この発明の第２の実施例の半導体装置の要部
の構成を示す図である。

【図１０】 この発明の第２の実施例の第１の変更例の
構成を示す図である。

【図１１】 この発明の半導体装置の第３の実施例の構
成を示す図である。

【図１２】 この発明の第３の実施例の第１の変更例の
構成を示す図である。

【図１３】 この発明の半導体装置の第４の実施例の要
部の構成を示す図である。

【図１４】 この発明の第４の実施例の第１の変更例の
構成を示す図である。

【図１５】 この発明の第４の実施例の第２の変更例の
構成を示す図である。

【図１６】 図１５に示す半導体装置の動作を示す信号
波形図である。

【図１７】 この発明の半導体装置の第５の実施例の要
部の構成を示す図である。

【図１８】 この発明の第６の実施例である半導体装置
の全体の構成を概略的に示す図である。

【図１９】 この発明に従う半導体装置のテスト時の配
置を示す図である。

【図２０】 従来の半導体装置の構成を概略的に示す図
である。

【図２１】 従来の半導体装置の要部の構成を概略的に
示す図である。

【図２２】 図２１に示す内部降圧回路の動作を説明す
るための図である。

【図２３】 従来の半導体装置の試験時の配置を示す図
である。

【符号の説明】

１ 半導体装置、２ 内部回路、４ 電流経路形成回
路、６ａ，６ｂ パッド、７ａ，７ｂ ピン端子、８
電流計、１０ 電源パッド、１２ 接地パッド、２０，
２２，２６，２８ ｎチャネルＭＯＳトランジスタ、２
１，２１ａ，２１ｂ，２１ｃ ダイオード接続されたＭ
ＯＳトランジスタ、２４ フリップフロップ、２９ａ，
２９ｂ パッド、３３ パッド、３５ ｎチャネルＭＯ
Ｓトランジスタ、３７ ＡＮＤ回路、１２２ 内部電源
電圧発生回路、１２４ 昇圧回路、１２６ 切換回路、
１３０ 電流経路形成回路、１４２ 電圧印加回路、１
４４電流計、９１０ 内部降圧回路、９１２ 内部電源
電圧使用回路、９１２ａ負荷回路、９２８ ＭＯＳトラ
ンジスタ。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 27/04 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 G01R 31/28 G11C 11/401 H01L 21/66 H01L 27/04

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 内部状態指定信号に従ってその電圧レベ
   ルが変更される内部信号線、 前記内部信号線に結合され、前記内部信号線の電圧に従
   ってその内部状態が設定され、 活性化指示信号の活性化時、設定された内部状態下で動
   作し、その動作期間が前記活性化指示信号により決定さ
   れる内部回路、 前記内部回路の活性化指示信号と前記内部状態指定信号
   とを受け、前記活性化指示信号の非活性化時前記内部状
   態指定信号の第１の論理レベルへの変化に応答してセッ
   ト信号を生成し、かつ前記活性化指示信号の活性化時リ
   セット信号を生成する論理ゲート、および特定のパッド
   に結合され、前記論理ゲートの出力信号に応答して、前
   記特定のパッドに流れる電流を変化させるトランジスタ
   素子を備え、前記トランジスタ素子は、前記セット信号
   に従って導通状態に設定されかつ前記リセット信号に従
   って非導通状態に設定される、半導体装置。
2. 【請求項２】 内部状態指定信号に従ってその電圧レベ
   ルが変更される内部信号線、 前記内部信号線に結合され、前記内部信号線の電圧に従
   ってその内部状態が設定され、 動作時、該設定された内部状態下で動作する 内部回路、 外部から与えられる制御信号と前記内部状態指定信号と
   の論理演算をする論理ゲート、 および 特定のパッドに結合され、前記論理ゲートの出力信号に
   応答して、前記特定のパッドに流れる電流を変化させる
   トランジスタ素子を備え、前記論理ゲートは、前記外部
   からの制御信号が第１の論理レベルの時には前記内部状
   態指定信号の論理レベルに従って前記トランジスタ素子
   を導通／非導通状態に設定し、かつ前記外部からの制御
   信号が第２の論理レベルの時には前記トランジスタ素子
   を非導通状態に設定するように、前記内部状態指定信号
   および前記外部からの制御信号に従って前記出力信号を
   生成する、半導体装置。