JP2850633B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2850633B2 JP2850633B2 JP4061607A JP6160792A JP2850633B2 JP 2850633 B2 JP2850633 B2 JP 2850633B2 JP 4061607 A JP4061607 A JP 4061607A JP 6160792 A JP6160792 A JP 6160792A JP 2850633 B2 JP2850633 B2 JP 2850633B2
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- JP
- Japan
- Prior art keywords
- word line
- signal
- control signal
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- Expired - Lifetime
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にマトリクス状に配列された複数のメモリセルをワー
ド線により選択する構成の半導体記憶装置に関する。
特にマトリクス状に配列された複数のメモリセルをワー
ド線により選択する構成の半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置を評価する場合、メモリ
セルに流れるセル電流をモニタすることは重要である。
セル電流の実測値と設計値とを比較することにより、メ
モリセルの出来具合を判断することができる。セル電流
を知るには、メモリセル選択時の半導体記憶装置に流れ
る全電流とメモリセル非選択時の全電流との差を見れば
良い。しかしながら、従来の半導体記憶装置は常に何れ
かのワード線が選択レベルにあるためこのワード線と接
続するメモリセルが選択状態にあり、全メモリセルを非
選択状態にするには、パッケージを開封し、レーザ等で
内部配線を断線し、内部探針等で強制的にメモリセルを
非選択状態にするといった破壊的な評価試験を行ってい
た。
セルに流れるセル電流をモニタすることは重要である。
セル電流の実測値と設計値とを比較することにより、メ
モリセルの出来具合を判断することができる。セル電流
を知るには、メモリセル選択時の半導体記憶装置に流れ
る全電流とメモリセル非選択時の全電流との差を見れば
良い。しかしながら、従来の半導体記憶装置は常に何れ
かのワード線が選択レベルにあるためこのワード線と接
続するメモリセルが選択状態にあり、全メモリセルを非
選択状態にするには、パッケージを開封し、レーザ等で
内部配線を断線し、内部探針等で強制的にメモリセルを
非選択状態にするといった破壊的な評価試験を行ってい
た。
【０００３】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、メモリセルのセル電流測定するために破壊的
な評価試験を行っているため、パッケージ，特にモール
ド製品の場合にはそのモールド部の開封等に時間がかか
るという問題点があった。
装置では、メモリセルのセル電流測定するために破壊的
な評価試験を行っているため、パッケージ，特にモール
ド製品の場合にはそのモールド部の開封等に時間がかか
るという問題点があった。
【０００４】本発明の目的は、パッケージを破壊しなく
ても評価試験を行うことができる半導体記憶装置を提供
することにある。
ても評価試験を行うことができる半導体記憶装置を提供
することにある。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向，列方向にマトリクス状に配列された複数の
メモリセル、及び選択レベルのときこれら複数のメモリ
セルを行単位で選択状態とする複数のワード線を備えた
メモリセルアレイと、外部からのアドレス信号に従って
前記複数のワード線のうちの所定のワード線を選択レベ
ルとするためのワード線選択信号を発生するデコード回
路と、前記アドレス信号を含む外部からの制御信号を入
力する複数の信号入力端子のうちの特定の信号入力端子
に印加される通常の動作電圧範囲外の電圧を検出してア
クティブレベルのワード線制御信号を発生するワード線
制御信号発生回路と、前記ワード線制御信号がアクティ
ブレベルのとき前記複数のワード線を全て非選択レベル
としインアクティブレベルのとき前記ワード線選択信号
に従って所定のワード線を選択レベルにするワード線選
択駆動回路とを有している。
は、行方向，列方向にマトリクス状に配列された複数の
メモリセル、及び選択レベルのときこれら複数のメモリ
セルを行単位で選択状態とする複数のワード線を備えた
メモリセルアレイと、外部からのアドレス信号に従って
前記複数のワード線のうちの所定のワード線を選択レベ
ルとするためのワード線選択信号を発生するデコード回
路と、前記アドレス信号を含む外部からの制御信号を入
力する複数の信号入力端子のうちの特定の信号入力端子
に印加される通常の動作電圧範囲外の電圧を検出してア
クティブレベルのワード線制御信号を発生するワード線
制御信号発生回路と、前記ワード線制御信号がアクティ
ブレベルのとき前記複数のワード線を全て非選択レベル
としインアクティブレベルのとき前記ワード線選択信号
に従って所定のワード線を選択レベルにするワード線選
択駆動回路とを有している。
【０００６】また、特定の信号入力端子がチップイネー
ブル信号用の信号入力端子であり、ワード線制御信号と
前記チップイネーブル信号用の信号入力端子に印加され
る信号との排他的論理和をとる論理ゲートを設け、この
論理ゲートの出力信号をワード線選択駆動回路に対する
ワード線制御信号とした構成を有している。
ブル信号用の信号入力端子であり、ワード線制御信号と
前記チップイネーブル信号用の信号入力端子に印加され
る信号との排他的論理和をとる論理ゲートを設け、この
論理ゲートの出力信号をワード線選択駆動回路に対する
ワード線制御信号とした構成を有している。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００８】図１は本発明の第１の実施例を示す回路図
である。
である。
【０００９】この実施例は、行方向，列方向にマトリク
ス状に配列された複数のメモリセルＭＣ、及び選択レベ
ルのときこれら複数のメモリセルＭＣを行単位で選択状
態とする複数のワード線ＷＬを備えたメモリセルアレイ
１と、外部からのアドレス信号Ａ０〜Ａｎを入力するア
ドレス信号入力端子ＴＭ０〜ＴＭｎ及びアドレスバッフ
ァ回路２と、このアドレスバッファ回路２からのアドレ
ス信号に従って複数のワード線ＷＬのうちの所定のワー
ド線を選択レベルとするためのワード線選択信号を発生
するデコード回路３と、アドレス信号Ａ０〜Ａｎを含む
外部からの制御信号を入力する複数の信号入力端子のう
ちの特定の信号入力端子（この実施例ではアドレス信号
入力端子ＴＭｎ）に印加される通常の動作電圧範囲外の
電圧を検出してアクティブレベルのワード線制御信号Ｗ
ＬＣを発生するワード線制御信号発生回路５と、ＮＯＲ
ゲートＧ１〜Ｇｍを備え、ワード線制御信号ＷＬＣがア
クティブレベルのとき複数のワード線ＷＬを全て非選択
レベルとしインアクティブレベルのときデコード回路３
からのワード線選択信号に従って所定のワード線（Ｗ
Ｌ）を選択レベルにするワード線選択駆動回路４とを有
する構成となっている。
ス状に配列された複数のメモリセルＭＣ、及び選択レベ
ルのときこれら複数のメモリセルＭＣを行単位で選択状
態とする複数のワード線ＷＬを備えたメモリセルアレイ
１と、外部からのアドレス信号Ａ０〜Ａｎを入力するア
ドレス信号入力端子ＴＭ０〜ＴＭｎ及びアドレスバッフ
ァ回路２と、このアドレスバッファ回路２からのアドレ
ス信号に従って複数のワード線ＷＬのうちの所定のワー
ド線を選択レベルとするためのワード線選択信号を発生
するデコード回路３と、アドレス信号Ａ０〜Ａｎを含む
外部からの制御信号を入力する複数の信号入力端子のう
ちの特定の信号入力端子（この実施例ではアドレス信号
入力端子ＴＭｎ）に印加される通常の動作電圧範囲外の
電圧を検出してアクティブレベルのワード線制御信号Ｗ
ＬＣを発生するワード線制御信号発生回路５と、ＮＯＲ
ゲートＧ１〜Ｇｍを備え、ワード線制御信号ＷＬＣがア
クティブレベルのとき複数のワード線ＷＬを全て非選択
レベルとしインアクティブレベルのときデコード回路３
からのワード線選択信号に従って所定のワード線（Ｗ
Ｌ）を選択レベルにするワード線選択駆動回路４とを有
する構成となっている。
【００１０】この実施例においては、アドレス信号入力
端子ＴＭｎに通常の動作電圧範囲内の（例えば０〜３
Ｖ）の電圧が印加されている間は、ワード線制御信号Ｗ
ＬＣはインアクティブレベルの低レベルとなっているの
で、、ワード線制御信号発生回路５は論理動作に関与せ
ず、ワード線選択駆動回路４によりアドレス信号Ａ０〜
Ａｎで指定されるワード線ＷＬが選択レベルとなり、通
常の動作が行なわれる。
端子ＴＭｎに通常の動作電圧範囲内の（例えば０〜３
Ｖ）の電圧が印加されている間は、ワード線制御信号Ｗ
ＬＣはインアクティブレベルの低レベルとなっているの
で、、ワード線制御信号発生回路５は論理動作に関与せ
ず、ワード線選択駆動回路４によりアドレス信号Ａ０〜
Ａｎで指定されるワード線ＷＬが選択レベルとなり、通
常の動作が行なわれる。
【００１１】アドレス信号入力端子ＴＭｎに通常の動作
電圧範囲外の電圧（例えば８Ｖ）が印加されると、ワー
ド線制御信号ＷＬＣはアクティブレベルの高レベルとな
るので、ＮＯＲゲートＧ１〜Ｇｎの出力は全て低レベル
の非選択レベルとなる。
電圧範囲外の電圧（例えば８Ｖ）が印加されると、ワー
ド線制御信号ＷＬＣはアクティブレベルの高レベルとな
るので、ＮＯＲゲートＧ１〜Ｇｎの出力は全て低レベル
の非選択レベルとなる。
【００１２】従って、全メモリセルＭＣが非選択状態の
ときの全電流と、所定のメモリセルＭＣを選択状態とし
たときの全電流とが、パッケージを破壊することなく測
定できる。
ときの全電流と、所定のメモリセルＭＣを選択状態とし
たときの全電流とが、パッケージを破壊することなく測
定できる。
【００１３】図２（Ａ），（Ｂ）にワード線制御信号発
生回路５の具体例を示す。図２（Ａ）はアドレス信号Ａ
０〜ＡｎがＥＣＬレベル（−０．９〜−１．７Ｖ）の場
合の例であり、図２（Ｂ）はＴＴＬレベル（０〜３Ｖ）
の場合の例である。
生回路５の具体例を示す。図２（Ａ）はアドレス信号Ａ
０〜ＡｎがＥＣＬレベル（−０．９〜−１．７Ｖ）の場
合の例であり、図２（Ｂ）はＴＴＬレベル（０〜３Ｖ）
の場合の例である。
【００１４】図３は本発明の第２の実施例を示す回路図
である。
である。
【００１５】この実施例は、ワード線制御信号発生回路
５への入力信号を入力する特定の信号入力端子をチップ
イネーブル信号ＣＥ用の信号入力端子ＴＭｃとし、ワー
ド線制御信号発生回路５からのワード線制御信号ＷＬＣ
１と信号入力端子ＴＭｃに印加される信号との排他的論
理和をとるＥＸ０Ｒゲート６を設け、このＥＸ０Ｒゲー
トの出力信号（ＷＬＣ２）をワード線選択駆動回路４に
対するワード線制御信号としたものである。
５への入力信号を入力する特定の信号入力端子をチップ
イネーブル信号ＣＥ用の信号入力端子ＴＭｃとし、ワー
ド線制御信号発生回路５からのワード線制御信号ＷＬＣ
１と信号入力端子ＴＭｃに印加される信号との排他的論
理和をとるＥＸ０Ｒゲート６を設け、このＥＸ０Ｒゲー
トの出力信号（ＷＬＣ２）をワード線選択駆動回路４に
対するワード線制御信号としたものである。
【００１６】チップイネーブル信号ＣＥは、通常、半導
体記憶装置内のワード線選択駆動回路４やセンス増幅回
路など、様々な回路に入力され、高レベルで半導体記憶
装置自身を非選択状態（スタンバイ状態）に設定する。
この状態では、半導体記憶装置に流れる全電流値は、数
μＡ〜数ｍＡ程度と、選択時の百数十ｍＡに比べてかな
り少い。
体記憶装置内のワード線選択駆動回路４やセンス増幅回
路など、様々な回路に入力され、高レベルで半導体記憶
装置自身を非選択状態（スタンバイ状態）に設定する。
この状態では、半導体記憶装置に流れる全電流値は、数
μＡ〜数ｍＡ程度と、選択時の百数十ｍＡに比べてかな
り少い。
【００１７】そこで、チップイネーブル信号ＣＥの複数
のパスのうち、ワード線選択駆動回路に入力されるパス
にワード線制御信号発生回路５及びＥＸ０Ｒゲート６を
設ける。
のパスのうち、ワード線選択駆動回路に入力されるパス
にワード線制御信号発生回路５及びＥＸ０Ｒゲート６を
設ける。
【００１８】ここで、例えばワード線制御信号発生回路
５が図２（Ｂ）に示した回路だとすると、チップイネー
ブル信号ＣＥとワード線制御信号発生回路５の出力信号
（ＷＬＣ１）との排他的論理和をとりワード線選択駆動
回路４に入力することで、通常の動作電圧範囲内で、Ｃ
Ｅが低レベル（０Ｖ）で半導体記憶装置及びワード線が
選択状態、ＣＥが高レベル（３Ｖ）で半導体記憶装置及
びワード線が非選択状態となり、ＣＥを８Ｖ以上に設定
すると半導体記憶装置は非選択状態のまま、ワード線を
選択状態に設定できる。
５が図２（Ｂ）に示した回路だとすると、チップイネー
ブル信号ＣＥとワード線制御信号発生回路５の出力信号
（ＷＬＣ１）との排他的論理和をとりワード線選択駆動
回路４に入力することで、通常の動作電圧範囲内で、Ｃ
Ｅが低レベル（０Ｖ）で半導体記憶装置及びワード線が
選択状態、ＣＥが高レベル（３Ｖ）で半導体記憶装置及
びワード線が非選択状態となり、ＣＥを８Ｖ以上に設定
すると半導体記憶装置は非選択状態のまま、ワード線を
選択状態に設定できる。
【００１９】すなわち、半導体記憶装置自身は非選択状
態で、チップイネーブル信号ＣＥにより、ワード線ＷＬ
の選択，非選択の切換えが可能となる。メモリセル選択
時の半導体記憶装置に流れる全電流を測定する時はＣＥ
を８Ｖに設定し，メモリセル非選択時の半導体記憶装置
に流れる全電流を測定する時はＣＥを高レベル（３Ｖ）
に設定する。前述の様に、半導体記憶装置非選択時は、
選択時（第１の実施例）に比べ全電流が少いため、より
正確にメモリセルに流れるセル電流を測定することがで
きる。
態で、チップイネーブル信号ＣＥにより、ワード線ＷＬ
の選択，非選択の切換えが可能となる。メモリセル選択
時の半導体記憶装置に流れる全電流を測定する時はＣＥ
を８Ｖに設定し，メモリセル非選択時の半導体記憶装置
に流れる全電流を測定する時はＣＥを高レベル（３Ｖ）
に設定する。前述の様に、半導体記憶装置非選択時は、
選択時（第１の実施例）に比べ全電流が少いため、より
正確にメモリセルに流れるセル電流を測定することがで
きる。
【００２０】
【発明の効果】以上説明したように本発明は、特定の信
号入力端子に印加される通常の動作電圧範囲外の電圧を
検出してアクティブレベルとなるワード線制御信号を発
生し、このワード線制御信号により全メモリセルを非選
択状態とする構成とすることにより、パッケージを破壊
することなくメモリセル等の評価試験を行うことがで
き、評価試験に要する時間を短縮することができる効果
がある。
号入力端子に印加される通常の動作電圧範囲外の電圧を
検出してアクティブレベルとなるワード線制御信号を発
生し、このワード線制御信号により全メモリセルを非選
択状態とする構成とすることにより、パッケージを破壊
することなくメモリセル等の評価試験を行うことがで
き、評価試験に要する時間を短縮することができる効果
がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例のワード線制御信号発生
回路の具体例を示す回路図である。
回路の具体例を示す回路図である。
【図３】本発明の第２の実施例を示す回路図である。
１ メモリセルアレイ ２ アドレスバッファ回路 ３ デコード回路 ４ ワード線選択駆動回路 ５ ワード線制御信号発生回路 ６ ＥＸＯＲゲート Ｇ１〜Ｇｍ ＮＯＲゲート ＭＣ メモリセル ＴＭ０〜ＴＭｎ アドレス信号入力端子 ＴＭｃ チップイネーブル信号用の信号入力端子 ＷＬ ワード線
Claims (2)
- 【請求項１】 行方向，列方向にマトリクス状に配列さ
れた複数のメモリセル、及び選択レベルのときこれら複
数のメモリセルを行単位で選択状態とする複数のワード
線を備えたメモリセルアレイと、外部からのアドレス信
号に従って前記複数のワード線のうちの所定のワード線
を選択レベルとするためのワード線選択信号を発生する
デコード回路と、前記アドレス信号を含む外部からの制
御信号を入力する複数の信号入力端子のうちの特定の信
号入力端子に印加される通常の動作電圧範囲外の電圧を
検出してアクティブレベルのワード線制御信号を発生す
るワード線制御信号発生回路と、前記ワード線制御信号
がアクティブレベルのとき前記複数のワード線を全て非
選択レベルとしインアクティブレベルのとき前記ワード
線選択信号に従って所定のワード線を選択レベルにする
ワード線選択駆動回路とを有することを特徴とする半導
体記憶装置。 - 【請求項２】 特定の信号入力端子がチップイネーブル
信号用の信号入力端子であり、ワード線制御信号と前記
チップイネーブル信号用の信号入力端子に印加される信
号との排他的論理和をとる論理ゲートを設け、この論理
ゲートの出力信号をワード線選択駆動回路に対するワー
ド線制御信号とした請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061607A JP2850633B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061607A JP2850633B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0668697A JPH0668697A (ja) | 1994-03-11 |
| JP2850633B2 true JP2850633B2 (ja) | 1999-01-27 |
Family
ID=13176024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4061607A Expired - Lifetime JP2850633B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850633B2 (ja) |
-
1992
- 1992-03-18 JP JP4061607A patent/JP2850633B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0668697A (ja) | 1994-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981013 |