JPH06349298A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06349298A JPH06349298A JP6070634A JP7063494A JPH06349298A JP H06349298 A JPH06349298 A JP H06349298A JP 6070634 A JP6070634 A JP 6070634A JP 7063494 A JP7063494 A JP 7063494A JP H06349298 A JPH06349298 A JP H06349298A
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- Japan
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- test
- supply voltage
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Abstract
(57)【要約】
【目的】メモリにおいて、複数並列処理でデータ保持試
験を行う際にメモリセルへの電源電圧を変化させる必要
があるが、この電源電圧変化を早くして、試験性能を良
くする。 【構成】外部からのチップセレクト信号２００を、試験
時に装置電源電圧Ｖｃｃより高くする。これに応答して
テストモード検出回路１０は降圧制御信号φを活性化
し、内部降圧回路１３を活性化する。この回路には装置
電源電圧Ｖｃｃを内部で規定の２Ｖに降圧してメモリセ
ルアレイ１への電源１００として供給する。 【効果】試験時にメモリセルアレイへの供給電源のみを
変化させるので、その立上り、立下りが急峻になり、規
格どうりの試験が行え、正確な結果が得られる。
験を行う際にメモリセルへの電源電圧を変化させる必要
があるが、この電源電圧変化を早くして、試験性能を良
くする。 【構成】外部からのチップセレクト信号２００を、試験
時に装置電源電圧Ｖｃｃより高くする。これに応答して
テストモード検出回路１０は降圧制御信号φを活性化
し、内部降圧回路１３を活性化する。この回路には装置
電源電圧Ｖｃｃを内部で規定の２Ｖに降圧してメモリセ
ルアレイ１への電源１００として供給する。 【効果】試験時にメモリセルアレイへの供給電源のみを
変化させるので、その立上り、立下りが急峻になり、規
格どうりの試験が行え、正確な結果が得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＲＡＭセル、レジスタ，ラッチ，フリップフロップ（Ｆ
／Ｆ）等の記憶手段を有し、この記憶手段のデータ保持
試験を行う際に適した半導体装置に関するものである。
ＲＡＭセル、レジスタ，ラッチ，フリップフロップ（Ｆ
／Ｆ）等の記憶手段を有し、この記憶手段のデータ保持
試験を行う際に適した半導体装置に関するものである。
【０００２】
【従来の技術】ＲＡＭセル，レジスタ，ラッチ，Ｆ／Ｆ
等の記憶手段であるメモリのデータ保持試験は以下の様
なテストである。例えば、スタティック型ＲＡＭでは、
電源電圧をメモリの動作電圧範囲の電圧（４．５Ｖ〜
５．５Ｖ）としてメモリにデータを書込み、その後チッ
プセレクト信号（ローアクティブであり、反転ＣＳと称
す）をハイレベルとして、メモリセルを非選択状態にし
たままで、電源電圧を２Ｖまで下げてある一定期間ホー
ルド状態（データ保持モード）とし、再び電源電圧を動
作電圧範囲の電圧に戻し、チップセレクト信号をローレ
ベルとして選択状態とし、メモリセルが書込み時のデー
タを保持しているかどうか読出して確認するテストであ
る。
等の記憶手段であるメモリのデータ保持試験は以下の様
なテストである。例えば、スタティック型ＲＡＭでは、
電源電圧をメモリの動作電圧範囲の電圧（４．５Ｖ〜
５．５Ｖ）としてメモリにデータを書込み、その後チッ
プセレクト信号（ローアクティブであり、反転ＣＳと称
す）をハイレベルとして、メモリセルを非選択状態にし
たままで、電源電圧を２Ｖまで下げてある一定期間ホー
ルド状態（データ保持モード）とし、再び電源電圧を動
作電圧範囲の電圧に戻し、チップセレクト信号をローレ
ベルとして選択状態とし、メモリセルが書込み時のデー
タを保持しているかどうか読出して確認するテストであ
る。
【０００３】このテスト時のタイムチャートを図９に示
している。実線８０がテストされるべきメモリの電源電
圧Ｖｃｃの変化を示しており、実線８１がチップセレク
ト信号ＣＳ（ただし、図面ではこの信号がロウアクティ
ブであるのでＣＳの上にバーを付けて示している）の変
化を示している。ＶIHはＴＴＬレベルのハイレベルの下
限値を示し、２．２Ｖであり、ＶILは、ＴＴＬレベルの
ローレベルの上限値を示し、０．８Ｖである。
している。実線８０がテストされるべきメモリの電源電
圧Ｖｃｃの変化を示しており、実線８１がチップセレク
ト信号ＣＳ（ただし、図面ではこの信号がロウアクティ
ブであるのでＣＳの上にバーを付けて示している）の変
化を示している。ＶIHはＴＴＬレベルのハイレベルの下
限値を示し、２．２Ｖであり、ＶILは、ＴＴＬレベルの
ローレベルの上限値を示し、０．８Ｖである。
【０００４】また、ｔCDR はチップセレクトセット時間
であり、チップセレクト信号ＣＳをハイレベルとしてか
らメモリへの電源電圧Ｖｃｃが４．５Ｖ（この４．５Ｖ
はメモリの通常動作での電源電圧範囲の下限値）に達す
るまでの時間であって、データ保持試験の仕様では一般
に０ｍｓであると定められている。
であり、チップセレクト信号ＣＳをハイレベルとしてか
らメモリへの電源電圧Ｖｃｃが４．５Ｖ（この４．５Ｖ
はメモリの通常動作での電源電圧範囲の下限値）に達す
るまでの時間であって、データ保持試験の仕様では一般
に０ｍｓであると定められている。
【０００５】一方、ＴR はチップセレクトホールド時間
であり、メモリへの電源電圧Ｖｃｃが上昇して４．５Ｖ
に達してからチップセレクト信号ＣＳをローレベルへ変
化させるまでの時間であって、データ保持試験の仕様で
は、一般に５ｍｓであると定められている。
であり、メモリへの電源電圧Ｖｃｃが上昇して４．５Ｖ
に達してからチップセレクト信号ＣＳをローレベルへ変
化させるまでの時間であって、データ保持試験の仕様で
は、一般に５ｍｓであると定められている。
【０００６】
【発明が解決しようとする課題】近年、半導体装置の試
験項目等の増大により試験時間が長くなっており、した
がって、この半導体記憶装置のデータ保持試験も多数個
並列に処理するようにして全体的な試験時間の増大をで
きるだけ抑止するように工夫されている。ところが、多
数個のメモリが並列接続されるため、データ保持試験の
際に制御される電源電圧Ｖｃｃの変化時間（立上り及び
立下りの各時間）の増大が問題となっている。
験項目等の増大により試験時間が長くなっており、した
がって、この半導体記憶装置のデータ保持試験も多数個
並列に処理するようにして全体的な試験時間の増大をで
きるだけ抑止するように工夫されている。ところが、多
数個のメモリが並列接続されるため、データ保持試験の
際に制御される電源電圧Ｖｃｃの変化時間（立上り及び
立下りの各時間）の増大が問題となっている。
【０００７】すなわち、複数並列処理のために試験装置
の負荷が増大し、それに伴って電源の駆動能力も限界近
くなり、その結果電源電圧Ｖｃｃの変化時間が増大する
のである。特に、試験装置の電源電圧端子には、通常の
信号端子と異なり、電源電圧安定化のために接地間に大
容量（例えば、１μＦ）のコンデンサが付加されている
ので、他の信号端子に比し極めて負荷が重く、電源電圧
の変化時間は早くても数十ｍｓオーダーとなり、並列数
が増大すればする程増大することになる。
の負荷が増大し、それに伴って電源の駆動能力も限界近
くなり、その結果電源電圧Ｖｃｃの変化時間が増大する
のである。特に、試験装置の電源電圧端子には、通常の
信号端子と異なり、電源電圧安定化のために接地間に大
容量（例えば、１μＦ）のコンデンサが付加されている
ので、他の信号端子に比し極めて負荷が重く、電源電圧
の変化時間は早くても数十ｍｓオーダーとなり、並列数
が増大すればする程増大することになる。
【０００８】また、メモリセルとして特にスタティック
型のＲＡＭではそのメモリセル数テラΩのオーダの極め
て高い負荷（プルアップ）抵抗を用いているために、メ
モリセルへ印加される電圧変化はさらに遅いものとなら
ざるを得ないことにある。
型のＲＡＭではそのメモリセル数テラΩのオーダの極め
て高い負荷（プルアップ）抵抗を用いているために、メ
モリセルへ印加される電圧変化はさらに遅いものとなら
ざるを得ないことにある。
【０００９】このように、電源電圧Ｖｃｃの変化が遅く
例えば立上り時間が長いと、メモリセルを構成する素子
の動作電圧が所定の電圧へ立上る時間が十分に与えられ
ることになり、製造上の不具合により発生した駆動能力
低下の素子を検出できなくなるという欠点がある。
例えば立上り時間が長いと、メモリセルを構成する素子
の動作電圧が所定の電圧へ立上る時間が十分に与えられ
ることになり、製造上の不具合により発生した駆動能力
低下の素子を検出できなくなるという欠点がある。
【００１０】また、電源電圧Ｖｃｃの立下り時間が長い
と、図９のｔCDR が長くなり、データ保持試験の使用で
ある０ｍｓには到底近づけない。また、メモリセルを構
成する素子のうち製造上の不具合により発生した駆動能
力低下の素子の電圧追従性も、電源立下りの時間に伴っ
て長くなるので、データ保持試験に要求される所望の電
圧になるまでに時間が必要となり、テスト時間の増大に
もつながる。
と、図９のｔCDR が長くなり、データ保持試験の使用で
ある０ｍｓには到底近づけない。また、メモリセルを構
成する素子のうち製造上の不具合により発生した駆動能
力低下の素子の電圧追従性も、電源立下りの時間に伴っ
て長くなるので、データ保持試験に要求される所望の電
圧になるまでに時間が必要となり、テスト時間の増大に
もつながる。
【００１１】本発明の目的は、複数並列処理によるデー
タ保持試験の際に、メモリ素子のうち製造上の不具合に
より生じた駆動能力低下の素子を正確に検出できるよう
にすると共に、かつテスト時間の短縮を可能とした半導
体装置を提供することである。
タ保持試験の際に、メモリ素子のうち製造上の不具合に
より生じた駆動能力低下の素子を正確に検出できるよう
にすると共に、かつテスト時間の短縮を可能とした半導
体装置を提供することである。
【００１２】
【課題を解決するための手段】本発明による半導体装置
は、電源端子に接続されその端子への電源電圧を降圧し
た降圧電圧を発生する手段と、テスト時には降下電圧を
メモリセル等の記憶手段に供給し通常動作時には電源電
圧を供給する手段とを設けたことを特徴としている。
は、電源端子に接続されその端子への電源電圧を降圧し
た降圧電圧を発生する手段と、テスト時には降下電圧を
メモリセル等の記憶手段に供給し通常動作時には電源電
圧を供給する手段とを設けたことを特徴としている。
【００１３】このように、装置内部でテスト時に記憶手
段への電圧を降下させている。したがって、装置への電
源電圧はそのままの状態で目的とするテストが短時間に
実行されることになる。
段への電圧を降下させている。したがって、装置への電
源電圧はそのままの状態で目的とするテストが短時間に
実行されることになる。
【００１４】
【実施例】以下、本発明の実施例につき図を用いて詳細
する。
する。
【００１５】図１は本発明の一実施例による半導体装置
を示しており、スタティック型ＲＡＭ３００として一つ
の半導体チップ上に構成されている。このＲＡＭ３００
は電源電圧Ｖｃｃが印加される電源端子９０および接地
電位ＧＮＤが印加される接地端子９１を有し、内部の各
回路に各電圧が供給されている。ＲＡＭ３００はメモリ
セルアレイ１を有し、このアレイ１は複数のワード線Ｗ
Ｌ、夫々が真補のビット線ＢＬ，ＢＬＢを有する複数の
ビット線対ＢＬＰ、ならびに夫々がワード線ＷＬおよび
ビット線対ＢＬＰの交点に配置された多数のＳＲＡＭセ
ルＭＣ（図では１つのみ示している）を備えている。各
メモリセルＭＣは、図２に４つのＮチャンネルＭＯＳト
ランジスタＱ９０−Ｑ９３および２つの高負荷抵抗Ｒ９
０，Ｒ９１で構成され、図示のように接続されている。
なお、図１、図２で１００はメモリセルアレイ１の電源
電圧ラインを示している。
を示しており、スタティック型ＲＡＭ３００として一つ
の半導体チップ上に構成されている。このＲＡＭ３００
は電源電圧Ｖｃｃが印加される電源端子９０および接地
電位ＧＮＤが印加される接地端子９１を有し、内部の各
回路に各電圧が供給されている。ＲＡＭ３００はメモリ
セルアレイ１を有し、このアレイ１は複数のワード線Ｗ
Ｌ、夫々が真補のビット線ＢＬ，ＢＬＢを有する複数の
ビット線対ＢＬＰ、ならびに夫々がワード線ＷＬおよび
ビット線対ＢＬＰの交点に配置された多数のＳＲＡＭセ
ルＭＣ（図では１つのみ示している）を備えている。各
メモリセルＭＣは、図２に４つのＮチャンネルＭＯＳト
ランジスタＱ９０−Ｑ９３および２つの高負荷抵抗Ｒ９
０，Ｒ９１で構成され、図示のように接続されている。
なお、図１、図２で１００はメモリセルアレイ１の電源
電圧ラインを示している。
【００１６】通常動作においては、アドレス端子９２−
０〜９２−ｎに供給されるロウアドレス信号ＡX0〜ＡXn
に応じて、アドレスデコーダ２およびロウデコーダ３は
アレイ１中の１つのワード線ＷＬが選択される。一方、
他のアドレス端子９７−０〜９７−ｍに供給されるカラ
ムアドレス信号Ａｙｏ〜Ａｙｍにもとづき、アドレスバ
ッファ４及びカラムデコーダ５はアレイ１中の所定数
（１本、２本、４本等）のビット線対の選択信号を発生
する。この選択信号にもとづきセンスアンプ／カラムス
イッチ６はビット線対選択動作およびデータ増幅動作を
行なう。
０〜９２−ｎに供給されるロウアドレス信号ＡX0〜ＡXn
に応じて、アドレスデコーダ２およびロウデコーダ３は
アレイ１中の１つのワード線ＷＬが選択される。一方、
他のアドレス端子９７−０〜９７−ｍに供給されるカラ
ムアドレス信号Ａｙｏ〜Ａｙｍにもとづき、アドレスバ
ッファ４及びカラムデコーダ５はアレイ１中の所定数
（１本、２本、４本等）のビット線対の選択信号を発生
する。この選択信号にもとづきセンスアンプ／カラムス
イッチ６はビット線対選択動作およびデータ増幅動作を
行なう。
【００１７】このとき、端子９５からのアウトプットイ
ネーブル信号ＯＥがアクティブレベルであれば、アウト
プットイネーブルバッファ１１から活性化された内部ア
ウトプット制御信号ＯＥ′が出力され、出力制御回路８
が活性化されてデータ入出力端子９３−０〜９３−ｊに
データが出力される。一方、信号ＯＥからハイレベルで
ライトイネーブル信号ＷＥがアクティブロウレベルであ
れば、ライトイネーブルバッファ１２から活性化された
内部ライトイネーブル制御信号ＷＥ′が出力される。こ
れにより入出力制御回路７が活性化されて、入出力端子
Ｉ／Ｏ１〜Ｉ／Ｏｊに与えられているライトデータがカ
ラムデコーダ４により選択されたビット線を介してメモ
リセルへ書込まれる。
ネーブル信号ＯＥがアクティブレベルであれば、アウト
プットイネーブルバッファ１１から活性化された内部ア
ウトプット制御信号ＯＥ′が出力され、出力制御回路８
が活性化されてデータ入出力端子９３−０〜９３−ｊに
データが出力される。一方、信号ＯＥからハイレベルで
ライトイネーブル信号ＷＥがアクティブロウレベルであ
れば、ライトイネーブルバッファ１２から活性化された
内部ライトイネーブル制御信号ＷＥ′が出力される。こ
れにより入出力制御回路７が活性化されて、入出力端子
Ｉ／Ｏ１〜Ｉ／Ｏｊに与えられているライトデータがカ
ラムデコーダ４により選択されたビット線を介してメモ
リセルへ書込まれる。
【００１８】以上のリード／ライト動作時には、共にチ
ップセレクト信号ＣＳのアクティブローレベルに応答し
てチップセレクトバッファ９が活性化された内部チップ
セレクト信号ＣＳをアドレスバッファ２、アウトプット
イネーブルバッファ１１及びライトイネーブルバッファ
１２に夫々供給し、これらが活性化された状態で実行さ
れる。
ップセレクト信号ＣＳのアクティブローレベルに応答し
てチップセレクトバッファ９が活性化された内部チップ
セレクト信号ＣＳをアドレスバッファ２、アウトプット
イネーブルバッファ１１及びライトイネーブルバッファ
１２に夫々供給し、これらが活性化された状態で実行さ
れる。
【００１９】以上は、通常のメモリアクセス動作時のも
のであるが、本ＳＲＡＭ３００ではメモリセルアレイ１
のデータ保持試験のための負荷回路が本発明に従って追
加されている。この負荷回路はテストモード検出回路１
０および電圧供給制御回路１３である。これらの働きに
より、テストの際には、従来の如く外部からの電源電圧
Ｖｃｃを下げるのではなく内部でメモリセルアレイ１の
供給電圧を低下させている。すなわち、テストモード検
出回路１０はチップセレクト端子９４に接続され、同端
子に所定の電圧が印加されたときにテストモードと判定
してその出力中をアクティブハイレベルとする。信号φ
のハイレベルに応答して、電圧供給制御回路１３は、電
源電圧Ｖｃｃを降圧した電位をメモリセルアレイ１の電
源ライン１００に出力する。通常動作モードのときは、
信号φはロウレベルであり、電源ライン１００には回路
１３から電源電圧Ｖｃｃが供給される。
のであるが、本ＳＲＡＭ３００ではメモリセルアレイ１
のデータ保持試験のための負荷回路が本発明に従って追
加されている。この負荷回路はテストモード検出回路１
０および電圧供給制御回路１３である。これらの働きに
より、テストの際には、従来の如く外部からの電源電圧
Ｖｃｃを下げるのではなく内部でメモリセルアレイ１の
供給電圧を低下させている。すなわち、テストモード検
出回路１０はチップセレクト端子９４に接続され、同端
子に所定の電圧が印加されたときにテストモードと判定
してその出力中をアクティブハイレベルとする。信号φ
のハイレベルに応答して、電圧供給制御回路１３は、電
源電圧Ｖｃｃを降圧した電位をメモリセルアレイ１の電
源ライン１００に出力する。通常動作モードのときは、
信号φはロウレベルであり、電源ライン１００には回路
１３から電源電圧Ｖｃｃが供給される。
【００２０】図３にテストモード検出回路１０の回路図
を示す。同図にはチップセレクトバッファ９の回路図も
示されている。外部よりのチップセレクト信号ＣＳは、
図６のタイミングチャートに示す如く、ＶIL＝０．８Ｖ
（ローレベル）とＶｃｃ＋１．３Ｖ（テスト時のハイレ
ベルとする）と通常動作時のハイレベル（ＶIH＝２．２
Ｖよりやや高い）の３値を取り、外部試験装置（図示せ
ず）から供給される。
を示す。同図にはチップセレクトバッファ９の回路図も
示されている。外部よりのチップセレクト信号ＣＳは、
図６のタイミングチャートに示す如く、ＶIL＝０．８Ｖ
（ローレベル）とＶｃｃ＋１．３Ｖ（テスト時のハイレ
ベルとする）と通常動作時のハイレベル（ＶIH＝２．２
Ｖよりやや高い）の３値を取り、外部試験装置（図示せ
ず）から供給される。
【００２１】この外部からのＣＳはチップセレクトバッ
ファ９としての４段のインバータＩ１〜Ｉ４を介して内
部チップセレクト信号ＣＳ′となると共に、ダイオード
Ｄ１，Ｄ２の直列回路を介して、ＰチャンネルＭＯＳト
ランジスタＱP1とＮチャンネルＭＯＳトランジスタＱN1
との直列接続回路へ供給される。
ファ９としての４段のインバータＩ１〜Ｉ４を介して内
部チップセレクト信号ＣＳ′となると共に、ダイオード
Ｄ１，Ｄ２の直列回路を介して、ＰチャンネルＭＯＳト
ランジスタＱP1とＮチャンネルＭＯＳトランジスタＱN1
との直列接続回路へ供給される。
【００２２】両トランジスタのゲートには電源電圧Ｖｃ
ｃ（５Ｖ）が与えられており、両ドレイン共通接続点Ｂ
の出力電圧が２段のインバータＩ５，Ｉ６を介して導出
され、これが降圧制御信号φとなっている。したがっ
て、信号φは通常動作時はロウレベルであるが、テスト
モード時はハイレベルとなる。
ｃ（５Ｖ）が与えられており、両ドレイン共通接続点Ｂ
の出力電圧が２段のインバータＩ５，Ｉ６を介して導出
され、これが降圧制御信号φとなっている。したがっ
て、信号φは通常動作時はロウレベルであるが、テスト
モード時はハイレベルとなる。
【００２３】図４に電圧供給制御１３を示す。又回路１
３は、電源電圧Ｖｃｃを２Ｖね降圧し降圧電圧ＶDWN と
して出力する降圧回路３１と、この回路３１の出力電圧
（２Ｖ）か又は電源電圧Ｖｃｃ（５Ｖ）を、択一的にメ
モリセルアレイ１の電源ライン１００に供給する選択器
３２を有する。
３は、電源電圧Ｖｃｃを２Ｖね降圧し降圧電圧ＶDWN と
して出力する降圧回路３１と、この回路３１の出力電圧
（２Ｖ）か又は電源電圧Ｖｃｃ（５Ｖ）を、択一的にメ
モリセルアレイ１の電源ライン１００に供給する選択器
３２を有する。
【００２４】この選択器３２はＰチャンネルＭＯＳトラ
ンジスタＱP2，ＱP3を有し、トランジスタＱP2のソース
と電源Ｖｃｃとの間に降圧回路３１が設けられ、トラン
ジスタＱP3のソースには直接電源Ｖｃｃが印加されてい
る。そして、両トランジスタのゲートには、降圧制御信
号φ及びその反転信号（インバータＩ7 による）が夫々
印加され、この降圧制御信号φに応じて両トランジスタ
を択一的にオン制御している。
ンジスタＱP2，ＱP3を有し、トランジスタＱP2のソース
と電源Ｖｃｃとの間に降圧回路３１が設けられ、トラン
ジスタＱP3のソースには直接電源Ｖｃｃが印加されてい
る。そして、両トランジスタのゲートには、降圧制御信
号φ及びその反転信号（インバータＩ7 による）が夫々
印加され、この降圧制御信号φに応じて両トランジスタ
を択一的にオン制御している。
【００２５】図５は降圧回路３１の具体的な回路図であ
る。本回路３１は、電源電圧Ｖｃｃおよび接地電圧ＧＮ
Ｄ間に抵抗Ｒ１，Ｒ２およびＮチャネルＭＯＳトランジ
スタＱN2が直列に接続されている。テストモードを示す
ハイレベルの降圧制御信号φによりＮチャネルＭＯＳト
ランジスタＱN2が導通状態となり、抵抗Ｒ１とＲ２の接
続点には２Ｖの降圧電圧ＶDWN が発生する。通常動作時
は信号φはロウレベルであるからトランジスタＱＮ２は
オフとなり、無駄な電力は消費しない。トランジスタＱ
N2を削除することもできるが電力消費は大きくなる。
る。本回路３１は、電源電圧Ｖｃｃおよび接地電圧ＧＮ
Ｄ間に抵抗Ｒ１，Ｒ２およびＮチャネルＭＯＳトランジ
スタＱN2が直列に接続されている。テストモードを示す
ハイレベルの降圧制御信号φによりＮチャネルＭＯＳト
ランジスタＱN2が導通状態となり、抵抗Ｒ１とＲ２の接
続点には２Ｖの降圧電圧ＶDWN が発生する。通常動作時
は信号φはロウレベルであるからトランジスタＱＮ２は
オフとなり、無駄な電力は消費しない。トランジスタＱ
N2を削除することもできるが電力消費は大きくなる。
【００２６】以下、本メモリの動作を図１〜図３、さら
には図５のタイムチャートも用いて説明する。なお、図
４はメモリセルアレイ１のデータ保持試験を行う場合の
ものである。先ず、外部の試験装置からロウレベルのチ
ップセレクト信号ＣＳを本ＳＲＡＭ３００を選択状態と
し、前述したようにしてメモリセルアレイ１にデータを
ライトする。このときは信号φはロウレベルであり、ト
ランジスタＱP3（図４）がオンしてメモリセルアレイ１
の電源ライン１００にはＶｃｃが供給される。しかる後
に、外部のチップセレクト信号２００を試験時のハイレ
ベルとしてデータ保持モードとするのであるが、このと
きメモリセルアレイ１の電源電圧１００を２Ｖに降下す
る必要があり、そのために、降圧回路３１の降圧出力
（２Ｖ）を動作電源選択器３２にて選択する必要があ
り、よって降圧制御信号φを活性化（ハイレベル）とす
ることが必要となる。
には図５のタイムチャートも用いて説明する。なお、図
４はメモリセルアレイ１のデータ保持試験を行う場合の
ものである。先ず、外部の試験装置からロウレベルのチ
ップセレクト信号ＣＳを本ＳＲＡＭ３００を選択状態と
し、前述したようにしてメモリセルアレイ１にデータを
ライトする。このときは信号φはロウレベルであり、ト
ランジスタＱP3（図４）がオンしてメモリセルアレイ１
の電源ライン１００にはＶｃｃが供給される。しかる後
に、外部のチップセレクト信号２００を試験時のハイレ
ベルとしてデータ保持モードとするのであるが、このと
きメモリセルアレイ１の電源電圧１００を２Ｖに降下す
る必要があり、そのために、降圧回路３１の降圧出力
（２Ｖ）を動作電源選択器３２にて選択する必要があ
り、よって降圧制御信号φを活性化（ハイレベル）とす
ることが必要となる。
【００２７】そのためには、図３で説明した様に、チッ
プセレクト信号ＣＳのレベルが、Ｖｃｃ＋２Ｖｆ（ダイ
オードＤ１，Ｄ２の順方向電圧）＋ＶTP（Ｐチャンネル
ＭＯＳトランジスタＱP1の閾値）以上のテスト電圧ＶTE
STに変化される。例えば、Ｖｓ＝０．３Ｖ，ＶTP＝０．
７Ｖ，Ｖｃｃ＝５Ｖとすると、チップセレクト信号の試
験時のハイレベルＶTESTは、５Ｖ＋０．６Ｖ＋０．７Ｖ
＝６．３Ｖ以上となり、この電圧が外部より印加され
る。この結果、接続点Ｂの電圧はハイレベルとなり、降
圧制御信号φがハイレベル（活性化）となる。これによ
って、降圧電圧ＶDWN が発生し、かつ図４のトランジス
タＱP2がオンとなって、メモリセルアレイ１の電源ライ
ン１００には降圧回路３１により２Ｖに降圧された電圧
ＶDWN が電源として供給される。
プセレクト信号ＣＳのレベルが、Ｖｃｃ＋２Ｖｆ（ダイ
オードＤ１，Ｄ２の順方向電圧）＋ＶTP（Ｐチャンネル
ＭＯＳトランジスタＱP1の閾値）以上のテスト電圧ＶTE
STに変化される。例えば、Ｖｓ＝０．３Ｖ，ＶTP＝０．
７Ｖ，Ｖｃｃ＝５Ｖとすると、チップセレクト信号の試
験時のハイレベルＶTESTは、５Ｖ＋０．６Ｖ＋０．７Ｖ
＝６．３Ｖ以上となり、この電圧が外部より印加され
る。この結果、接続点Ｂの電圧はハイレベルとなり、降
圧制御信号φがハイレベル（活性化）となる。これによ
って、降圧電圧ＶDWN が発生し、かつ図４のトランジス
タＱP2がオンとなって、メモリセルアレイ１の電源ライ
ン１００には降圧回路３１により２Ｖに降圧された電圧
ＶDWN が電源として供給される。
【００２８】この状態が所定期間保持され、その後、チ
ップセレクト信号ＣＳは通常動作２のハイレベルに戻さ
れ、そしてロウレベルに反転する。この状態で前述のよ
うにして、データ読み出し動作が実行される。読み出さ
れたデータは試験装置にて期待値と比較される。データ
保持テストがかくして終了する。このように電源電圧Ｖ
ｃｃは何らの変化もなく所期のデータ保持テストが実行
される。このとき、メモリセルアレイ１の電源ライン１
００の電圧変化は、図６，図８の比較からも明らかなよ
うにきわめて早く、前述したような問題点は生じない。
しかも、メモリセルアレイ１の電源ライン１００に対し
てのみ電源供給制御を行っており、他の回路へは電源電
圧Ｖｃｃが印加されているので、回路１３には余分な負
荷はなく、２Ｖから５Ｖへ立上りはさらに早く生じる。
ップセレクト信号ＣＳは通常動作２のハイレベルに戻さ
れ、そしてロウレベルに反転する。この状態で前述のよ
うにして、データ読み出し動作が実行される。読み出さ
れたデータは試験装置にて期待値と比較される。データ
保持テストがかくして終了する。このように電源電圧Ｖ
ｃｃは何らの変化もなく所期のデータ保持テストが実行
される。このとき、メモリセルアレイ１の電源ライン１
００の電圧変化は、図６，図８の比較からも明らかなよ
うにきわめて早く、前述したような問題点は生じない。
しかも、メモリセルアレイ１の電源ライン１００に対し
てのみ電源供給制御を行っており、他の回路へは電源電
圧Ｖｃｃが印加されているので、回路１３には余分な負
荷はなく、２Ｖから５Ｖへ立上りはさらに早く生じる。
【００２９】図７に電圧供給制御回路１３の他の例を示
す。本回路は電源電圧Ｖｃｃおよび接地電圧ＧＮＤ間に
抵抗Ｒ３、Ｒ４およびＮチャンネルＭＯＳトランジスタ
ＱN3が直列接続され抵抗Ｒ３，Ｒ４の接続点がメモリセ
ルアレイ１の電源ライン１００に接続され、トランジス
タＱN13 のゲートに信号φが供給されている。降圧制御
信号φがローレベル、すなわち通常動作時のときはトラ
ンジスタＱN3はオフするので、メモリセルアレイ１へ供
給される電圧１００はＶｃｃとなる。一方、テストモー
ドとして降圧制御信号φがハイレベルになると、トラン
ジスタＱN3はオンするので、メモリセルアレイ１へ供給
される電圧１００は抵抗Ｒ３、Ｒ４抵抗比により分割さ
れて２Ｖとなる。
す。本回路は電源電圧Ｖｃｃおよび接地電圧ＧＮＤ間に
抵抗Ｒ３、Ｒ４およびＮチャンネルＭＯＳトランジスタ
ＱN3が直列接続され抵抗Ｒ３，Ｒ４の接続点がメモリセ
ルアレイ１の電源ライン１００に接続され、トランジス
タＱN13 のゲートに信号φが供給されている。降圧制御
信号φがローレベル、すなわち通常動作時のときはトラ
ンジスタＱN3はオフするので、メモリセルアレイ１へ供
給される電圧１００はＶｃｃとなる。一方、テストモー
ドとして降圧制御信号φがハイレベルになると、トラン
ジスタＱN3はオンするので、メモリセルアレイ１へ供給
される電圧１００は抵抗Ｒ３、Ｒ４抵抗比により分割さ
れて２Ｖとなる。
【００３０】図８にテストモード検出回路１０の他の例
を示す。図３と同等部分は同一符号にて示している。本
例では図２のタイオードＤ１，Ｄ２を、ＮチャンネルＭ
ＯＳトランジスタＱN4，ＱN5で構成したものであり、他
の構成及び回路動作は図２のそれと同一である。
を示す。図３と同等部分は同一符号にて示している。本
例では図２のタイオードＤ１，Ｄ２を、ＮチャンネルＭ
ＯＳトランジスタＱN4，ＱN5で構成したものであり、他
の構成及び回路動作は図２のそれと同一である。
【００３１】図３，８の回路で、内部チップセレクト信
号ＣＳ′を得るのに、４段のインバータＩ１〜Ｉ４を用
いているが、これはこの内部チップセレクト信号の特性
に応じて段数を選択することができる。また降圧制御信
号φを得るためのインバータＩ５，Ｉ６の段数も同様で
ある。但し、共に偶数段とする必要があり、またこれ等
インバータの動作電源電圧はＶｃｃ＝５Ｖである。
号ＣＳ′を得るのに、４段のインバータＩ１〜Ｉ４を用
いているが、これはこの内部チップセレクト信号の特性
に応じて段数を選択することができる。また降圧制御信
号φを得るためのインバータＩ５，Ｉ６の段数も同様で
ある。但し、共に偶数段とする必要があり、またこれ等
インバータの動作電源電圧はＶｃｃ＝５Ｖである。
【００３２】尚、上記実施例では、チップセレクト信号
を用いて降圧制御信号φを得ているが、他のアウトプッ
トイネーブル信号（反転ＯＥ）やライトイネーブル信号
（反転ＷＥ）等の、メモリの動作状態を制御する制御信
号を用いて降圧制御信号φを得ることができることはも
ちろんである。また、アドレス端子でもよい。さらに本
発明は半導体メモリに限らず、データ保持テストが要求
される記憶手段を有する他の半導体装置にも適用され
る。
を用いて降圧制御信号φを得ているが、他のアウトプッ
トイネーブル信号（反転ＯＥ）やライトイネーブル信号
（反転ＷＥ）等の、メモリの動作状態を制御する制御信
号を用いて降圧制御信号φを得ることができることはも
ちろんである。また、アドレス端子でもよい。さらに本
発明は半導体メモリに限らず、データ保持テストが要求
される記憶手段を有する他の半導体装置にも適用され
る。
【００３３】
【発明の効果】以上述べた如く、本発明によれば、半導
体装置内部に電源電圧を降圧する降圧回路を設けて外部
の制御信号端子によりこの降圧回路の制御を行うこと
で、メモリのデータ保持テストが行えるので、電源電圧
の変化時間を極めて短くすることができ、よって複数並
列処理時にも、データ保持試験の略仕様どうりのテスト
が可能となり、正確さが図れるという効果がある。
体装置内部に電源電圧を降圧する降圧回路を設けて外部
の制御信号端子によりこの降圧回路の制御を行うこと
で、メモリのデータ保持テストが行えるので、電源電圧
の変化時間を極めて短くすることができ、よって複数並
列処理時にも、データ保持試験の略仕様どうりのテスト
が可能となり、正確さが図れるという効果がある。
【図１】本発明の一実施例による半導体装置を示すブロ
ック図。
ック図。
【図２】図１のメモリセルの等価回路図。
【図３】図１で示したチップセレクトバッファおよびテ
ストモード検出回路を示す回路図。
ストモード検出回路を示す回路図。
【図４】図１で示した電圧供給制御回路を示す回路図。
【図５】図３で示した降圧回路を示す回路図。
【図６】図１のメモリに対するデータ保持試験の動作タ
イムチャート。
イムチャート。
【図７】図１で示した電圧供給制御回路の他の例を示す
回路図。
回路図。
【図８】図１で示したチップセレクトバッファおよびテ
ストモード検出回路の他の例を示す回路図。
ストモード検出回路の他の例を示す回路図。
【図９】従来例におけるデータ保持試験の動作タイムチ
ャート。
ャート。
１ メモリセルアレイ ２，４ アドレスバッファ ３ ロウデコーダ ５ カラムデコーダ ６ センスアンプ ７ 入出力制御回路 ８ 出力制御回路 ９ チップセレクトバッファ １０ テストモード検出回路 １１ アウトプットイネーブルバッファ １２ ライトイネーブルバッファ １３ 内部降圧回路 ３１ 降圧回路 ３２ 動作電源選択器
Claims (3)
- 【請求項１】 記憶手段と、電源電圧が印加される電源
端子と、この電源端子に接続され前記電源電圧を降圧し
た降圧電圧を発生する手段と、前記記憶手段にテスト時
には前記降圧電圧を通常動作時には前記電源電圧をそれ
ぞれ供給する手段とを備えることを特徴とする半導体装
置。 - 【請求項２】 記憶手段と、この記憶手段に対しデータ
のリード／ライトを行なう制御回路と、電源端子と、通
常動作時には前記電源端子の電源電圧を前記記憶手段お
よび前記制御回路の両方に供給し、テスト時には前記電
源電圧を前記制御回路に前記電源電圧を降圧した降圧電
圧を前記記憶手段にそれぞれ供給する電圧供給手段とを
備える半導体装置。 - 【請求項３】 夫々が電源ラインに接続された複数のメ
モリセルを有するメモリセルアレイと、アドレス信号に
応答して所定のメモリを選択し選択したメモリセルに対
するデータのリード／ライトを実行するデータリード／
ライト制御回路と、電源電圧を受ける電源端子と、この
電源端子および前記メモリセルアレイの電源ラインに接
続され、通常動作時は前記電源電圧を前記電源ラインに
供給しテスト時は前記電源電圧を降圧した電圧を前記電
源ラインに供給する電圧供給制御回路とを備える半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6070634A JPH06349298A (ja) | 1993-04-14 | 1994-04-08 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-112206 | 1993-04-14 | ||
| JP11220693 | 1993-04-14 | ||
| JP6070634A JPH06349298A (ja) | 1993-04-14 | 1994-04-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349298A true JPH06349298A (ja) | 1994-12-22 |
Family
ID=26411767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6070634A Pending JPH06349298A (ja) | 1993-04-14 | 1994-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349298A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001176283A (ja) * | 1999-10-04 | 2001-06-29 | Seiko Epson Corp | 半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置 |
| KR100460459B1 (ko) * | 2002-07-30 | 2004-12-08 | 삼성전자주식회사 | 향상된 테스트 모드를 갖는 반도체 메모리 장치 |
| JP2007109399A (ja) * | 2001-05-11 | 2007-04-26 | Renesas Technology Corp | 半導体記憶装置 |
| KR100761371B1 (ko) * | 2006-06-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 액티브 드라이버 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239683A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体メモリ |
| JPH01192098A (ja) * | 1988-01-27 | 1989-08-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0346188A (ja) * | 1989-07-13 | 1991-02-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
| JPH0346193A (ja) * | 1989-07-13 | 1991-02-27 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
-
1994
- 1994-04-08 JP JP6070634A patent/JPH06349298A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239683A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体メモリ |
| JPH01192098A (ja) * | 1988-01-27 | 1989-08-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0346188A (ja) * | 1989-07-13 | 1991-02-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
| JPH0346193A (ja) * | 1989-07-13 | 1991-02-27 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001176283A (ja) * | 1999-10-04 | 2001-06-29 | Seiko Epson Corp | 半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置 |
| JP2007109399A (ja) * | 2001-05-11 | 2007-04-26 | Renesas Technology Corp | 半導体記憶装置 |
| KR100460459B1 (ko) * | 2002-07-30 | 2004-12-08 | 삼성전자주식회사 | 향상된 테스트 모드를 갖는 반도체 메모리 장치 |
| US6958947B2 (en) | 2002-07-30 | 2005-10-25 | Samsung Electronics Co., Ltd | Semiconductor memory device with internal voltage generators for testing a memory array and peripheral circuits |
| KR100761371B1 (ko) * | 2006-06-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 액티브 드라이버 |
| US7619946B2 (en) | 2006-06-29 | 2009-11-17 | Hynix Semiconductor Inc. | Active driver for use in semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970722 |