JP2001176283A - 半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置 - Google Patents
半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置Info
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- JP2001176283A JP2001176283A JP2000304982A JP2000304982A JP2001176283A JP 2001176283 A JP2001176283 A JP 2001176283A JP 2000304982 A JP2000304982 A JP 2000304982A JP 2000304982 A JP2000304982 A JP 2000304982A JP 2001176283 A JP2001176283 A JP 2001176283A
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Abstract
(57)【要約】
【課題】 短時間に内蔵メモリを初期化することのでき
る半導体集積回路を提供する。 【解決手段】 メモリセルにアレイ５に対して、複数ワ
ードを同時に指定することにより、内蔵メモリを短時間
で初期化できる。よって、メモリの初期化に要する時間
が半導体集積回路を量産する際のスループットを低下さ
せることもなく、デバイスコストが上がることもない。
特に、全ワードを同時に指定することにより、初期化時
間をより短くすることができる。また、所定電圧よりも
高い電圧が入力された場合に、初期化指令が入力された
ものとすることにより、自回路のチップセレクト用の端
子等と共用した端子を用いることができ、チップ面積が
大きくなることを防止できる。
る半導体集積回路を提供する。 【解決手段】 メモリセルにアレイ５に対して、複数ワ
ードを同時に指定することにより、内蔵メモリを短時間
で初期化できる。よって、メモリの初期化に要する時間
が半導体集積回路を量産する際のスループットを低下さ
せることもなく、デバイスコストが上がることもない。
特に、全ワードを同時に指定することにより、初期化時
間をより短くすることができる。また、所定電圧よりも
高い電圧が入力された場合に、初期化指令が入力された
ものとすることにより、自回路のチップセレクト用の端
子等と共用した端子を用いることができ、チップ面積が
大きくなることを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路、こ
の半導体集積回路を有するインクカートリッジ、及び、
このインクカートリッジを装着したインクジェット記録
装置に関し、特に不揮発性メモリを内蔵する半導体集積
回路、この半導体集積回路を有するインクカートリッ
ジ、及び、このインクカートリッジを装着したインクジ
ェット記録装置に関する。
の半導体集積回路を有するインクカートリッジ、及び、
このインクカートリッジを装着したインクジェット記録
装置に関し、特に不揮発性メモリを内蔵する半導体集積
回路、この半導体集積回路を有するインクカートリッ
ジ、及び、このインクカートリッジを装着したインクジ
ェット記録装置に関する。
【０００２】
【従来の技術】一般に、メモリに対しては、８ビットや
１６ビット等、複数ビットを１ワードとし、これを読み
書きの単位とすることが多い。しかし、その場合、１ワ
ードを一時格納するためのバッファが必要になる。この
ため、回路規模が大きくなり、インクカートリッジ等に
搭載するのには適さない。そこで、１ワードを１ビット
ずつに分割した後、１ビット単位で読み書きを行えば、
チップ全体をより小さくすることができる。すなわち、
１ワードを保持するためのバッファが不要になり、回路
規模を小さくすることができるので、インクカートリッ
ジ等に搭載することが可能になる。
１６ビット等、複数ビットを１ワードとし、これを読み
書きの単位とすることが多い。しかし、その場合、１ワ
ードを一時格納するためのバッファが必要になる。この
ため、回路規模が大きくなり、インクカートリッジ等に
搭載するのには適さない。そこで、１ワードを１ビット
ずつに分割した後、１ビット単位で読み書きを行えば、
チップ全体をより小さくすることができる。すなわち、
１ワードを保持するためのバッファが不要になり、回路
規模を小さくすることができるので、インクカートリッ
ジ等に搭載することが可能になる。
【０００３】従来、このような半導体集積回路には、内
蔵した不揮発性メモリを初期化する機能を実現するため
に、不揮発性メモリを初期化するためのメモリ初期化回
路が設けられているのが一般的である。メモリ初期化回
路は、外部からの制御信号に基づいて、不揮発メモリに
記憶される情報を所定値にセットする。
蔵した不揮発性メモリを初期化する機能を実現するため
に、不揮発性メモリを初期化するためのメモリ初期化回
路が設けられているのが一般的である。メモリ初期化回
路は、外部からの制御信号に基づいて、不揮発メモリに
記憶される情報を所定値にセットする。
【０００４】具体的には、以下に説明するような手法で
初期化が行われる。
初期化が行われる。
【０００５】（１）任意のアドレスを設定するととも
に、当該アドレスに対して１ワードずつ書込みを行う。
これをを全アドレスに対して順次行うことによって初期
化を行う。
に、当該アドレスに対して１ワードずつ書込みを行う。
これをを全アドレスに対して順次行うことによって初期
化を行う。
【０００６】（２）アドレスカウンタを初期化した後に
１ワードの書込みを行う。書込み終了後には、アドレス
カウンタの値は自動的に次アドレスに更新されているの
で、次の１ワードの書込みを行う。
１ワードの書込みを行う。書込み終了後には、アドレス
カウンタの値は自動的に次アドレスに更新されているの
で、次の１ワードの書込みを行う。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
たメモリ初期化手法では、ビット数に対応する回数だけ
書込み動作を繰返す必要があるため、以下のような問題
点があった。
たメモリ初期化手法では、ビット数に対応する回数だけ
書込み動作を繰返す必要があるため、以下のような問題
点があった。
【０００８】すなわち、メモリ容量が大きくなればなる
ほど、初期化のために要する時間が長くなる。このた
め、メモリの初期化に要する時間が半導体集積回路を量
産する際のスループットを低下させ、この結果、デバイ
スコストが上がってしまうという問題がある。
ほど、初期化のために要する時間が長くなる。このた
め、メモリの初期化に要する時間が半導体集積回路を量
産する際のスループットを低下させ、この結果、デバイ
スコストが上がってしまうという問題がある。
【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は内蔵メモリを
短時間で初期化することのできる半導体集積回路、この
半導体集積回路を有するインクカートリッジ、及び、こ
のインクカートリッジを装着したインクジェット記録装
置を提供することである。
るためになされたものであり、その目的は内蔵メモリを
短時間で初期化することのできる半導体集積回路、この
半導体集積回路を有するインクカートリッジ、及び、こ
のインクカートリッジを装着したインクジェット記録装
置を提供することである。
【００１０】
【課題を解決するための手段】本発明による半導体集積
回路は、１ワードが１ビットであり１ワードずつデータ
書込みが行われるメモリセルからなるメモリセルアレイ
を含む半導体集積回路であって、前記メモリセルアレイ
に対する初期化の際には複数ワードを同時に指定するア
ドレス指定手段を含むことを特徴とする。この場合、前
記アドレス指定手段は、前記メモリセルの記憶内容のう
ちの１ワードを指定するためのアドレスを出力するアド
レスデコーダと、初期化指令の入力に応答して複数ワー
ドを同時に指定するための初期化出力を送出する初期化
選択回路と、前記初期化出力に応答して前記アドレスデ
コーダから出力されるアドレスの代わりに複数ワードを
同時に指定するためのアドレスを送出するアドレス選択
回路とを含むことを特徴とする。なお、前記初期化指令
は、自回路のチップセレクト端子に与えられ、かつ、所
定電源電圧よりも高い電圧値を有する高電圧信号である
ことを特徴とする。
回路は、１ワードが１ビットであり１ワードずつデータ
書込みが行われるメモリセルからなるメモリセルアレイ
を含む半導体集積回路であって、前記メモリセルアレイ
に対する初期化の際には複数ワードを同時に指定するア
ドレス指定手段を含むことを特徴とする。この場合、前
記アドレス指定手段は、前記メモリセルの記憶内容のう
ちの１ワードを指定するためのアドレスを出力するアド
レスデコーダと、初期化指令の入力に応答して複数ワー
ドを同時に指定するための初期化出力を送出する初期化
選択回路と、前記初期化出力に応答して前記アドレスデ
コーダから出力されるアドレスの代わりに複数ワードを
同時に指定するためのアドレスを送出するアドレス選択
回路とを含むことを特徴とする。なお、前記初期化指令
は、自回路のチップセレクト端子に与えられ、かつ、所
定電源電圧よりも高い電圧値を有する高電圧信号である
ことを特徴とする。
【００１１】また、前記アドレス選択回路は、前記アド
レスデコーダから出力されるアドレスの代わりに、前記
メモリセルの記憶内容の全ワードを同時に指定するため
のアドレスを送出するアドレス選択回路とを含むことを
特徴とする。さらに、前記アドレス選択回路は、前記ア
ドレスデコーダから出力されるアドレスの各ビットに対
応して設けられ対応するビットを入力の一方とし、前記
初期化出力を入力の他方とする論理和ゲートによって構
成されることを特徴とする。なお、前記メモリセルは、
不揮発性のメモリセルであることを特徴とする。
レスデコーダから出力されるアドレスの代わりに、前記
メモリセルの記憶内容の全ワードを同時に指定するため
のアドレスを送出するアドレス選択回路とを含むことを
特徴とする。さらに、前記アドレス選択回路は、前記ア
ドレスデコーダから出力されるアドレスの各ビットに対
応して設けられ対応するビットを入力の一方とし、前記
初期化出力を入力の他方とする論理和ゲートによって構
成されることを特徴とする。なお、前記メモリセルは、
不揮発性のメモリセルであることを特徴とする。
【００１２】本発明によるインクカートリッジは、上記
半導体集積回路を有し、前記メモリセルに少なくともイ
ンク残量を記憶することを特徴とする。
半導体集積回路を有し、前記メモリセルに少なくともイ
ンク残量を記憶することを特徴とする。
【００１３】本発明によるインクジェット記録装置は、
上記インクカートリッジを有し、そのインクカートリッ
ジから供給されるインクを用いて所望の画像情報をプリ
ントすることを特徴とする。
上記インクカートリッジを有し、そのインクカートリッ
ジから供給されるインクを用いて所望の画像情報をプリ
ントすることを特徴とする。
【００１４】要するに、本発明においては、複数ワード
を同時に指定することにより、短時間に内蔵メモリを初
期化しているのである。これにより、メモリの初期化に
要する時間が半導体集積回路を量産する際のスループッ
トを低下させることもなく、デバイスコストが上がるこ
ともないのである。
を同時に指定することにより、短時間に内蔵メモリを初
期化しているのである。これにより、メモリの初期化に
要する時間が半導体集積回路を量産する際のスループッ
トを低下させることもなく、デバイスコストが上がるこ
ともないのである。
【００１５】また、所定電源電圧よりも高い電圧がチッ
プセレクト端子に入力された場合に、初期化指令が入力
されたものとすることにより、自回路のチップセレクト
端子と共用した端子を用いることができ、チップ面積が
大きくなることを防止できる。
プセレクト端子に入力された場合に、初期化指令が入力
されたものとすることにより、自回路のチップセレクト
端子と共用した端子を用いることができ、チップ面積が
大きくなることを防止できる。
【００１６】さらに、全ワードを同時に指定することに
より、初期化時間をより短くすることができる。
より、初期化時間をより短くすることができる。
【００１７】なお、不揮発性のメモリセルに、少なくと
もインク残量を記憶することにより、インク残量を常に
モニタすることができる。
もインク残量を記憶することにより、インク残量を常に
モニタすることができる。
【００１８】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について説明する。なお、以下の説明において
参照する各図では、他の図と同等部分は同一符号によっ
て示されている。
施の形態について説明する。なお、以下の説明において
参照する各図では、他の図と同等部分は同一符号によっ
て示されている。
【００１９】図１は、本実施例における半導体集積回路
の主要部分の構成を示すブロック図である。同図におい
て、半導体集積回路１は、アドレスデコーダ１０３と、
メモリセルアレイ５と、初期化選択回路４０と、全アド
レス選択回路５０と、アンドゲートＧとを含んで構成さ
れている。初期化選択回路４０は、電圧ＶDDがゲート端
子に与えられ、チップセレクト信号ＣＳを入力とするＰ
チャネルＭＯＳトランジスタＴｒＰ１と、基準電圧源Ｅ
１と、この基準電圧源Ｅ１による電圧がゲート端子に与
えられているＮチャネルＭＯＳトランジスタＴｒＮ１
と、トランジスタＴｒＰ１とトランジスタＴｒＮ１との
接続点の電圧を入力とするバッファＢ１とから構成され
ている。
の主要部分の構成を示すブロック図である。同図におい
て、半導体集積回路１は、アドレスデコーダ１０３と、
メモリセルアレイ５と、初期化選択回路４０と、全アド
レス選択回路５０と、アンドゲートＧとを含んで構成さ
れている。初期化選択回路４０は、電圧ＶDDがゲート端
子に与えられ、チップセレクト信号ＣＳを入力とするＰ
チャネルＭＯＳトランジスタＴｒＰ１と、基準電圧源Ｅ
１と、この基準電圧源Ｅ１による電圧がゲート端子に与
えられているＮチャネルＭＯＳトランジスタＴｒＮ１
と、トランジスタＴｒＰ１とトランジスタＴｒＮ１との
接続点の電圧を入力とするバッファＢ１とから構成され
ている。
【００２０】かかる構成において、端子Ｐ１へのチップ
セレクト信号ＣＳは通常、高電位電圧ＶDD又は低電位電
圧ＶSSの電圧レベルになる。チップセレクト信号ＣＳが
高電位電圧ＶDDである場合には、アンドゲートＧを介し
て書込み信号ＷＲがメモリセルアレイ５に与えられる。
この状態は本回路がチップセレクト信号ＣＳによって選
択された状態である。これにより、メモリセルアレイ５
に対するデータ書込みが可能な状態になる。この場合、
バッファＢ１への入力は“Ｌ”である。
セレクト信号ＣＳは通常、高電位電圧ＶDD又は低電位電
圧ＶSSの電圧レベルになる。チップセレクト信号ＣＳが
高電位電圧ＶDDである場合には、アンドゲートＧを介し
て書込み信号ＷＲがメモリセルアレイ５に与えられる。
この状態は本回路がチップセレクト信号ＣＳによって選
択された状態である。これにより、メモリセルアレイ５
に対するデータ書込みが可能な状態になる。この場合、
バッファＢ１への入力は“Ｌ”である。
【００２１】一方、チップセレクト信号ＣＳが低電位電
圧ＶSSである場合には、書込み信号ＷＲはメモリセルア
レイ５に与えられない。この状態は本回路がチップセレ
クト信号ＣＳによって選択されていない状態である。こ
の場合には、メモリセルアレイ５に対するデータ書込み
が行われない。この場合にも、バッファＢ１への入力は
“Ｌ”である。
圧ＶSSである場合には、書込み信号ＷＲはメモリセルア
レイ５に与えられない。この状態は本回路がチップセレ
クト信号ＣＳによって選択されていない状態である。こ
の場合には、メモリセルアレイ５に対するデータ書込み
が行われない。この場合にも、バッファＢ１への入力は
“Ｌ”である。
【００２２】ここで、通常の高電位電圧ＶDDよりも高い
電圧値である電圧ＶGGをチップセレクト信号ＣＳとして
印加すると、バッファＢ１への入力が“Ｈ”となる。こ
れにより、バッファＢ１を介して全アドレス選択回路５
に対して“Ｈ”が出力される。つまり、所定電圧であ
る、高電位電圧ＶDDよりも高い電圧を入力することによ
って、初期化選択回路４０はバッファＢ１から出力信号
を送出することになる。
電圧値である電圧ＶGGをチップセレクト信号ＣＳとして
印加すると、バッファＢ１への入力が“Ｈ”となる。こ
れにより、バッファＢ１を介して全アドレス選択回路５
に対して“Ｈ”が出力される。つまり、所定電圧であ
る、高電位電圧ＶDDよりも高い電圧を入力することによ
って、初期化選択回路４０はバッファＢ１から出力信号
を送出することになる。
【００２３】全アドレス選択回路５０は、複数のオアゲ
ートＧ５１〜Ｇ５ｎから構成されている。これらオアゲ
ートＧ５１〜Ｇ５ｎそれぞれの一方入力端には、初期化
選択回路４０からの出力信号が入力されている。したが
って、初期化選択回路４０から“Ｈ”が出力されると、
オアゲートＧ５１〜Ｇ５ｎの出力は全て“Ｈ”となる。
これにより、メモリセルアレイ５の全てのアドレスが選
択される。
ートＧ５１〜Ｇ５ｎから構成されている。これらオアゲ
ートＧ５１〜Ｇ５ｎそれぞれの一方入力端には、初期化
選択回路４０からの出力信号が入力されている。したが
って、初期化選択回路４０から“Ｈ”が出力されると、
オアゲートＧ５１〜Ｇ５ｎの出力は全て“Ｈ”となる。
これにより、メモリセルアレイ５の全てのアドレスが選
択される。
【００２４】以上のように、本回路においては、アドレ
スデコーダ１０３の出力側に、メモリセルアレイ５に対
して全アドレスを選択する全アドレス選択回路５０を設
けているのである。そして、全アドレス選択回路５０に
対し、初期化選択回路４０から“Ｈ”を与えることによ
り、メモリセルアレイ５の全アドレスを選択することが
できる。
スデコーダ１０３の出力側に、メモリセルアレイ５に対
して全アドレスを選択する全アドレス選択回路５０を設
けているのである。そして、全アドレス選択回路５０に
対し、初期化選択回路４０から“Ｈ”を与えることによ
り、メモリセルアレイ５の全アドレスを選択することが
できる。
【００２５】ところで、本例においては、初期化選択回
路４０の入力端子を、チップセレクト信号ＣＳ用の端子
Ｐ１と兼用している。すなわち、全アドレスを選択する
際の入力信号を、高電位電圧ＶDDよりも大きな特定電圧
ＶGGとしているので、チップセレクト信号ＣＳ用の端子
Ｐ１にその電圧ＶGGを与えれば、全アドレスを選択する
ことができるのである。そして、電圧ＶGGを与えること
により、トランジスタＴｒＰ１がオン状態になり、全ア
ドレス選択回路５０から“Ｈ”（全アドレス選択）が出
力されると同時にライト／リード入力信号Ｗ／Ｒを
“Ｈ”にすることにより、メモリセルアレイ５に対する
書込み処理が可能となる。
路４０の入力端子を、チップセレクト信号ＣＳ用の端子
Ｐ１と兼用している。すなわち、全アドレスを選択する
際の入力信号を、高電位電圧ＶDDよりも大きな特定電圧
ＶGGとしているので、チップセレクト信号ＣＳ用の端子
Ｐ１にその電圧ＶGGを与えれば、全アドレスを選択する
ことができるのである。そして、電圧ＶGGを与えること
により、トランジスタＴｒＰ１がオン状態になり、全ア
ドレス選択回路５０から“Ｈ”（全アドレス選択）が出
力されると同時にライト／リード入力信号Ｗ／Ｒを
“Ｈ”にすることにより、メモリセルアレイ５に対する
書込み処理が可能となる。
【００２６】以上のように本回路では、１回の書込みで
メモリセルアレイの全ビットを“Ｈ”又は“Ｌ”に初期
化することができ、初期化時間を短縮することができ
る。全ビットを同時に指定しなくても、複数ビットを同
時に指定すれば、１ビットずつ指定する場合よりは初期
化時間を短縮できることは明らかである。メモリの初期
化に要する時間を短縮できるため、半導体集積回路を量
産する際のスループットを低下させることはなく、デバ
イスコストが上がることはないのである。
メモリセルアレイの全ビットを“Ｈ”又は“Ｌ”に初期
化することができ、初期化時間を短縮することができ
る。全ビットを同時に指定しなくても、複数ビットを同
時に指定すれば、１ビットずつ指定する場合よりは初期
化時間を短縮できることは明らかである。メモリの初期
化に要する時間を短縮できるため、半導体集積回路を量
産する際のスループットを低下させることはなく、デバ
イスコストが上がることはないのである。
【００２７】また、メモリセルの全アドレス選択の際
に、外部に特別な端子を必要とせず、チップセレクト信
号ＣＳ用の端子（あるいは、他の端子）にその機能を付
加することができるため、外部端子の増加を抑えること
ができる。よって、チップ面積が大きくなることを防止
できる。
に、外部に特別な端子を必要とせず、チップセレクト信
号ＣＳ用の端子（あるいは、他の端子）にその機能を付
加することができるため、外部端子の増加を抑えること
ができる。よって、チップ面積が大きくなることを防止
できる。
【００２８】図２は、図１に示されている放電回路を利
用した半導体集積回路の内部構造を説明するための機能
ブロック図である。同図に示されているように、半導体
集積回路１は、カウント動作を行うアドレスカウンタ２
と、アドレスカウンタ２のカウント値をデコードしてア
ドレスを生成するロウデコーダ３及びコラムデコーダ４
と、データを記憶するメモリセルアレイ５と、メモリセ
ルアレイ５に対する書込み又は読出しに応じてラッチ回
路７及びバッファＢを制御するライト／リード制御回路
６と、ライト／リード制御回路６によってラッチ状態又
はスルー状態に制御されるラッチ回路７と、メモリセル
アレイ５へのデータの入出力を制御する入出力制御回路
８と、アンドゲートＧ１〜Ｇ３と、初期化選択回路４０
と、全アドレス選択回路５０とを含んで構成されてい
る。また、半導体集積回路１には、外部端子Ｐ１〜Ｐ６
が設けられている。
用した半導体集積回路の内部構造を説明するための機能
ブロック図である。同図に示されているように、半導体
集積回路１は、カウント動作を行うアドレスカウンタ２
と、アドレスカウンタ２のカウント値をデコードしてア
ドレスを生成するロウデコーダ３及びコラムデコーダ４
と、データを記憶するメモリセルアレイ５と、メモリセ
ルアレイ５に対する書込み又は読出しに応じてラッチ回
路７及びバッファＢを制御するライト／リード制御回路
６と、ライト／リード制御回路６によってラッチ状態又
はスルー状態に制御されるラッチ回路７と、メモリセル
アレイ５へのデータの入出力を制御する入出力制御回路
８と、アンドゲートＧ１〜Ｇ３と、初期化選択回路４０
と、全アドレス選択回路５０とを含んで構成されてい
る。また、半導体集積回路１には、外部端子Ｐ１〜Ｐ６
が設けられている。
【００２９】アドレスカウンタ２は、外部端子Ｐ１から
入力されるチップセレクト入力信号ＣＳの反転信号に基
づいてカウント値が所定値に初期化（リセット）され
る。また、このアドレスカウンタ２は、アンドゲートＧ
１から入力される信号に基づいて更新されたアドレスデ
ータを生成する。この生成されたアドレスデータは、ロ
ウデコーダ３及びコラムデコーダ４に入力される。
入力されるチップセレクト入力信号ＣＳの反転信号に基
づいてカウント値が所定値に初期化（リセット）され
る。また、このアドレスカウンタ２は、アンドゲートＧ
１から入力される信号に基づいて更新されたアドレスデ
ータを生成する。この生成されたアドレスデータは、ロ
ウデコーダ３及びコラムデコーダ４に入力される。
【００３０】コラムデコーダ４は、アドレスカウンタ２
から入力されるアドレスデータに基づいて、メモリセル
アレイ５中における所望の縦列メモリセルを選択するも
のである。同様に、ロウデコーダ３は、アドレスカウン
タ２から入力されるアドレスデータに基づいて、メモリ
セルアレイ５中における所望の横列メモリセルを選択す
るものである。
から入力されるアドレスデータに基づいて、メモリセル
アレイ５中における所望の縦列メモリセルを選択するも
のである。同様に、ロウデコーダ３は、アドレスカウン
タ２から入力されるアドレスデータに基づいて、メモリ
セルアレイ５中における所望の横列メモリセルを選択す
るものである。
【００３１】メモリセルアレイ５は、複数のメモリセル
を格子状に配設したものである。各メモリセルは、ロウ
デコーダ３からの選択信号によってオン状態となり、コ
ラムデコーダ４からの選択信号により、メモリセルに記
憶された情報の読み書きが可能な状態となる。なお、こ
のメモリセルアレイ５は、不揮発性のメモリセルによっ
て構成されているものとする。
を格子状に配設したものである。各メモリセルは、ロウ
デコーダ３からの選択信号によってオン状態となり、コ
ラムデコーダ４からの選択信号により、メモリセルに記
憶された情報の読み書きが可能な状態となる。なお、こ
のメモリセルアレイ５は、不揮発性のメモリセルによっ
て構成されているものとする。
【００３２】ライト／リード制御回路６は、外部端子Ｐ
１から入力されるチップセレクト制御信号ＣＳ、及びア
ンドゲートＧ２，Ｇ３から出力される信号に基づいて、
メモリセルアレイ５に対して書込みを行うか、読出しを
行うかを決定する。アンドゲートＧ２の出力は、書込み
信号ＷＲとなる。
１から入力されるチップセレクト制御信号ＣＳ、及びア
ンドゲートＧ２，Ｇ３から出力される信号に基づいて、
メモリセルアレイ５に対して書込みを行うか、読出しを
行うかを決定する。アンドゲートＧ２の出力は、書込み
信号ＷＲとなる。
【００３３】ラッチ回路７は、ライト／リード制御回路
６からの制御信号に基づいて、入出力制御回路８から出
力されるメモリセルアレイ５の読出しデータを所定時間
保持した後に外部端子Ｐ６に出力するものである。この
ラッチ回路７は、ライト／リード制御回路６の出力に応
じて、ラッチ動作及びスルー動作のいずれか一方を行
う。ライト／リード制御回路６の出力がローレベルのと
きラッチ回路７はラッチ動作を行い、ライト／リード制
御回路６の出力がハイレベルのときラッチ回路７はスル
ー動作を行う。ラッチ動作は出力状態を維持する動作で
ある。スルー動作は入力信号をそのまま出力信号として
送出する動作である。
６からの制御信号に基づいて、入出力制御回路８から出
力されるメモリセルアレイ５の読出しデータを所定時間
保持した後に外部端子Ｐ６に出力するものである。この
ラッチ回路７は、ライト／リード制御回路６の出力に応
じて、ラッチ動作及びスルー動作のいずれか一方を行
う。ライト／リード制御回路６の出力がローレベルのと
きラッチ回路７はラッチ動作を行い、ライト／リード制
御回路６の出力がハイレベルのときラッチ回路７はスル
ー動作を行う。ラッチ動作は出力状態を維持する動作で
ある。スルー動作は入力信号をそのまま出力信号として
送出する動作である。
【００３４】入出力制御回路８は、外部端子Ｐ６から入
力されたデータをメモリセルアレイ５に書込んだり、逆
に、メモリセルアレイ５から読出したデータをラッチ回
路７を介して外部端子Ｐ６に出力するためのものであ
る。この入出力制御回路８は、書込み信号ＷＲによって
動作する。
力されたデータをメモリセルアレイ５に書込んだり、逆
に、メモリセルアレイ５から読出したデータをラッチ回
路７を介して外部端子Ｐ６に出力するためのものであ
る。この入出力制御回路８は、書込み信号ＷＲによって
動作する。
【００３５】以上の構成により、メモリセルアレイ５に
対してデータ書込みが行われる。メモリセルアレイ５に
書込まれるデータは、例えばインク残量である。インク
残量を書込んでおくことにより、インク残量を常にモニ
タすることができる。
対してデータ書込みが行われる。メモリセルアレイ５に
書込まれるデータは、例えばインク残量である。インク
残量を書込んでおくことにより、インク残量を常にモニ
タすることができる。
【００３６】アンドゲートＧ１は、外部端子Ｐ１から入
力されるチップセレクト制御信号ＣＳと外部端子Ｐ２か
ら入力されるクロック入力信号ＣＫとの論理積となる信
号をアドレスカウンタ２及びアンドゲートＧ２，Ｇ３に
出力するものである。
力されるチップセレクト制御信号ＣＳと外部端子Ｐ２か
ら入力されるクロック入力信号ＣＫとの論理積となる信
号をアドレスカウンタ２及びアンドゲートＧ２，Ｇ３に
出力するものである。
【００３７】アンドゲートＧ２は、アンドゲートＧ１か
らの出力信号と外部端子Ｐ３からのライト／リード入力
信号Ｗ／Ｒとの論理積となる信号を、ライト／リード制
御回路６に出力するものである。一方、アンドゲートＧ
３は、アンドゲートＧ１からの出力信号と外部端子Ｐ３
からのライト／リード入力信号Ｗ／Ｒの反転信号との論
理積となる信号を、ライト／リード制御回路６に出力す
るものである。
らの出力信号と外部端子Ｐ３からのライト／リード入力
信号Ｗ／Ｒとの論理積となる信号を、ライト／リード制
御回路６に出力するものである。一方、アンドゲートＧ
３は、アンドゲートＧ１からの出力信号と外部端子Ｐ３
からのライト／リード入力信号Ｗ／Ｒの反転信号との論
理積となる信号を、ライト／リード制御回路６に出力す
るものである。
【００３８】具体的には、アンドゲートＧ１からの入力
信号が“Ｌ”の場合、アンドゲートＧ２，Ｇ３の出力は
共に“Ｌ”となる。一方、アンドゲートＧ１からの入力
信号が“Ｈ”の場合、ライト／リード入力信号Ｗ／Ｒが
“Ｈ”であれば、アンドゲートＧ２の出力は“Ｈ”とな
り、アンドゲートＧ３の出力は“Ｌ”となる。逆に、ラ
イト／リード入力信号Ｗ／Ｒが“Ｌ”であれば、アンド
ゲートＧ２の出力は“Ｌ”となり、アンドゲートＧ３の
出力は“Ｈ”となる。このように、アンドゲートＧ２，
Ｇ３では、ライト／リード入力信号Ｗ／Ｒが変化して
も、その出力が不定化しないようにしている。
信号が“Ｌ”の場合、アンドゲートＧ２，Ｇ３の出力は
共に“Ｌ”となる。一方、アンドゲートＧ１からの入力
信号が“Ｈ”の場合、ライト／リード入力信号Ｗ／Ｒが
“Ｈ”であれば、アンドゲートＧ２の出力は“Ｈ”とな
り、アンドゲートＧ３の出力は“Ｌ”となる。逆に、ラ
イト／リード入力信号Ｗ／Ｒが“Ｌ”であれば、アンド
ゲートＧ２の出力は“Ｌ”となり、アンドゲートＧ３の
出力は“Ｈ”となる。このように、アンドゲートＧ２，
Ｇ３では、ライト／リード入力信号Ｗ／Ｒが変化して
も、その出力が不定化しないようにしている。
【００３９】外部端子Ｐ１は、同時に複数のデバイスが
存在する場合における、特定のデバイスの選択及びアド
レスカウンタ２の初期化及び動作モード移行のための制
御信号ＳＴＢ０となるチップセレクト入力信号ＣＳを入
力するための端子である。すなわち、本実施例における
外部端子Ｐ１は、アドレスカウンタの初期化用制御端子
及び動作モード制御端子を兼用した端子となっている。
存在する場合における、特定のデバイスの選択及びアド
レスカウンタ２の初期化及び動作モード移行のための制
御信号ＳＴＢ０となるチップセレクト入力信号ＣＳを入
力するための端子である。すなわち、本実施例における
外部端子Ｐ１は、アドレスカウンタの初期化用制御端子
及び動作モード制御端子を兼用した端子となっている。
【００４０】外部端子Ｐ２は、半導体集積回路１が動作
するための基準となるクロック入力信号ＣＫを入力する
ための端子である。外部端子Ｐ３は、半導体集積回路１
に内蔵されたメモリセルアレイ５に対するアクセス動作
を指定するライト／リード入力信号Ｗ／Ｒを入力するた
めの端子である。
するための基準となるクロック入力信号ＣＫを入力する
ための端子である。外部端子Ｐ３は、半導体集積回路１
に内蔵されたメモリセルアレイ５に対するアクセス動作
を指定するライト／リード入力信号Ｗ／Ｒを入力するた
めの端子である。
【００４１】外部端子Ｐ４，Ｐ５は、半導体集積回路１
が動作するための高電位電圧レベルＶDD及び低電位電圧
レベルＶSSの動作電圧を印加するための入力端子であ
る。外部端子Ｐ６は、半導体集積回路１に内蔵されたメ
モリセルアレイ５に対し、実際に書込むべきデータを入
力したり、メモリセルアレイ５から読出されたデータを
出力するための入出力端子である。
が動作するための高電位電圧レベルＶDD及び低電位電圧
レベルＶSSの動作電圧を印加するための入力端子であ
る。外部端子Ｐ６は、半導体集積回路１に内蔵されたメ
モリセルアレイ５に対し、実際に書込むべきデータを入
力したり、メモリセルアレイ５から読出されたデータを
出力するための入出力端子である。
【００４２】次に、本実施形態による半導体集積回路の
動作について図３及び図４を参照して説明する。
動作について図３及び図４を参照して説明する。
【００４３】図３は、半導体集積回路への読出し動作を
説明するためのタイミングチャートである。同図には、
図１中のチップセレクト制御信号ＣＳ、ライト／リード
入力信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウン
タ２のカウント値、外部端子Ｐ６における入出力信号Ｉ
／Ｏが示されている。メモリセルアレイ５に対して読出
しを行う場合、まず、外部端子Ｐ１に“Ｌ”を印加し、
アドレスカウンタ２を初期化する。次に、外部端子Ｐ１
に“Ｈ”を印加し、外部端子Ｐ２から目的の読出し開始
アドレス分のクロックパルスを入力する。このクロック
パルスの入力中は、外部端子Ｐ３からライト／リード入
力信号Ｗ／Ｒとして、読出しを指定する“Ｌ”を印加す
る。
説明するためのタイミングチャートである。同図には、
図１中のチップセレクト制御信号ＣＳ、ライト／リード
入力信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウン
タ２のカウント値、外部端子Ｐ６における入出力信号Ｉ
／Ｏが示されている。メモリセルアレイ５に対して読出
しを行う場合、まず、外部端子Ｐ１に“Ｌ”を印加し、
アドレスカウンタ２を初期化する。次に、外部端子Ｐ１
に“Ｈ”を印加し、外部端子Ｐ２から目的の読出し開始
アドレス分のクロックパルスを入力する。このクロック
パルスの入力中は、外部端子Ｐ３からライト／リード入
力信号Ｗ／Ｒとして、読出しを指定する“Ｌ”を印加す
る。
【００４４】アドレスに応じたデータは、クロック入力
信号ＣＫが“Ｌ”となる期間に出力され、外部端子Ｐ６
から出力される。立上りではラッチ回路７内にラッチさ
れるため、クロック入力信号ＣＫが“Ｈ”となる期間は
その値を保持することになる。立下るとアドレスがイン
クリメントされ、次のアドレスのデータが外部端子Ｐ６
から出力される。
信号ＣＫが“Ｌ”となる期間に出力され、外部端子Ｐ６
から出力される。立上りではラッチ回路７内にラッチさ
れるため、クロック入力信号ＣＫが“Ｈ”となる期間は
その値を保持することになる。立下るとアドレスがイン
クリメントされ、次のアドレスのデータが外部端子Ｐ６
から出力される。
【００４５】図４は、半導体集積回路からの書込み動作
等を説明するためのタイミングチャートである。同図に
は、チップセレクト制御信号ＣＳ、ライト／リード入力
信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウンタ２
のカウント値、外部端子Ｐ６における入出力信号Ｉ／Ｏ
が示されている。メモリセルアレイ５に対して書込みを
行う場合、まず、読出しモード、すなわち、ライト／リ
ード入力信号Ｗ／Ｒが“Ｌ”の状態で、外部端子Ｐ１に
“Ｌ”を印加し、アドレスカウンタ２を初期化する。次
に、外部端子Ｐ１に“Ｈ”を印加し、外部端子Ｐ２から
目的の書込み開始アドレス分のクロックパルスを入力す
る。その後、書込み動作の間は、外部端子Ｐ３からライ
ト／リード入力信号Ｗ／Ｒとして、書込みを指定する
“Ｈ”を印加する。
等を説明するためのタイミングチャートである。同図に
は、チップセレクト制御信号ＣＳ、ライト／リード入力
信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウンタ２
のカウント値、外部端子Ｐ６における入出力信号Ｉ／Ｏ
が示されている。メモリセルアレイ５に対して書込みを
行う場合、まず、読出しモード、すなわち、ライト／リ
ード入力信号Ｗ／Ｒが“Ｌ”の状態で、外部端子Ｐ１に
“Ｌ”を印加し、アドレスカウンタ２を初期化する。次
に、外部端子Ｐ１に“Ｈ”を印加し、外部端子Ｐ２から
目的の書込み開始アドレス分のクロックパルスを入力す
る。その後、書込み動作の間は、外部端子Ｐ３からライ
ト／リード入力信号Ｗ／Ｒとして、書込みを指定する
“Ｈ”を印加する。
【００４６】次に、半導体集積回路１に対して、メモリ
初期化及び動作モード移行を指示する場合の手順を説明
する。前述したように、外部端子Ｐ１に“Ｌ”を印加す
ると、アドレスカウンタ２の初期化が行われる。これ
は、半導体集積回路１の初期化の際には絶対必要な手続
きであり、メモリセルアレイ５以外のライト／リード制
御回路６等においても同様である。このとき、外部端子
Ｐ６がオープン（ハイインピーダンス状態）になるもの
とする。
初期化及び動作モード移行を指示する場合の手順を説明
する。前述したように、外部端子Ｐ１に“Ｌ”を印加す
ると、アドレスカウンタ２の初期化が行われる。これ
は、半導体集積回路１の初期化の際には絶対必要な手続
きであり、メモリセルアレイ５以外のライト／リード制
御回路６等においても同様である。このとき、外部端子
Ｐ６がオープン（ハイインピーダンス状態）になるもの
とする。
【００４７】また、外部端子Ｐ１に“Ｌ”が印加される
と、動作モード移行のためのスタンバイ信号ＳＴＢ０も
“Ｌ”となり、半導体集積回路１の動作モードがスタン
バイモードとなる。半導体集積回路１の動作モードがス
タンバイモードとなると、電流が定常的に流れている部
分を停止させ、消費電流の低減化を図る。具体的には、
例えば、入出力制御回路８内に設けられているセンスア
ンプは一般的には常に電流を流している必要がある。そ
こで、本回路においては、消費電力を抑えるため、スタ
ンバイモードにあるときには、入出力制御回路８に供給
する電源電圧をオフにする。
と、動作モード移行のためのスタンバイ信号ＳＴＢ０も
“Ｌ”となり、半導体集積回路１の動作モードがスタン
バイモードとなる。半導体集積回路１の動作モードがス
タンバイモードとなると、電流が定常的に流れている部
分を停止させ、消費電流の低減化を図る。具体的には、
例えば、入出力制御回路８内に設けられているセンスア
ンプは一般的には常に電流を流している必要がある。そ
こで、本回路においては、消費電力を抑えるため、スタ
ンバイモードにあるときには、入出力制御回路８に供給
する電源電圧をオフにする。
【００４８】このように、本実施例では、チップセレク
ト入力信号ＣＳが“Ｌ”のとき、すなわち、外部端子Ｐ
１が非選択状態の場合、アドレスカウンタ２が初期化さ
れるとともに、半導体集積回路１がスタンバイモードと
なる。これらの指示は、兼用端子となる外部端子Ｐ１か
らの入力で制御されるため、メモリ初期化機能とスタン
バイモードへの移行機能とを備えつつ、外部端子の低減
化を図ることができる。また、メモリ初期化用制御端子
及び動作モード制御端子が兼用端子で一本化されたた
め、その制御も簡単になる。
ト入力信号ＣＳが“Ｌ”のとき、すなわち、外部端子Ｐ
１が非選択状態の場合、アドレスカウンタ２が初期化さ
れるとともに、半導体集積回路１がスタンバイモードと
なる。これらの指示は、兼用端子となる外部端子Ｐ１か
らの入力で制御されるため、メモリ初期化機能とスタン
バイモードへの移行機能とを備えつつ、外部端子の低減
化を図ることができる。また、メモリ初期化用制御端子
及び動作モード制御端子が兼用端子で一本化されたた
め、その制御も簡単になる。
【００４９】なお、回路ブロックの初期化及び動作モー
ド移行の機能は、外部端子Ｐ１からの入力とその他の端
子からの入力との論理出力が非選択状態のときに、アド
レスカウンタ２が初期化されるとともに、半導体集積回
路１がスタンバイモードとなるように構成してもよい。
ド移行の機能は、外部端子Ｐ１からの入力とその他の端
子からの入力との論理出力が非選択状態のときに、アド
レスカウンタ２が初期化されるとともに、半導体集積回
路１がスタンバイモードとなるように構成してもよい。
【００５０】図５（ａ）〜（ｅ）は、本実施例における
半導体集積回路を実装した回路基板を示す図である。同
図（ａ）に示されているように、回路基板１１は、その
表面側に接点１２が形成されている。これらの接点１２
は、前述した外部端子Ｐ１〜Ｐ６に接続されているもの
とする。また、同図（ｂ）に示されているように、回路
基板１１の裏面側には半導体集積回路１が実装されてい
る。
半導体集積回路を実装した回路基板を示す図である。同
図（ａ）に示されているように、回路基板１１は、その
表面側に接点１２が形成されている。これらの接点１２
は、前述した外部端子Ｐ１〜Ｐ６に接続されているもの
とする。また、同図（ｂ）に示されているように、回路
基板１１の裏面側には半導体集積回路１が実装されてい
る。
【００５１】同図（ｃ）に示されているように、回路基
板１１は略長方形の平板形状である。この回路基板１１
には、切欠部１１ａ及び孔部１１ｂが設けられている。
これらは、後述するインクカートリッジへの実装の際
に、回路基板１１の位置決めに用いられる。また、同図
（ｄ）に示されているように、回路基板１１に設けられ
ている各接点１２の表面に、凹部１２ａを設けてもよ
い。この凹部１２ａを設けることにより、同図（ｅ）に
示されているように、後述するインクカートリッジに設
けられている接点２９との電気的接続状態を良好にする
ことができる。
板１１は略長方形の平板形状である。この回路基板１１
には、切欠部１１ａ及び孔部１１ｂが設けられている。
これらは、後述するインクカートリッジへの実装の際
に、回路基板１１の位置決めに用いられる。また、同図
（ｄ）に示されているように、回路基板１１に設けられ
ている各接点１２の表面に、凹部１２ａを設けてもよ
い。この凹部１２ａを設けることにより、同図（ｅ）に
示されているように、後述するインクカートリッジに設
けられている接点２９との電気的接続状態を良好にする
ことができる。
【００５２】図６（ａ），（ｂ）は、図５に示されてい
る回路基板をインクカートリッジに実装した状態を示す
図である。同図（ａ）には、ブラックインクを収容した
ブラック用インクカートリッジ２０に、回路基板１１が
実装された状態が示されている。ブラックインク用カー
トリッジ２０は、ほぼ直方体として形成された容器２１
にブラックインクを含浸させた多孔質体（図示しない）
を収容し、上面を蓋体２３により封止されている。容器
２１の底面にはホルダに装着されたときにインク供給針
に対向する位置にインク供給口２４が形成されている。
また、インク供給口側の垂直壁２５の上端には、本体側
のレバーの突起に係合する張出部２６が一体に形成され
ている。この張出部２６は、壁２５の両側に別個に形成
されていると共にリブ２６ａを有している。さらに下面
と壁２５との間に三角形状のリブ２７が形成されてい
る。
る回路基板をインクカートリッジに実装した状態を示す
図である。同図（ａ）には、ブラックインクを収容した
ブラック用インクカートリッジ２０に、回路基板１１が
実装された状態が示されている。ブラックインク用カー
トリッジ２０は、ほぼ直方体として形成された容器２１
にブラックインクを含浸させた多孔質体（図示しない）
を収容し、上面を蓋体２３により封止されている。容器
２１の底面にはホルダに装着されたときにインク供給針
に対向する位置にインク供給口２４が形成されている。
また、インク供給口側の垂直壁２５の上端には、本体側
のレバーの突起に係合する張出部２６が一体に形成され
ている。この張出部２６は、壁２５の両側に別個に形成
されていると共にリブ２６ａを有している。さらに下面
と壁２５との間に三角形状のリブ２７が形成されてい
る。
【００５３】垂直壁２５のインク供給口形成側に、回路
基板１１が装着されている。回路基板１１は本体の接点
と対向する面に複数の接点を有し、その裏面には記憶素
子が実装されている。さらに、垂直壁２５には回路基板
１１の位置決めをするための突起２５ａ、２５ｂ、張出
部２５ｃ、２５ｄが形成されている。
基板１１が装着されている。回路基板１１は本体の接点
と対向する面に複数の接点を有し、その裏面には記憶素
子が実装されている。さらに、垂直壁２５には回路基板
１１の位置決めをするための突起２５ａ、２５ｂ、張出
部２５ｃ、２５ｄが形成されている。
【００５４】一方、同図（ｂ）には、カラーインクを収
容したカラーインク用カートリッジ３０に、実装された
回路基板１１が実装された状態が示されている。カラー
インク用カートリッジ３０は、ほぼ直方体として形成さ
れた容器３１にインクを含浸させた多孔質体（図示しな
い）を収容し、上面を蓋体３３により封止されている。
容器５１の内部には、５色のカラーインクをそれぞれ別
個に収容する５つのインク収容部が区画形成されてい
る。容器３１の底面にはホルダに装着されたときにイン
ク供給針に対向する位置にインク供給口３４が各インク
色に応じて形成されている。また、インク供給口側の垂
直壁３５の上端には、本体側のレバーの突起に係合する
張出部３６が一体に形成されている。この張出部３６
は、壁３５の両側に別個に形成されていると共にリブ３
６ａを有している。さらに下面と壁３５との間に三角形
状のリブ３７が形成されている。また、容器３１は誤挿
入防止用の凹部３９を有している。
容したカラーインク用カートリッジ３０に、実装された
回路基板１１が実装された状態が示されている。カラー
インク用カートリッジ３０は、ほぼ直方体として形成さ
れた容器３１にインクを含浸させた多孔質体（図示しな
い）を収容し、上面を蓋体３３により封止されている。
容器５１の内部には、５色のカラーインクをそれぞれ別
個に収容する５つのインク収容部が区画形成されてい
る。容器３１の底面にはホルダに装着されたときにイン
ク供給針に対向する位置にインク供給口３４が各インク
色に応じて形成されている。また、インク供給口側の垂
直壁３５の上端には、本体側のレバーの突起に係合する
張出部３６が一体に形成されている。この張出部３６
は、壁３５の両側に別個に形成されていると共にリブ３
６ａを有している。さらに下面と壁３５との間に三角形
状のリブ３７が形成されている。また、容器３１は誤挿
入防止用の凹部３９を有している。
【００５５】垂直壁３５のインク供給口形成側には、そ
れぞれのカートリッジ３０の幅方向の中心に位置するよ
うに凹部３８が形成され、ここに回路基板１１が装着さ
れている。回路基板１１は本体の接点と対向する面に複
数の接点を有し、その裏面には記憶素子が実装されてい
る。さらに、垂直壁３５には回路基板１１の位置決めを
するための突起３５ａ、３５ｂ、張出部３５ｃ、３５ｄ
が形成されている。
れぞれのカートリッジ３０の幅方向の中心に位置するよ
うに凹部３８が形成され、ここに回路基板１１が装着さ
れている。回路基板１１は本体の接点と対向する面に複
数の接点を有し、その裏面には記憶素子が実装されてい
る。さらに、垂直壁３５には回路基板１１の位置決めを
するための突起３５ａ、３５ｂ、張出部３５ｃ、３５ｄ
が形成されている。
【００５６】図７は、図６に示されているインクカート
リッジを装着するインクジェットプリンタ（インクジェ
ット記録装置）の概観を示す図である。同図において、
タイミングベルト４１を介して駆動モータ４２に接続さ
れたキャリッジ４３には、図７（ａ）に示されているブ
ラック用インクカートリッジ２０及び図７（ｂ）に示さ
れているカラーインク用カートリッジ３０をそれぞれ格
納するホルダ４４が形成されている。また、キャリッジ
４３の下面位置には各インクカートリッジ２０，３０か
らインクの供給を受ける記録ヘッド４５が設けられてい
る。
リッジを装着するインクジェットプリンタ（インクジェ
ット記録装置）の概観を示す図である。同図において、
タイミングベルト４１を介して駆動モータ４２に接続さ
れたキャリッジ４３には、図７（ａ）に示されているブ
ラック用インクカートリッジ２０及び図７（ｂ）に示さ
れているカラーインク用カートリッジ３０をそれぞれ格
納するホルダ４４が形成されている。また、キャリッジ
４３の下面位置には各インクカートリッジ２０，３０か
らインクの供給を受ける記録ヘッド４５が設けられてい
る。
【００５７】記録ヘッド４５に連通するインク供給針４
６，４７は、装置の奥側、すなわち、タイミングベルト
４１側に位置するように、キャリッジ４３の底面に垂直
に立設されている。
６，４７は、装置の奥側、すなわち、タイミングベルト
４１側に位置するように、キャリッジ４３の底面に垂直
に立設されている。
【００５８】図８は、図７に示されているキャリッジの
構造を示す図である。同図に示されているように、ホル
ダ４４を形成する垂直壁のうち、インク供給針４６，４
７の近傍側で対向する垂直壁４８の上端には、支軸４
９，５０を支点として回動自在にレバー５１，５２が取
り付けられている。
構造を示す図である。同図に示されているように、ホル
ダ４４を形成する垂直壁のうち、インク供給針４６，４
７の近傍側で対向する垂直壁４８の上端には、支軸４
９，５０を支点として回動自在にレバー５１，５２が取
り付けられている。
【００５９】レバー５１，５２の自由端側に位置する壁
５３は、底面側が斜めにカットされた斜面部分を有して
いる。また、垂直壁４８には、接点機構５４，５５が設
けられている。接点機構５４，５５は、インクカートリ
ッジを装着した状態において、前述した回路基板１１に
設けられている接点と電気的に接続される。これによ
り、インクカートリッジ内のインクを利用してインクジ
ェット記録を行うことができる。
５３は、底面側が斜めにカットされた斜面部分を有して
いる。また、垂直壁４８には、接点機構５４，５５が設
けられている。接点機構５４，５５は、インクカートリ
ッジを装着した状態において、前述した回路基板１１に
設けられている接点と電気的に接続される。これによ
り、インクカートリッジ内のインクを利用してインクジ
ェット記録を行うことができる。
【００６０】さらに、ホルダ４４の垂直壁４８には、基
台５６が取り付けられている。そして、基台５６の背面
には回路基板５７が取り付けられている。この回路基板
５７は、接点機構５４，５５と電気的に接続されるの
で、インクカートリッジに設けられている回路基板１１
と回路基板５７とが電気的に接続されることになる。
台５６が取り付けられている。そして、基台５６の背面
には回路基板５７が取り付けられている。この回路基板
５７は、接点機構５４，５５と電気的に接続されるの
で、インクカートリッジに設けられている回路基板１１
と回路基板５７とが電気的に接続されることになる。
【００６１】図９は、ホルダにインクカートリッジを装
着する前の状態を示す図であり、図１０（ａ）〜（ｃ）
は、ホルダにインクカートリッジを装着する際の状態を
示す図である。図９に示されているように、ホルダ４４
にインクカートリッジ２０を挿入した状態で、レバー５
１を閉じていくと、徐々にインクカートリッジ２０が矢
印Ｙの方向に押し下げられてゆく。このとき、図１０
（ａ）に示されている状態から図１０（ｃ）に示されて
いる状態へと遷移し、インク供給針４６がインクカート
リッジ２０内に挿入される。インク供給針４６がインク
カートリッジ２０内に挿入され、インクカートリッジ２
０がホルダ４４に対し、完全に装着された状態、すなわ
ち図１０（ｃ）に示されている状態において、インクカ
ートリッジ２０からインクが供給されることになる。
着する前の状態を示す図であり、図１０（ａ）〜（ｃ）
は、ホルダにインクカートリッジを装着する際の状態を
示す図である。図９に示されているように、ホルダ４４
にインクカートリッジ２０を挿入した状態で、レバー５
１を閉じていくと、徐々にインクカートリッジ２０が矢
印Ｙの方向に押し下げられてゆく。このとき、図１０
（ａ）に示されている状態から図１０（ｃ）に示されて
いる状態へと遷移し、インク供給針４６がインクカート
リッジ２０内に挿入される。インク供給針４６がインク
カートリッジ２０内に挿入され、インクカートリッジ２
０がホルダ４４に対し、完全に装着された状態、すなわ
ち図１０（ｃ）に示されている状態において、インクカ
ートリッジ２０からインクが供給されることになる。
【００６２】この図１０（ｃ）に示されている状態にお
いては、回路基板１１に設けられた接点１２と、ホルダ
４４側に設けられた回路基板５７の接点２９とが電気的
に接続される。これによって、インクジェットプリンタ
は、半導体集積回路１に対して自由にデータの読み書き
を行うことができる。具体的には、プリンタの電源オン
時には外部端子Ｐ１に“Ｌ”を印加し、読み書き動作を
行いたいときには“Ｈ”を印加する。これによって、ロ
ジックをよりシンプルにすることができ、かつ、チップ
サイズの低減に貢献することができる。
いては、回路基板１１に設けられた接点１２と、ホルダ
４４側に設けられた回路基板５７の接点２９とが電気的
に接続される。これによって、インクジェットプリンタ
は、半導体集積回路１に対して自由にデータの読み書き
を行うことができる。具体的には、プリンタの電源オン
時には外部端子Ｐ１に“Ｌ”を印加し、読み書き動作を
行いたいときには“Ｈ”を印加する。これによって、ロ
ジックをよりシンプルにすることができ、かつ、チップ
サイズの低減に貢献することができる。
【００６３】
【発明の効果】以上説明したように本発明は、１ワード
が１ビットであり１ワードずつデータ書込みが行われる
メモリセルからなるメモリセルアレイに対する初期化の
際に、複数ワードを同時に指定することにより、短時間
に内蔵メモリを初期化でき、メモリの初期化に要する時
間が半導体集積回路を量産する際のスループットを低下
させることもなく、デバイスコストが上がることもない
という効果がある。また、所定電圧よりも高い電圧が入
力された場合に初期化指令が入力されたものとすること
により、自回路のチップセレクト端子と共用した端子を
用いることができ、チップ面積が大きくなることを防止
できるという効果がある。特に、全ワードを同時に指定
することにより、初期化時間をより短くすることができ
るという効果がある。なお、不揮発性のメモリセルに、
少なくともインク残量を記憶することにより、インク残
量を常にモニタすることができるという効果がある。
が１ビットであり１ワードずつデータ書込みが行われる
メモリセルからなるメモリセルアレイに対する初期化の
際に、複数ワードを同時に指定することにより、短時間
に内蔵メモリを初期化でき、メモリの初期化に要する時
間が半導体集積回路を量産する際のスループットを低下
させることもなく、デバイスコストが上がることもない
という効果がある。また、所定電圧よりも高い電圧が入
力された場合に初期化指令が入力されたものとすること
により、自回路のチップセレクト端子と共用した端子を
用いることができ、チップ面積が大きくなることを防止
できるという効果がある。特に、全ワードを同時に指定
することにより、初期化時間をより短くすることができ
るという効果がある。なお、不揮発性のメモリセルに、
少なくともインク残量を記憶することにより、インク残
量を常にモニタすることができるという効果がある。
【図１】本発明の実施形態による半導体集積回路の主要
部分の構成を示すブロック図である。
部分の構成を示すブロック図である。
【図２】図１の回路構成を含む半導体集積回路の内部構
造を示すブロック図である。
造を示すブロック図である。
【図３】図２に示されている半導体集積回路における読
み出し動作を説明するためのタイミングチャートであ
る。
み出し動作を説明するためのタイミングチャートであ
る。
【図４】図２に示されている半導体集積回路における書
込み動作を説明するためのタイミングチャートである。
込み動作を説明するためのタイミングチャートである。
【図５】図２に示されている半導体集積回路を実装した
回路基板を示す図である。
回路基板を示す図である。
【図６】図５に示されている回路基板をインクカートリ
ッジに実装した状態を示す図である。
ッジに実装した状態を示す図である。
【図７】図６に示されているインクカートリッジを装着
するインクジェットプリンタの概観を示す図である。
するインクジェットプリンタの概観を示す図である。
【図８】図７に示されているキャリッジの構造を示す図
である。
である。
【図９】ホルダにインクカートリッジを装着する前の状
態を示す図である。
態を示す図である。
【図１０】ホルダにインクカートリッジを装着する際の
状態を示す図である。
状態を示す図である。
１ 半導体集積回路 ２ アドレスカウンタ ３ ロウデコーダ ４ コラムデコーダ ５ メモリセルアレイ ６ ライト／リード制御回路 ７ ラッチ回路 ８ 入出力制御回路 ４０ 初期化選択回路 ５０ 全アドレス選択回路 １０３ アドレスデコーダ Ｇ１〜Ｇ３ アンドゲート Ｐ１〜Ｐ６ 外部端子
Claims (8)
- 【請求項１】 １ワードが１ビットであり１ワードずつ
データ書込みが行われるメモリセルからなるメモリセル
アレイを含む半導体集積回路であって、前記メモリセル
アレイに対する初期化の際には複数ワードを同時に指定
するアドレス指定手段を含むことを特徴とする半導体集
積回路。 - 【請求項２】 前記アドレス指定手段は、前記メモリセ
ルの記憶内容のうちの１ワードを指定するためのアドレ
スを出力するアドレスデコーダと、初期化指令の入力に
応答して複数ワードを同時に指定するための初期化出力
を送出する初期化選択回路と、前記初期化出力に応答し
て前記アドレスデコーダから出力されるアドレスの代わ
りに複数ワードを同時に指定するためのアドレスを送出
するアドレス選択回路とを含むことを特徴とする請求項
１記載の半導体集積回路。 - 【請求項３】 前記初期化指令は、自回路のチップセレ
クト端子に与えられ、かつ、所定電源電圧よりも高い電
圧値を有する高電圧信号であることを特徴とする請求項
２記載の半導体集積回路。 - 【請求項４】 前記アドレス選択回路は、前記アドレス
デコーダから出力されるアドレスの代わりに、前記メモ
リセルの記憶内容の全ワードを同時に指定するためのア
ドレスを送出するアドレス選択回路とを含むことを特徴
とする請求項２又は３記載の半導体集積回路。 - 【請求項５】 前記アドレス選択回路は、前記アドレス
デコーダから出力されるアドレスの各ビットに対応して
設けられ対応するビットを入力の一方とし、前記初期化
出力を入力の他方とする論理和ゲートによって構成され
ることを特徴とする請求項４記載の半導体集積回路。 - 【請求項６】 前記メモリセルは、不揮発性のメモリセ
ルであることを特徴とする請求項１〜５のいずれかに記
載の半導体集積回路。 - 【請求項７】 請求項１〜６のいずれかに記載の半導体
集積回路を有し、前記メモリセルに少なくともインク残
量を記憶することを特徴とするインクカートリッジ。 - 【請求項８】 請求項７記載のインクカートリッジを有
し、そのインクカートリッジから供給されるインクを用
いて所望の画像情報をプリントすることを特徴とするイ
ンクジェット記録装置。
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|---|---|---|---|
| JP2000304982A JP3582471B2 (ja) | 1999-10-04 | 2000-10-04 | 半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置 |
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| JP28324699 | 1999-10-04 | ||
| JP11-283246 | 1999-10-04 | ||
| JP2000304982A JP3582471B2 (ja) | 1999-10-04 | 2000-10-04 | 半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置 |
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- 2000-10-04 JP JP2000304982A patent/JP3582471B2/ja not_active Expired - Fee Related
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