JP3582471B2 - 半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置に関し、特に不揮発性メモリを内蔵する半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置に関する。
【０００２】
【従来の技術】
一般に、メモリに対しては、８ビットや１６ビット等、複数ビットを１ワードとし、これを読み書きの単位とすることが多い。しかし、その場合、１ワードを一時格納するためのバッファが必要になる。このため、回路規模が大きくなり、インクカートリッジ等に搭載するのには適さない。そこで、１ワードを１ビットずつに分割した後、１ビット単位で読み書きを行えば、チップ全体をより小さくすることができる。すなわち、１ワードを保持するためのバッファが不要になり、回路規模を小さくすることができるので、インクカートリッジ等に搭載することが可能になる。
【０００３】
従来、このような半導体集積回路には、内蔵した不揮発性メモリを初期化する機能を実現するために、不揮発性メモリを初期化するためのメモリ初期化回路が設けられているのが一般的である。メモリ初期化回路は、外部からの制御信号に基づいて、不揮発メモリに記憶される情報を所定値にセットする。
【０００４】
具体的には、以下に説明するような手法で初期化が行われる。
【０００５】
（１）任意のアドレスを設定するとともに、当該アドレスに対して１ワードずつ書込みを行う。これをを全アドレスに対して順次行うことによって初期化を行う。
【０００６】
（２）アドレスカウンタを初期化した後に１ワードの書込みを行う。書込み終了後には、アドレスカウンタの値は自動的に次アドレスに更新されているので、次の１ワードの書込みを行う。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述したメモリ初期化手法では、ビット数に対応する回数だけ書込み動作を繰返す必要があるため、以下のような問題点があった。
【０００８】
すなわち、メモリ容量が大きくなればなるほど、初期化のために要する時間が長くなる。このため、メモリの初期化に要する時間が半導体集積回路を量産する際のスループットを低下させ、この結果、デバイスコストが上がってしまうという問題がある。
【０００９】
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は内蔵メモリを短時間で初期化することのできる半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明による半導体集積回路はチップセレクト信号が入力される端子と、 所定の電圧より高電圧が前記端子に印加されたことを検出する初期化選択回路と、アドレスデコーダと、前記アドレスデコーダにデコードされるメモリセルアレイであって、１ワードが１ビットで構成されるメモリセルアレイと、全アドレス選択回路と、を含み、前記初期化選択回路の出力によって前記全アドレス選択回路が前記メモリセルアレイの複数のワードを選択することを特徴とする。
【００１１】
さらに、前記アドレスデコーダはコラムデコーダとロウデコーダより構成されることを特徴とする。
【００１２】
さらに、クロック入力信号が入力される外部端子と、アドレスカウンタと、を含み、前記アドレスカウンタによってカウントされたクロック入力信号のクロック数に応じてアドレスが設定されることを特徴とする。
【００１３】
また、前記チップセレクト信号は、書き込み及び読み出しの機能を有効にする制御を行うと共に、前記全アドレス選択回路が前記メモリセルアレイの複数のワードを選択する制御を行うことを特徴とする。
【００１４】
さらに、前記チップセレクト信号は、所定の電圧で書き込み及び読み出しの機能を有効にする制御を行い、所定の電圧より高い電圧を加えた場合は前記全アドレス選択回路が前記メモリセルアレイの複数のワードを選択する制御を行うことを特徴とする。
【００１５】
さらに、前記メモリセルは、不揮発性のメモリセルであることを特徴とする。
【００１６】
また、本発明のインクカートリッジは、本発明の半導体集積回路を有し、前記メモリセルに少なくともインク残量を記憶することを特徴とする。
【００１７】
また、本発明のインクジェット記録装置は本発明のインクカートリッジを有し、そのインクカートリッジから供給されるインクを用いて所望の画像情報をプリントすることを特徴とする。
【００１８】
【発明の実施の形態】
次に、図面を参照して本発明の実施の形態について説明する。なお、以下の説明において参照する各図では、他の図と同等部分は同一符号によって示されている。
【００１９】
図１は、本実施例における半導体集積回路の主要部分の構成を示すブロック図である。同図において、半導体集積回路１は、アドレスデコーダ１０３と、メモリセルアレイ５と、初期化選択回路４０と、全アドレス選択回路５０と、アンドゲートＧとを含んで構成されている。初期化選択回路４０は、電圧ＶＤＤがゲート端子に与えられ、チップセレクト信号ＣＳを入力とするＰチャネルＭＯＳトランジスタＴｒＰ１と、基準電圧源Ｅ１と、この基準電圧源Ｅ１による電圧がゲート端子に与えられているＮチャネルＭＯＳトランジスタＴｒＮ１と、トランジスタＴｒＰ１とトランジスタＴｒＮ１との接続点の電圧を入力とするバッファＢ１とから構成されている。
【００２０】
かかる構成において、端子Ｐ１へのチップセレクト信号ＣＳは通常、高電位電圧ＶＤＤ又は低電位電圧ＶＳＳの電圧レベルになる。チップセレクト信号ＣＳが高電位電圧ＶＤＤである場合には、アンドゲートＧを介して書込み信号ＷＲがメモリセルアレイ５に与えられる。この状態は本回路がチップセレクト信号ＣＳによって選択された状態である。これにより、メモリセルアレイ５に対するデータ書込みが可能な状態になる。この場合、バッファＢ１への入力は“Ｌ”である。
【００２１】
一方、チップセレクト信号ＣＳが低電位電圧ＶＳＳである場合には、書込み信号ＷＲはメモリセルアレイ５に与えられない。この状態は本回路がチップセレクト信号ＣＳによって選択されていない状態である。この場合には、メモリセルアレイ５に対するデータ書込みが行われない。この場合にも、バッファＢ１への入力は“Ｌ”である。
【００２２】
ここで、通常の高電位電圧ＶＤＤよりも高い電圧値である電圧ＶＧＧをチップセレクト信号ＣＳとして印加すると、バッファＢ１への入力が“Ｈ”となる。これにより、バッファＢ１を介して全アドレス選択回路５に対して“Ｈ”が出力される。つまり、所定電圧である、高電位電圧ＶＤＤよりも高い電圧を入力することによって、初期化選択回路４０はバッファＢ１から出力信号を送出することになる。
【００２３】
全アドレス選択回路５０は、複数のオアゲートＧ５１〜Ｇ５ｎから構成されている。これらオアゲートＧ５１〜Ｇ５ｎそれぞれの一方入力端には、初期化選択回路４０からの出力信号が入力されている。したがって、初期化選択回路４０から“Ｈ”が出力されると、オアゲートＧ５１〜Ｇ５ｎの出力は全て“Ｈ”となる。これにより、メモリセルアレイ５の全てのアドレスが選択される。
【００２４】
以上のように、本回路においては、アドレスデコーダ１０３の出力側に、メモリセルアレイ５に対して全アドレスを選択する全アドレス選択回路５０を設けているのである。そして、全アドレス選択回路５０に対し、初期化選択回路４０から“Ｈ”を与えることにより、メモリセルアレイ５の全アドレスを選択することができる。
【００２５】
ところで、本例においては、初期化選択回路４０の入力端子を、チップセレクト信号ＣＳ用の端子Ｐ１と兼用している。すなわち、全アドレスを選択する際の入力信号を、高電位電圧ＶＤＤよりも大きな特定電圧ＶＧＧとしているので、チップセレクト信号ＣＳ用の端子Ｐ１にその電圧ＶＧＧを与えれば、全アドレスを選択することができるのである。そして、電圧ＶＧＧを与えることにより、トランジスタＴｒＰ１がオン状態になり、全アドレス選択回路５０から“Ｈ”（全アドレス選択）が出力されると同時にライト／リード入力信号Ｗ／Ｒを “Ｈ”にすることにより、メモリセルアレイ５に対する書込み処理が可能となる。
【００２６】
以上のように本回路では、１回の書込みでメモリセルアレイの全ビットを“Ｈ”又は“Ｌ”に初期化することができ、初期化時間を短縮することができる。全ビットを同時に指定しなくても、複数ビットを同時に指定すれば、１ビットずつ指定する場合よりは初期化時間を短縮できることは明らかである。メモリの初期化に要する時間を短縮できるため、半導体集積回路を量産する際のスループットを低下させることはなく、デバイスコストが上がることはないのである。
【００２７】
また、メモリセルの全アドレス選択の際に、外部に特別な端子を必要とせず、チップセレクト信号ＣＳ用の端子（あるいは、他の端子）にその機能を付加することができるため、外部端子の増加を抑えることができる。よって、チップ面積が大きくなることを防止できる。
【００２８】
図２は、図１に示されている放電回路を利用した半導体集積回路の内部構造を説明するための機能ブロック図である。同図に示されているように、半導体集積回路１は、カウント動作を行うアドレスカウンタ２と、アドレスカウンタ２のカウント値をデコードしてアドレスを生成するロウデコーダ３及びコラムデコーダ４と、データを記憶するメモリセルアレイ５と、メモリセルアレイ５に対する書込み又は読出しに応じてラッチ回路７及びバッファＢを制御するライト／リード制御回路６と、ライト／リード制御回路６によってラッチ状態又はスルー状態に制御されるラッチ回路７と、メモリセルアレイ５へのデータの入出力を制御する入出力制御回路８と、アンドゲートＧ１〜Ｇ３と、初期化選択回路４０と、全アドレス選択回路５０とを含んで構成されている。また、半導体集積回路１には、外部端子Ｐ１〜Ｐ６が設けられている。
【００２９】
アドレスカウンタ２は、外部端子Ｐ１から入力されるチップセレクト入力信号ＣＳの反転信号に基づいてカウント値が所定値に初期化（リセット）される。また、このアドレスカウンタ２は、アンドゲートＧ１から入力される信号に基づいて更新されたアドレスデータを生成する。この生成されたアドレスデータは、ロウデコーダ３及びコラムデコーダ４に入力される。
【００３０】
コラムデコーダ４は、アドレスカウンタ２から入力されるアドレスデータに基づいて、メモリセルアレイ５中における所望の縦列メモリセルを選択するものである。同様に、ロウデコーダ３は、アドレスカウンタ２から入力されるアドレスデータに基づいて、メモリセルアレイ５中における所望の横列メモリセルを選択するものである。
【００３１】
メモリセルアレイ５は、複数のメモリセルを格子状に配設したものである。各メモリセルは、ロウデコーダ３からの選択信号によってオン状態となり、コラムデコーダ４からの選択信号により、メモリセルに記憶された情報の読み書きが可能な状態となる。なお、このメモリセルアレイ５は、不揮発性のメモリセルによって構成されているものとする。
【００３２】
ライト／リード制御回路６は、外部端子Ｐ１から入力されるチップセレクト制御信号ＣＳ、及びアンドゲートＧ２，Ｇ３から出力される信号に基づいて、メモリセルアレイ５に対して書込みを行うか、読出しを行うかを決定する。アンドゲートＧ２の出力は、書込み信号ＷＲとなる。
【００３３】
ラッチ回路７は、ライト／リード制御回路６からの制御信号に基づいて、入出力制御回路８から出力されるメモリセルアレイ５の読出しデータを所定時間保持した後に外部端子Ｐ６に出力するものである。このラッチ回路７は、ライト／リード制御回路６の出力に応じて、ラッチ動作及びスルー動作のいずれか一方を行う。ライト／リード制御回路６の出力がローレベルのときラッチ回路７はラッチ動作を行い、ライト／リード制御回路６の出力がハイレベルのときラッチ回路７はスルー動作を行う。ラッチ動作は出力状態を維持する動作である。スルー動作は入力信号をそのまま出力信号として送出する動作である。
【００３４】
入出力制御回路８は、外部端子Ｐ６から入力されたデータをメモリセルアレイ５に書込んだり、逆に、メモリセルアレイ５から読出したデータをラッチ回路７を介して外部端子Ｐ６に出力するためのものである。この入出力制御回路８は、書込み信号ＷＲによって動作する。
【００３５】
以上の構成により、メモリセルアレイ５に対してデータ書込みが行われる。メモリセルアレイ５に書込まれるデータは、例えばインク残量である。インク残量を書込んでおくことにより、インク残量を常にモニタすることができる。
【００３６】
アンドゲートＧ１は、外部端子Ｐ１から入力されるチップセレクト制御信号ＣＳと外部端子Ｐ２から入力されるクロック入力信号ＣＫとの論理積となる信号をアドレスカウンタ２及びアンドゲートＧ２，Ｇ３に出力するものである。
【００３７】
アンドゲートＧ２は、アンドゲートＧ１からの出力信号と外部端子Ｐ３からのライト／リード入力信号Ｗ／Ｒとの論理積となる信号を、ライト／リード制御回路６に出力するものである。一方、アンドゲートＧ３は、アンドゲートＧ１からの出力信号と外部端子Ｐ３からのライト／リード入力信号Ｗ／Ｒの反転信号との論理積となる信号を、ライト／リード制御回路６に出力するものである。
【００３８】
具体的には、アンドゲートＧ１からの入力信号が“Ｌ”の場合、アンドゲートＧ２，Ｇ３の出力は共に“Ｌ”となる。一方、アンドゲートＧ１からの入力信号が“Ｈ”の場合、ライト／リード入力信号Ｗ／Ｒが“Ｈ”であれば、アンドゲートＧ２の出力は“Ｈ”となり、アンドゲートＧ３の出力は“Ｌ”となる。逆に、ライト／リード入力信号Ｗ／Ｒが“Ｌ”であれば、アンドゲートＧ２の出力は“Ｌ”となり、アンドゲートＧ３の出力は“Ｈ”となる。このように、アンドゲートＧ２，Ｇ３では、ライト／リード入力信号Ｗ／Ｒが変化しても、その出力が不定化しないようにしている。
【００３９】
外部端子Ｐ１は、同時に複数のデバイスが存在する場合における、特定のデバイスの選択及びアドレスカウンタ２の初期化及び動作モード移行のための制御信号ＳＴＢ０となるチップセレクト入力信号ＣＳを入力するための端子である。すなわち、本実施例における外部端子Ｐ１は、アドレスカウンタの初期化用制御端子及び動作モード制御端子を兼用した端子となっている。
【００４０】
外部端子Ｐ２は、半導体集積回路１が動作するための基準となるクロック入力信号ＣＫを入力するための端子である。外部端子Ｐ３は、半導体集積回路１に内蔵されたメモリセルアレイ５に対するアクセス動作を指定するライト／リード入力信号Ｗ／Ｒを入力するための端子である。
【００４１】
外部端子Ｐ４，Ｐ５は、半導体集積回路１が動作するための高電位電圧レベルＶＤＤ及び低電位電圧レベルＶＳＳの動作電圧を印加するための入力端子である。外部端子Ｐ６は、半導体集積回路１に内蔵されたメモリセルアレイ５に対し、実際に書込むべきデータを入力したり、メモリセルアレイ５から読出されたデータを出力するための入出力端子である。
【００４２】
次に、本実施形態による半導体集積回路の動作について図３及び図４を参照して説明する。
【００４３】
図３は、半導体集積回路への読出し動作を説明するためのタイミングチャートである。同図には、図１中のチップセレクト制御信号ＣＳ、ライト／リード入力信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウンタ２のカウント値、外部端子Ｐ６における入出力信号Ｉ／Ｏが示されている。メモリセルアレイ５に対して読出しを行う場合、まず、外部端子Ｐ１に“Ｌ”を印加し、アドレスカウンタ２を初期化する。次に、外部端子Ｐ１に“Ｈ”を印加し、外部端子Ｐ２から目的の読出し開始アドレス分のクロックパルスを入力する。このクロックパルスの入力中は、外部端子Ｐ３からライト／リード入力信号Ｗ／Ｒとして、読出しを指定する“Ｌ”を印加する。
【００４４】
アドレスに応じたデータは、クロック入力信号ＣＫが“Ｌ”となる期間に出力され、外部端子Ｐ６から出力される。立上りではラッチ回路７内にラッチされるため、クロック入力信号ＣＫが“Ｈ”となる期間はその値を保持することになる。立下るとアドレスがインクリメントされ、次のアドレスのデータが外部端子Ｐ６から出力される。
【００４５】
図４は、半導体集積回路からの書込み動作等を説明するためのタイミングチャートである。同図には、チップセレクト制御信号ＣＳ、ライト／リード入力信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウンタ２のカウント値、外部端子Ｐ６における入出力信号Ｉ／Ｏが示されている。メモリセルアレイ５に対して書込みを行う場合、まず、読出しモード、すなわち、ライト／リード入力信号Ｗ／Ｒが“Ｌ”の状態で、外部端子Ｐ１に“Ｌ”を印加し、アドレスカウンタ２を初期化する。次に、外部端子Ｐ１に“Ｈ”を印加し、外部端子Ｐ２から目的の書込み開始アドレス分のクロックパルスを入力する。その後、書込み動作の間は、外部端子Ｐ３からライト／リード入力信号Ｗ／Ｒとして、書込みを指定する“Ｈ”を印加する。
【００４６】
次に、半導体集積回路１に対して、メモリ初期化及び動作モード移行を指示する場合の手順を説明する。前述したように、外部端子Ｐ１に“Ｌ”を印加すると、アドレスカウンタ２の初期化が行われる。これは、半導体集積回路１の初期化の際には絶対必要な手続きであり、メモリセルアレイ５以外のライト／リード制御回路６等においても同様である。このとき、外部端子Ｐ６がオープン（ハイインピーダンス状態）になるものとする。
【００４７】
また、外部端子Ｐ１に“Ｌ”が印加されると、動作モード移行のためのスタンバイ信号ＳＴＢ０も“Ｌ”となり、半導体集積回路１の動作モードがスタンバイモードとなる。半導体集積回路１の動作モードがスタンバイモードとなると、電流が定常的に流れている部分を停止させ、消費電流の低減化を図る。具体的には、例えば、入出力制御回路８内に設けられているセンスアンプは一般的には常に電流を流している必要がある。そこで、本回路においては、消費電力を抑えるため、スタンバイモードにあるときには、入出力制御回路８に供給する電源電圧をオフにする。
【００４８】
このように、本実施例では、チップセレクト入力信号ＣＳが“Ｌ”のとき、すなわち、外部端子Ｐ１が非選択状態の場合、アドレスカウンタ２が初期化されるとともに、半導体集積回路１がスタンバイモードとなる。これらの指示は、兼用端子となる外部端子Ｐ１からの入力で制御されるため、メモリ初期化機能とスタンバイモードへの移行機能とを備えつつ、外部端子の低減化を図ることができる。また、メモリ初期化用制御端子及び動作モード制御端子が兼用端子で一本化されたため、その制御も簡単になる。
【００４９】
なお、回路ブロックの初期化及び動作モード移行の機能は、外部端子Ｐ１からの入力とその他の端子からの入力との論理出力が非選択状態のときに、アドレスカウンタ２が初期化されるとともに、半導体集積回路１がスタンバイモードとなるように構成してもよい。
【００５０】
図５（ａ）〜（ｅ）は、本実施例における半導体集積回路を実装した回路基板を示す図である。同図（ａ）に示されているように、回路基板１１は、その表面側に接点１２が形成されている。これらの接点１２は、前述した外部端子Ｐ１〜Ｐ６に接続されているものとする。また、同図（ｂ）に示されているように、回路基板１１の裏面側には半導体集積回路１が実装されている。
【００５１】
同図（ｃ）に示されているように、回路基板１１は略長方形の平板形状である。この回路基板１１には、切欠部１１ａ及び孔部１１ｂが設けられている。これらは、後述するインクカートリッジへの実装の際に、回路基板１１の位置決めに用いられる。また、同図（ｄ）に示されているように、回路基板１１に設けられている各接点１２の表面に、凹部１２ａを設けてもよい。この凹部１２ａを設けることにより、同図（ｅ）に示されているように、後述するインクカートリッジに設けられている接点２９との電気的接続状態を良好にすることができる。
【００５２】
図６（ａ），（ｂ）は、図５に示されている回路基板をインクカートリッジに実装した状態を示す図である。同図（ａ）には、ブラックインクを収容したブラック用インクカートリッジ２０に、回路基板１１が実装された状態が示されている。ブラックインク用カートリッジ２０は、ほぼ直方体として形成された容器２１にブラックインクを含浸させた多孔質体（図示しない）を収容し、上面を蓋体２３により封止されている。容器２１の底面にはホルダに装着されたときにインク供給針に対向する位置にインク供給口２４が形成されている。また、インク供給口側の垂直壁２５の上端には、本体側のレバーの突起に係合する張出部２６が一体に形成されている。この張出部２６は、壁２５の両側に別個に形成されていると共にリブ２６ａを有している。さらに下面と壁２５との間に三角形状のリブ２７が形成されている。
【００５３】
垂直壁２５のインク供給口形成側に、回路基板１１が装着されている。回路基板１１は本体の接点と対向する面に複数の接点を有し、その裏面には記憶素子が実装されている。さらに、垂直壁２５には回路基板１１の位置決めをするための突起２５ａ、２５ｂ、張出部２５ｃ、２５ｄが形成されている。
【００５４】
一方、同図（ｂ）には、カラーインクを収容したカラーインク用カートリッジ３０に、実装された回路基板１１が実装された状態が示されている。カラーインク用カートリッジ３０は、ほぼ直方体として形成された容器３１にインクを含浸させた多孔質体（図示しない）を収容し、上面を蓋体３３により封止されている。容器５１の内部には、５色のカラーインクをそれぞれ別個に収容する５つのインク収容部が区画形成されている。容器３１の底面にはホルダに装着されたときにインク供給針に対向する位置にインク供給口３４が各インク色に応じて形成されている。また、インク供給口側の垂直壁３５の上端には、本体側のレバーの突起に係合する張出部３６が一体に形成されている。この張出部３６は、壁３５の両側に別個に形成されていると共にリブ３６ａを有している。さらに下面と壁３５との間に三角形状のリブ３７が形成されている。また、容器３１は誤挿入防止用の凹部３９を有している。
【００５５】
垂直壁３５のインク供給口形成側には、それぞれのカートリッジ３０の幅方向の中心に位置するように凹部３８が形成され、ここに回路基板１１が装着されている。回路基板１１は本体の接点と対向する面に複数の接点を有し、その裏面には記憶素子が実装されている。さらに、垂直壁３５には回路基板１１の位置決めをするための突起３５ａ、３５ｂ、張出部３５ｃ、３５ｄが形成されている。
【００５６】
図７は、図６に示されているインクカートリッジを装着するインクジェットプリンタ（インクジェット記録装置）の概観を示す図である。同図において、タイミングベルト４１を介して駆動モータ４２に接続されたキャリッジ４３には、図７（ａ）に示されているブラック用インクカートリッジ２０及び図７（ｂ）に示されているカラーインク用カートリッジ３０をそれぞれ格納するホルダ４４が形成されている。また、キャリッジ４３の下面位置には各インクカートリッジ２０，３０からインクの供給を受ける記録ヘッド４５が設けられている。
【００５７】
記録ヘッド４５に連通するインク供給針４６，４７は、装置の奥側、すなわち、タイミングベルト４１側に位置するように、キャリッジ４３の底面に垂直に立設されている。
【００５８】
図８は、図７に示されているキャリッジの構造を示す図である。同図に示されているように、ホルダ４４を形成する垂直壁のうち、インク供給針４６，４７の近傍側で対向する垂直壁４８の上端には、支軸４９，５０を支点として回動自在にレバー５１，５２が取り付けられている。
【００５９】
レバー５１，５２の自由端側に位置する壁５３は、底面側が斜めにカットされた斜面部分を有している。また、垂直壁４８には、接点機構５４，５５が設けられている。接点機構５４，５５は、インクカートリッジを装着した状態において、前述した回路基板１１に設けられている接点と電気的に接続される。これにより、インクカートリッジ内のインクを利用してインクジェット記録を行うことができる。
【００６０】
さらに、ホルダ４４の垂直壁４８には、基台５６が取り付けられている。そして、基台５６の背面には回路基板５７が取り付けられている。この回路基板５７は、接点機構５４，５５と電気的に接続されるので、インクカートリッジに設けられている回路基板１１と回路基板５７とが電気的に接続されることになる。
【００６１】
図９は、ホルダにインクカートリッジを装着する前の状態を示す図であり、図１０（ａ）〜（ｃ）は、ホルダにインクカートリッジを装着する際の状態を示す図である。図９に示されているように、ホルダ４４にインクカートリッジ２０を挿入した状態で、レバー５１を閉じていくと、徐々にインクカートリッジ２０が矢印Ｙの方向に押し下げられてゆく。このとき、図１０（ａ）に示されている状態から図１０（ｃ）に示されている状態へと遷移し、インク供給針４６がインクカートリッジ２０内に挿入される。インク供給針４６がインクカートリッジ２０内に挿入され、インクカートリッジ２０がホルダ４４に対し、完全に装着された状態、すなわち図１０（ｃ）に示されている状態において、インクカートリッジ２０からインクが供給されることになる。
【００６２】
この図１０（ｃ）に示されている状態においては、回路基板１１に設けられた接点１２と、ホルダ４４側に設けられた回路基板５７の接点２９とが電気的に接続される。これによって、インクジェットプリンタは、半導体集積回路１に対して自由にデータの読み書きを行うことができる。具体的には、プリンタの電源オン時には外部端子Ｐ１に“Ｌ”を印加し、読み書き動作を行いたいときには“Ｈ”を印加する。これによって、ロジックをよりシンプルにすることができ、かつ、チップサイズの低減に貢献することができる。
【００６３】
【発明の効果】
以上説明したように本発明は、１ワードが１ビットであり１ワードずつデータ書込みが行われるメモリセルからなるメモリセルアレイに対する初期化の際に、複数ワードを同時に指定することにより、短時間に内蔵メモリを初期化でき、メモリの初期化に要する時間が半導体集積回路を量産する際のスループットを低下させることもなく、デバイスコストが上がることもないという効果がある。また、所定電圧よりも高い電圧が入力された場合に初期化指令が入力されたものとすることにより、自回路のチップセレクト端子と共用した端子を用いることができ、チップ面積が大きくなることを防止できるという効果がある。特に、全ワードを同時に指定することにより、初期化時間をより短くすることができるという効果がある。なお、不揮発性のメモリセルに、少なくともインク残量を記憶することにより、インク残量を常にモニタすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態による半導体集積回路の主要部分の構成を示すブロック図である。
【図２】図１の回路構成を含む半導体集積回路の内部構造を示すブロック図である。
【図３】図２に示されている半導体集積回路における読み出し動作を説明するためのタイミングチャートである。
【図４】図２に示されている半導体集積回路における書込み動作を説明するためのタイミングチャートである。
【図５】図２に示されている半導体集積回路を実装した回路基板を示す図である。
【図６】図５に示されている回路基板をインクカートリッジに実装した状態を示す図である。
【図７】図６に示されているインクカートリッジを装着するインクジェットプリンタの概観を示す図である。
【図８】図７に示されているキャリッジの構造を示す図である。
【図９】ホルダにインクカートリッジを装着する前の状態を示す図である。
【図１０】ホルダにインクカートリッジを装着する際の状態を示す図である。
【符号の説明】
１ 半導体集積回路
２ アドレスカウンタ
３ ロウデコーダ
４ コラムデコーダ
５ メモリセルアレイ
６ ライト／リード制御回路
７ ラッチ回路
８ 入出力制御回路
４０ 初期化選択回路
５０ 全アドレス選択回路
１０３ アドレスデコーダ
Ｇ１〜Ｇ３ アンドゲート
Ｐ１〜Ｐ６ 外部端子
【発明の属する技術分野】
本発明は半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置に関し、特に不揮発性メモリを内蔵する半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置に関する。
【０００２】
【従来の技術】
一般に、メモリに対しては、８ビットや１６ビット等、複数ビットを１ワードとし、これを読み書きの単位とすることが多い。しかし、その場合、１ワードを一時格納するためのバッファが必要になる。このため、回路規模が大きくなり、インクカートリッジ等に搭載するのには適さない。そこで、１ワードを１ビットずつに分割した後、１ビット単位で読み書きを行えば、チップ全体をより小さくすることができる。すなわち、１ワードを保持するためのバッファが不要になり、回路規模を小さくすることができるので、インクカートリッジ等に搭載することが可能になる。
【０００３】
従来、このような半導体集積回路には、内蔵した不揮発性メモリを初期化する機能を実現するために、不揮発性メモリを初期化するためのメモリ初期化回路が設けられているのが一般的である。メモリ初期化回路は、外部からの制御信号に基づいて、不揮発メモリに記憶される情報を所定値にセットする。
【０００４】
具体的には、以下に説明するような手法で初期化が行われる。
【０００５】
（１）任意のアドレスを設定するとともに、当該アドレスに対して１ワードずつ書込みを行う。これをを全アドレスに対して順次行うことによって初期化を行う。
【０００６】
（２）アドレスカウンタを初期化した後に１ワードの書込みを行う。書込み終了後には、アドレスカウンタの値は自動的に次アドレスに更新されているので、次の１ワードの書込みを行う。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述したメモリ初期化手法では、ビット数に対応する回数だけ書込み動作を繰返す必要があるため、以下のような問題点があった。
【０００８】
すなわち、メモリ容量が大きくなればなるほど、初期化のために要する時間が長くなる。このため、メモリの初期化に要する時間が半導体集積回路を量産する際のスループットを低下させ、この結果、デバイスコストが上がってしまうという問題がある。
【０００９】
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は内蔵メモリを短時間で初期化することのできる半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明による半導体集積回路はチップセレクト信号が入力される端子と、 所定の電圧より高電圧が前記端子に印加されたことを検出する初期化選択回路と、アドレスデコーダと、前記アドレスデコーダにデコードされるメモリセルアレイであって、１ワードが１ビットで構成されるメモリセルアレイと、全アドレス選択回路と、を含み、前記初期化選択回路の出力によって前記全アドレス選択回路が前記メモリセルアレイの複数のワードを選択することを特徴とする。
【００１１】
さらに、前記アドレスデコーダはコラムデコーダとロウデコーダより構成されることを特徴とする。
【００１２】
さらに、クロック入力信号が入力される外部端子と、アドレスカウンタと、を含み、前記アドレスカウンタによってカウントされたクロック入力信号のクロック数に応じてアドレスが設定されることを特徴とする。
【００１３】
また、前記チップセレクト信号は、書き込み及び読み出しの機能を有効にする制御を行うと共に、前記全アドレス選択回路が前記メモリセルアレイの複数のワードを選択する制御を行うことを特徴とする。
【００１４】
さらに、前記チップセレクト信号は、所定の電圧で書き込み及び読み出しの機能を有効にする制御を行い、所定の電圧より高い電圧を加えた場合は前記全アドレス選択回路が前記メモリセルアレイの複数のワードを選択する制御を行うことを特徴とする。
【００１５】
さらに、前記メモリセルは、不揮発性のメモリセルであることを特徴とする。
【００１６】
また、本発明のインクカートリッジは、本発明の半導体集積回路を有し、前記メモリセルに少なくともインク残量を記憶することを特徴とする。
【００１７】
また、本発明のインクジェット記録装置は本発明のインクカートリッジを有し、そのインクカートリッジから供給されるインクを用いて所望の画像情報をプリントすることを特徴とする。
【００１８】
【発明の実施の形態】
次に、図面を参照して本発明の実施の形態について説明する。なお、以下の説明において参照する各図では、他の図と同等部分は同一符号によって示されている。
【００１９】
図１は、本実施例における半導体集積回路の主要部分の構成を示すブロック図である。同図において、半導体集積回路１は、アドレスデコーダ１０３と、メモリセルアレイ５と、初期化選択回路４０と、全アドレス選択回路５０と、アンドゲートＧとを含んで構成されている。初期化選択回路４０は、電圧ＶＤＤがゲート端子に与えられ、チップセレクト信号ＣＳを入力とするＰチャネルＭＯＳトランジスタＴｒＰ１と、基準電圧源Ｅ１と、この基準電圧源Ｅ１による電圧がゲート端子に与えられているＮチャネルＭＯＳトランジスタＴｒＮ１と、トランジスタＴｒＰ１とトランジスタＴｒＮ１との接続点の電圧を入力とするバッファＢ１とから構成されている。
【００２０】
かかる構成において、端子Ｐ１へのチップセレクト信号ＣＳは通常、高電位電圧ＶＤＤ又は低電位電圧ＶＳＳの電圧レベルになる。チップセレクト信号ＣＳが高電位電圧ＶＤＤである場合には、アンドゲートＧを介して書込み信号ＷＲがメモリセルアレイ５に与えられる。この状態は本回路がチップセレクト信号ＣＳによって選択された状態である。これにより、メモリセルアレイ５に対するデータ書込みが可能な状態になる。この場合、バッファＢ１への入力は“Ｌ”である。
【００２１】
一方、チップセレクト信号ＣＳが低電位電圧ＶＳＳである場合には、書込み信号ＷＲはメモリセルアレイ５に与えられない。この状態は本回路がチップセレクト信号ＣＳによって選択されていない状態である。この場合には、メモリセルアレイ５に対するデータ書込みが行われない。この場合にも、バッファＢ１への入力は“Ｌ”である。
【００２２】
ここで、通常の高電位電圧ＶＤＤよりも高い電圧値である電圧ＶＧＧをチップセレクト信号ＣＳとして印加すると、バッファＢ１への入力が“Ｈ”となる。これにより、バッファＢ１を介して全アドレス選択回路５に対して“Ｈ”が出力される。つまり、所定電圧である、高電位電圧ＶＤＤよりも高い電圧を入力することによって、初期化選択回路４０はバッファＢ１から出力信号を送出することになる。
【００２３】
全アドレス選択回路５０は、複数のオアゲートＧ５１〜Ｇ５ｎから構成されている。これらオアゲートＧ５１〜Ｇ５ｎそれぞれの一方入力端には、初期化選択回路４０からの出力信号が入力されている。したがって、初期化選択回路４０から“Ｈ”が出力されると、オアゲートＧ５１〜Ｇ５ｎの出力は全て“Ｈ”となる。これにより、メモリセルアレイ５の全てのアドレスが選択される。
【００２４】
以上のように、本回路においては、アドレスデコーダ１０３の出力側に、メモリセルアレイ５に対して全アドレスを選択する全アドレス選択回路５０を設けているのである。そして、全アドレス選択回路５０に対し、初期化選択回路４０から“Ｈ”を与えることにより、メモリセルアレイ５の全アドレスを選択することができる。
【００２５】
ところで、本例においては、初期化選択回路４０の入力端子を、チップセレクト信号ＣＳ用の端子Ｐ１と兼用している。すなわち、全アドレスを選択する際の入力信号を、高電位電圧ＶＤＤよりも大きな特定電圧ＶＧＧとしているので、チップセレクト信号ＣＳ用の端子Ｐ１にその電圧ＶＧＧを与えれば、全アドレスを選択することができるのである。そして、電圧ＶＧＧを与えることにより、トランジスタＴｒＰ１がオン状態になり、全アドレス選択回路５０から“Ｈ”（全アドレス選択）が出力されると同時にライト／リード入力信号Ｗ／Ｒを “Ｈ”にすることにより、メモリセルアレイ５に対する書込み処理が可能となる。
【００２６】
以上のように本回路では、１回の書込みでメモリセルアレイの全ビットを“Ｈ”又は“Ｌ”に初期化することができ、初期化時間を短縮することができる。全ビットを同時に指定しなくても、複数ビットを同時に指定すれば、１ビットずつ指定する場合よりは初期化時間を短縮できることは明らかである。メモリの初期化に要する時間を短縮できるため、半導体集積回路を量産する際のスループットを低下させることはなく、デバイスコストが上がることはないのである。
【００２７】
また、メモリセルの全アドレス選択の際に、外部に特別な端子を必要とせず、チップセレクト信号ＣＳ用の端子（あるいは、他の端子）にその機能を付加することができるため、外部端子の増加を抑えることができる。よって、チップ面積が大きくなることを防止できる。
【００２８】
図２は、図１に示されている放電回路を利用した半導体集積回路の内部構造を説明するための機能ブロック図である。同図に示されているように、半導体集積回路１は、カウント動作を行うアドレスカウンタ２と、アドレスカウンタ２のカウント値をデコードしてアドレスを生成するロウデコーダ３及びコラムデコーダ４と、データを記憶するメモリセルアレイ５と、メモリセルアレイ５に対する書込み又は読出しに応じてラッチ回路７及びバッファＢを制御するライト／リード制御回路６と、ライト／リード制御回路６によってラッチ状態又はスルー状態に制御されるラッチ回路７と、メモリセルアレイ５へのデータの入出力を制御する入出力制御回路８と、アンドゲートＧ１〜Ｇ３と、初期化選択回路４０と、全アドレス選択回路５０とを含んで構成されている。また、半導体集積回路１には、外部端子Ｐ１〜Ｐ６が設けられている。
【００２９】
アドレスカウンタ２は、外部端子Ｐ１から入力されるチップセレクト入力信号ＣＳの反転信号に基づいてカウント値が所定値に初期化（リセット）される。また、このアドレスカウンタ２は、アンドゲートＧ１から入力される信号に基づいて更新されたアドレスデータを生成する。この生成されたアドレスデータは、ロウデコーダ３及びコラムデコーダ４に入力される。
【００３０】
コラムデコーダ４は、アドレスカウンタ２から入力されるアドレスデータに基づいて、メモリセルアレイ５中における所望の縦列メモリセルを選択するものである。同様に、ロウデコーダ３は、アドレスカウンタ２から入力されるアドレスデータに基づいて、メモリセルアレイ５中における所望の横列メモリセルを選択するものである。
【００３１】
メモリセルアレイ５は、複数のメモリセルを格子状に配設したものである。各メモリセルは、ロウデコーダ３からの選択信号によってオン状態となり、コラムデコーダ４からの選択信号により、メモリセルに記憶された情報の読み書きが可能な状態となる。なお、このメモリセルアレイ５は、不揮発性のメモリセルによって構成されているものとする。
【００３２】
ライト／リード制御回路６は、外部端子Ｐ１から入力されるチップセレクト制御信号ＣＳ、及びアンドゲートＧ２，Ｇ３から出力される信号に基づいて、メモリセルアレイ５に対して書込みを行うか、読出しを行うかを決定する。アンドゲートＧ２の出力は、書込み信号ＷＲとなる。
【００３３】
ラッチ回路７は、ライト／リード制御回路６からの制御信号に基づいて、入出力制御回路８から出力されるメモリセルアレイ５の読出しデータを所定時間保持した後に外部端子Ｐ６に出力するものである。このラッチ回路７は、ライト／リード制御回路６の出力に応じて、ラッチ動作及びスルー動作のいずれか一方を行う。ライト／リード制御回路６の出力がローレベルのときラッチ回路７はラッチ動作を行い、ライト／リード制御回路６の出力がハイレベルのときラッチ回路７はスルー動作を行う。ラッチ動作は出力状態を維持する動作である。スルー動作は入力信号をそのまま出力信号として送出する動作である。
【００３４】
入出力制御回路８は、外部端子Ｐ６から入力されたデータをメモリセルアレイ５に書込んだり、逆に、メモリセルアレイ５から読出したデータをラッチ回路７を介して外部端子Ｐ６に出力するためのものである。この入出力制御回路８は、書込み信号ＷＲによって動作する。
【００３５】
以上の構成により、メモリセルアレイ５に対してデータ書込みが行われる。メモリセルアレイ５に書込まれるデータは、例えばインク残量である。インク残量を書込んでおくことにより、インク残量を常にモニタすることができる。
【００３６】
アンドゲートＧ１は、外部端子Ｐ１から入力されるチップセレクト制御信号ＣＳと外部端子Ｐ２から入力されるクロック入力信号ＣＫとの論理積となる信号をアドレスカウンタ２及びアンドゲートＧ２，Ｇ３に出力するものである。
【００３７】
アンドゲートＧ２は、アンドゲートＧ１からの出力信号と外部端子Ｐ３からのライト／リード入力信号Ｗ／Ｒとの論理積となる信号を、ライト／リード制御回路６に出力するものである。一方、アンドゲートＧ３は、アンドゲートＧ１からの出力信号と外部端子Ｐ３からのライト／リード入力信号Ｗ／Ｒの反転信号との論理積となる信号を、ライト／リード制御回路６に出力するものである。
【００３８】
具体的には、アンドゲートＧ１からの入力信号が“Ｌ”の場合、アンドゲートＧ２，Ｇ３の出力は共に“Ｌ”となる。一方、アンドゲートＧ１からの入力信号が“Ｈ”の場合、ライト／リード入力信号Ｗ／Ｒが“Ｈ”であれば、アンドゲートＧ２の出力は“Ｈ”となり、アンドゲートＧ３の出力は“Ｌ”となる。逆に、ライト／リード入力信号Ｗ／Ｒが“Ｌ”であれば、アンドゲートＧ２の出力は“Ｌ”となり、アンドゲートＧ３の出力は“Ｈ”となる。このように、アンドゲートＧ２，Ｇ３では、ライト／リード入力信号Ｗ／Ｒが変化しても、その出力が不定化しないようにしている。
【００３９】
外部端子Ｐ１は、同時に複数のデバイスが存在する場合における、特定のデバイスの選択及びアドレスカウンタ２の初期化及び動作モード移行のための制御信号ＳＴＢ０となるチップセレクト入力信号ＣＳを入力するための端子である。すなわち、本実施例における外部端子Ｐ１は、アドレスカウンタの初期化用制御端子及び動作モード制御端子を兼用した端子となっている。
【００４０】
外部端子Ｐ２は、半導体集積回路１が動作するための基準となるクロック入力信号ＣＫを入力するための端子である。外部端子Ｐ３は、半導体集積回路１に内蔵されたメモリセルアレイ５に対するアクセス動作を指定するライト／リード入力信号Ｗ／Ｒを入力するための端子である。
【００４１】
外部端子Ｐ４，Ｐ５は、半導体集積回路１が動作するための高電位電圧レベルＶＤＤ及び低電位電圧レベルＶＳＳの動作電圧を印加するための入力端子である。外部端子Ｐ６は、半導体集積回路１に内蔵されたメモリセルアレイ５に対し、実際に書込むべきデータを入力したり、メモリセルアレイ５から読出されたデータを出力するための入出力端子である。
【００４２】
次に、本実施形態による半導体集積回路の動作について図３及び図４を参照して説明する。
【００４３】
図３は、半導体集積回路への読出し動作を説明するためのタイミングチャートである。同図には、図１中のチップセレクト制御信号ＣＳ、ライト／リード入力信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウンタ２のカウント値、外部端子Ｐ６における入出力信号Ｉ／Ｏが示されている。メモリセルアレイ５に対して読出しを行う場合、まず、外部端子Ｐ１に“Ｌ”を印加し、アドレスカウンタ２を初期化する。次に、外部端子Ｐ１に“Ｈ”を印加し、外部端子Ｐ２から目的の読出し開始アドレス分のクロックパルスを入力する。このクロックパルスの入力中は、外部端子Ｐ３からライト／リード入力信号Ｗ／Ｒとして、読出しを指定する“Ｌ”を印加する。
【００４４】
アドレスに応じたデータは、クロック入力信号ＣＫが“Ｌ”となる期間に出力され、外部端子Ｐ６から出力される。立上りではラッチ回路７内にラッチされるため、クロック入力信号ＣＫが“Ｈ”となる期間はその値を保持することになる。立下るとアドレスがインクリメントされ、次のアドレスのデータが外部端子Ｐ６から出力される。
【００４５】
図４は、半導体集積回路からの書込み動作等を説明するためのタイミングチャートである。同図には、チップセレクト制御信号ＣＳ、ライト／リード入力信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウンタ２のカウント値、外部端子Ｐ６における入出力信号Ｉ／Ｏが示されている。メモリセルアレイ５に対して書込みを行う場合、まず、読出しモード、すなわち、ライト／リード入力信号Ｗ／Ｒが“Ｌ”の状態で、外部端子Ｐ１に“Ｌ”を印加し、アドレスカウンタ２を初期化する。次に、外部端子Ｐ１に“Ｈ”を印加し、外部端子Ｐ２から目的の書込み開始アドレス分のクロックパルスを入力する。その後、書込み動作の間は、外部端子Ｐ３からライト／リード入力信号Ｗ／Ｒとして、書込みを指定する“Ｈ”を印加する。
【００４６】
次に、半導体集積回路１に対して、メモリ初期化及び動作モード移行を指示する場合の手順を説明する。前述したように、外部端子Ｐ１に“Ｌ”を印加すると、アドレスカウンタ２の初期化が行われる。これは、半導体集積回路１の初期化の際には絶対必要な手続きであり、メモリセルアレイ５以外のライト／リード制御回路６等においても同様である。このとき、外部端子Ｐ６がオープン（ハイインピーダンス状態）になるものとする。
【００４７】
また、外部端子Ｐ１に“Ｌ”が印加されると、動作モード移行のためのスタンバイ信号ＳＴＢ０も“Ｌ”となり、半導体集積回路１の動作モードがスタンバイモードとなる。半導体集積回路１の動作モードがスタンバイモードとなると、電流が定常的に流れている部分を停止させ、消費電流の低減化を図る。具体的には、例えば、入出力制御回路８内に設けられているセンスアンプは一般的には常に電流を流している必要がある。そこで、本回路においては、消費電力を抑えるため、スタンバイモードにあるときには、入出力制御回路８に供給する電源電圧をオフにする。
【００４８】
このように、本実施例では、チップセレクト入力信号ＣＳが“Ｌ”のとき、すなわち、外部端子Ｐ１が非選択状態の場合、アドレスカウンタ２が初期化されるとともに、半導体集積回路１がスタンバイモードとなる。これらの指示は、兼用端子となる外部端子Ｐ１からの入力で制御されるため、メモリ初期化機能とスタンバイモードへの移行機能とを備えつつ、外部端子の低減化を図ることができる。また、メモリ初期化用制御端子及び動作モード制御端子が兼用端子で一本化されたため、その制御も簡単になる。
【００４９】
なお、回路ブロックの初期化及び動作モード移行の機能は、外部端子Ｐ１からの入力とその他の端子からの入力との論理出力が非選択状態のときに、アドレスカウンタ２が初期化されるとともに、半導体集積回路１がスタンバイモードとなるように構成してもよい。
【００５０】
図５（ａ）〜（ｅ）は、本実施例における半導体集積回路を実装した回路基板を示す図である。同図（ａ）に示されているように、回路基板１１は、その表面側に接点１２が形成されている。これらの接点１２は、前述した外部端子Ｐ１〜Ｐ６に接続されているものとする。また、同図（ｂ）に示されているように、回路基板１１の裏面側には半導体集積回路１が実装されている。
【００５１】
同図（ｃ）に示されているように、回路基板１１は略長方形の平板形状である。この回路基板１１には、切欠部１１ａ及び孔部１１ｂが設けられている。これらは、後述するインクカートリッジへの実装の際に、回路基板１１の位置決めに用いられる。また、同図（ｄ）に示されているように、回路基板１１に設けられている各接点１２の表面に、凹部１２ａを設けてもよい。この凹部１２ａを設けることにより、同図（ｅ）に示されているように、後述するインクカートリッジに設けられている接点２９との電気的接続状態を良好にすることができる。
【００５２】
図６（ａ），（ｂ）は、図５に示されている回路基板をインクカートリッジに実装した状態を示す図である。同図（ａ）には、ブラックインクを収容したブラック用インクカートリッジ２０に、回路基板１１が実装された状態が示されている。ブラックインク用カートリッジ２０は、ほぼ直方体として形成された容器２１にブラックインクを含浸させた多孔質体（図示しない）を収容し、上面を蓋体２３により封止されている。容器２１の底面にはホルダに装着されたときにインク供給針に対向する位置にインク供給口２４が形成されている。また、インク供給口側の垂直壁２５の上端には、本体側のレバーの突起に係合する張出部２６が一体に形成されている。この張出部２６は、壁２５の両側に別個に形成されていると共にリブ２６ａを有している。さらに下面と壁２５との間に三角形状のリブ２７が形成されている。
【００５３】
垂直壁２５のインク供給口形成側に、回路基板１１が装着されている。回路基板１１は本体の接点と対向する面に複数の接点を有し、その裏面には記憶素子が実装されている。さらに、垂直壁２５には回路基板１１の位置決めをするための突起２５ａ、２５ｂ、張出部２５ｃ、２５ｄが形成されている。
【００５４】
一方、同図（ｂ）には、カラーインクを収容したカラーインク用カートリッジ３０に、実装された回路基板１１が実装された状態が示されている。カラーインク用カートリッジ３０は、ほぼ直方体として形成された容器３１にインクを含浸させた多孔質体（図示しない）を収容し、上面を蓋体３３により封止されている。容器５１の内部には、５色のカラーインクをそれぞれ別個に収容する５つのインク収容部が区画形成されている。容器３１の底面にはホルダに装着されたときにインク供給針に対向する位置にインク供給口３４が各インク色に応じて形成されている。また、インク供給口側の垂直壁３５の上端には、本体側のレバーの突起に係合する張出部３６が一体に形成されている。この張出部３６は、壁３５の両側に別個に形成されていると共にリブ３６ａを有している。さらに下面と壁３５との間に三角形状のリブ３７が形成されている。また、容器３１は誤挿入防止用の凹部３９を有している。
【００５５】
垂直壁３５のインク供給口形成側には、それぞれのカートリッジ３０の幅方向の中心に位置するように凹部３８が形成され、ここに回路基板１１が装着されている。回路基板１１は本体の接点と対向する面に複数の接点を有し、その裏面には記憶素子が実装されている。さらに、垂直壁３５には回路基板１１の位置決めをするための突起３５ａ、３５ｂ、張出部３５ｃ、３５ｄが形成されている。
【００５６】
図７は、図６に示されているインクカートリッジを装着するインクジェットプリンタ（インクジェット記録装置）の概観を示す図である。同図において、タイミングベルト４１を介して駆動モータ４２に接続されたキャリッジ４３には、図７（ａ）に示されているブラック用インクカートリッジ２０及び図７（ｂ）に示されているカラーインク用カートリッジ３０をそれぞれ格納するホルダ４４が形成されている。また、キャリッジ４３の下面位置には各インクカートリッジ２０，３０からインクの供給を受ける記録ヘッド４５が設けられている。
【００５７】
記録ヘッド４５に連通するインク供給針４６，４７は、装置の奥側、すなわち、タイミングベルト４１側に位置するように、キャリッジ４３の底面に垂直に立設されている。
【００５８】
図８は、図７に示されているキャリッジの構造を示す図である。同図に示されているように、ホルダ４４を形成する垂直壁のうち、インク供給針４６，４７の近傍側で対向する垂直壁４８の上端には、支軸４９，５０を支点として回動自在にレバー５１，５２が取り付けられている。
【００５９】
レバー５１，５２の自由端側に位置する壁５３は、底面側が斜めにカットされた斜面部分を有している。また、垂直壁４８には、接点機構５４，５５が設けられている。接点機構５４，５５は、インクカートリッジを装着した状態において、前述した回路基板１１に設けられている接点と電気的に接続される。これにより、インクカートリッジ内のインクを利用してインクジェット記録を行うことができる。
【００６０】
さらに、ホルダ４４の垂直壁４８には、基台５６が取り付けられている。そして、基台５６の背面には回路基板５７が取り付けられている。この回路基板５７は、接点機構５４，５５と電気的に接続されるので、インクカートリッジに設けられている回路基板１１と回路基板５７とが電気的に接続されることになる。
【００６１】
図９は、ホルダにインクカートリッジを装着する前の状態を示す図であり、図１０（ａ）〜（ｃ）は、ホルダにインクカートリッジを装着する際の状態を示す図である。図９に示されているように、ホルダ４４にインクカートリッジ２０を挿入した状態で、レバー５１を閉じていくと、徐々にインクカートリッジ２０が矢印Ｙの方向に押し下げられてゆく。このとき、図１０（ａ）に示されている状態から図１０（ｃ）に示されている状態へと遷移し、インク供給針４６がインクカートリッジ２０内に挿入される。インク供給針４６がインクカートリッジ２０内に挿入され、インクカートリッジ２０がホルダ４４に対し、完全に装着された状態、すなわち図１０（ｃ）に示されている状態において、インクカートリッジ２０からインクが供給されることになる。
【００６２】
この図１０（ｃ）に示されている状態においては、回路基板１１に設けられた接点１２と、ホルダ４４側に設けられた回路基板５７の接点２９とが電気的に接続される。これによって、インクジェットプリンタは、半導体集積回路１に対して自由にデータの読み書きを行うことができる。具体的には、プリンタの電源オン時には外部端子Ｐ１に“Ｌ”を印加し、読み書き動作を行いたいときには“Ｈ”を印加する。これによって、ロジックをよりシンプルにすることができ、かつ、チップサイズの低減に貢献することができる。
【００６３】
【発明の効果】
以上説明したように本発明は、１ワードが１ビットであり１ワードずつデータ書込みが行われるメモリセルからなるメモリセルアレイに対する初期化の際に、複数ワードを同時に指定することにより、短時間に内蔵メモリを初期化でき、メモリの初期化に要する時間が半導体集積回路を量産する際のスループットを低下させることもなく、デバイスコストが上がることもないという効果がある。また、所定電圧よりも高い電圧が入力された場合に初期化指令が入力されたものとすることにより、自回路のチップセレクト端子と共用した端子を用いることができ、チップ面積が大きくなることを防止できるという効果がある。特に、全ワードを同時に指定することにより、初期化時間をより短くすることができるという効果がある。なお、不揮発性のメモリセルに、少なくともインク残量を記憶することにより、インク残量を常にモニタすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態による半導体集積回路の主要部分の構成を示すブロック図である。
【図２】図１の回路構成を含む半導体集積回路の内部構造を示すブロック図である。
【図３】図２に示されている半導体集積回路における読み出し動作を説明するためのタイミングチャートである。
【図４】図２に示されている半導体集積回路における書込み動作を説明するためのタイミングチャートである。
【図５】図２に示されている半導体集積回路を実装した回路基板を示す図である。
【図６】図５に示されている回路基板をインクカートリッジに実装した状態を示す図である。
【図７】図６に示されているインクカートリッジを装着するインクジェットプリンタの概観を示す図である。
【図８】図７に示されているキャリッジの構造を示す図である。
【図９】ホルダにインクカートリッジを装着する前の状態を示す図である。
【図１０】ホルダにインクカートリッジを装着する際の状態を示す図である。
【符号の説明】
１ 半導体集積回路
２ アドレスカウンタ
３ ロウデコーダ
４ コラムデコーダ
５ メモリセルアレイ
６ ライト／リード制御回路
７ ラッチ回路
８ 入出力制御回路
４０ 初期化選択回路
５０ 全アドレス選択回路
１０３ アドレスデコーダ
Ｇ１〜Ｇ３ アンドゲート
Ｐ１〜Ｐ６ 外部端子
Claims (8)
- チップセレクト信号が入力される端子と、
所定の高電位電圧より高い電圧が前記端子に印加されたことを検出する初期化選択回路であって、ソースが前記チップセレクト信号に接続され、ゲートが前記高電位電圧に接続されるＰｃｈＭＯＳトランジスタと、ドレインが前記ＰｃｈＭＯＳトランジスタのドレインに接続されゲートが基準電圧源に接続され、ソースが低電位電圧に接続されるＮｃｈＭＯＳトランジスタと、前記ＮｃｈＭＯＳトランジスタのドレインが接続されるバッファと、で構成される前記初期化選択回路と、
アドレスデコーダと、
前記アドレスデコーダにデコードされるメモリセルアレイであって、１ワードが１ビットで構成されるメモリセルアレイと、
複数のオアゲートから構成される全アドレス選択回路であって、前記オアゲートの一方の入力端子が前記初期化選択回路の出力に接続され、前記オアゲートのもう一方の入力端子が前記アドレスデコーダの出力に接続される前記全アドレス選択回路と、を含み、
前記初期化選択回路の出力によって前記全アドレス選択回路が前記メモリセルアレイの複数のワードを選択することを特徴とする半導体集積回路。 - 前記アドレスデコーダはコラムデコーダとロウデコーダより構成さ
れることを特徴とする請求項１記載の半導体集積回路。 - クロック入力信号が入力される外部端子と、
アドレスカウンタと、を含み、
前記アドレスカウンタによってカウントされたクロック入力信号のクロック数に応じてア
ドレスが設定されることを特徴とする請求項１乃至２記載の半導体集積回路。 - 前記チップセレクト信号は、
書き込み及び読み出しの機能を有効にする制御を行う
と共に、
前記全アドレス選択回路が前記メモリセルアレイの複数のワードを選択する制御を行う
ことを特徴とする請求項１乃至３記載の半導体集積回路。 - 前記チップセレクト信号は、
所定の電圧で書き込み及び読み出しの機能を有効にする制御を行い、
所定の電圧より高い電圧を加えた場合は前記全アドレス選択回路が前記メモリセルアレイの複数のワードを選択する制御を行う
ことを特徴とする請求項１乃至４記載の半導体集積回路。 - 前記メモリセルは、不揮発性のメモリセルであることを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路。
- 請求項１乃至６のいずれかに記載の半導体集積回路を有し、前記メモリセルに少なくともインク残量を記憶することを特徴とするインクカートリッジ。
- 請求項７記載のインクカートリッジを有し、そのインクカートリッジから供給されるインクを用いて所望の画像情報をプリントすることを特徴とするインクジェット記録装置。
Priority Applications (1)
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