JP3347374B2

JP3347374B2 - デコーダ回路及び半導体記憶装置

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Publication number: JP3347374B2
Application number: JP32428492A
Authority: JP
Inventors: 祥一河村; 博美川嶋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-12-03
Filing date: 1992-12-03
Publication date: 2002-11-20
Anticipated expiration: 2017-11-20
Also published as: JPH06176599A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デコーダ回路に関する
もので有り、特に詳しくは、半導体記憶装置に於ける試
験機能を実行させる場合にワード線若しくはビット線の
少なくとも一方を全選択若しくは全非選択操作を行う場
合に有効に機能するデコーダ回路に関するものである。

【０００２】

【従来の技術】従来から、フラッシュメモリ等を含む半
導体記憶装置を製造する場合、特に新規に作成した当該
製品の量産立ち上げに際しては、当該デバイスの解析
や、量産時の製品保証の為の試験を容易にする為、当該
デバイス内に試験機能が内蔵されており、その機能とし
ては、例えばワード線全選択機能、ワード線全非選択機
能、ビット線全選択及びビット線全非選択機能等が一般
的に設けられている。

【０００３】そして係る各検査機能を実現する回路は、
当該半導体記憶装置のデコーダ回路に設けられている。
図９〜図１２は、従来から一般的に使用されているデコ
ーダ回路に於ける個々のデコーダ部の構成の例を示した
もので有って、例えば、図９に於いては、デコーダ部の
出力段がＣＭＯＳのＮＯＲ回路で構成された例を示して
おり、Ｐチャネル型電界効果トランジスタＴＲＰ１、Ｔ
ＲＰ２、Ｎチャネル型電界効果トランジスタＴＲＮ３、
ＴＲＮ４、Ｐチャネル型電界効果トランジスタＴＲＰ５
及びＮチャネル型電界効果トランジスタＴＲＮ６とが図
示の様に配線され、該Ｐチャネル型電界効果トランジス
タＴＲＰ１の端部が高電位電源Ｖｃｃと接続され、又Ｎ
チャネル型電界効果トランジスタＴＲＮ６の端部が低電
位電源Ｖｓｓと接続されている。

【０００４】更に、当該Ｐチャネル型電界効果トランジ
スタＴＲＰ１のゲートと該Ｎチャネル型電界効果トラン
ジスタＴＲＮ３のゲートが接続され、且つ該Ｎチャネル
型電界効果トランジスタＴＲＮ３のゲートにアドレスバ
ッファＡＤ１の出力が接続されている。又、Ｐチャネル
型電界効果トランジスタＴＲＰ５の一端部は、高電位電
源Ｖｃｃと接続され、又その他の端部は、該デコーダ回
路の出力端ＶＯＴに接続されている。

【０００５】一方、別途設けられた、全選択制御信号Ａ
Ｈは、該Ｐチャネル型電界効果トランジスタＴＲＰ５と
Ｎチャネル型電界効果トランジスタＴＲＮ６とのゲート
に接続され、又全非選択信号／Ａｎは、該Ｐチャネル型
電界効果トランジスタＴＲＰ２とＮチャネル型電界効果
トランジスタＴＲＮ４の各ゲートに接続されている。即
ち、係る従来例に於いては、通常は、ＮＯＲ回路のみで
デコーダとしての機能は発揮出来るが、上記した様に試
験機能を発揮させる為に、特別に該Ｐチャネル型電界効
果トランジスタＴＲＰ５とＮチャネル型電界効果トラン
ジスタＴＲＮ６の制御トランジスタを個々の基本のデコ
ーダ回路にそれぞれ付加して設けているもので有って、
当該各トランジスタを所定の制御信号により、高電位に
維持させるか、低電位に引っ張る様にして、全選択或い
は全非選択の何れかを実行する様にしたものである。

【０００６】例えば、図９に於いては、全選択制御信号
ＡＨにより当該トランジスタＴＲＰ５とＴＲＮ６とをゲ
ートコントロールする事によって、全選択機能を発揮さ
せるか、全非選択機能を発揮させる様にしたものであ
る。つまり、全選択機能を発揮させる場合には、該全選
択制御信号ＡＨを“Ｌ”レベルとして、該Ｐチャネル型
電界効果トランジスタＴＲＰ５をＯＮとなしてワード線
若しくはビット線を高電位に維持させるものであり、又
全非選択機能を発揮させる場合には、該全選択制御信号
ＡＨを“Ｈ”レベルにすると同時に、該全非選択信号／
Ａｎを“Ｈ”レベルとして、該トランジスタＴＲＮ４と
ＴＲＮ６とをＯＮさせる事によって、ワード線若しくは
ビット線を低電位に引張込む事により、全非選択を実行
させるものである。

【０００７】従って、デコーダ回路そのものの回路規模
が大きくなる為、コストアップとなる他、半導体記憶装
置の高集積化が進み、デコーダのレイアウトのピッチが
狭くなると、従来のデコーダ回路では、レイアウトが不
可能となると言う問題も有った。図１０は、図９のデコ
ーダ部の回路と略同一の構成を有するデコーダ部の回路
構成を示したもので有って、当該デコーダ部のデコード
段をＣＭＯＳのＮＯＲ回路で構成したものであって、図
９との違いは、全非選択信号／Ａｎの代わりに全選択信
号Ａｎを使用し、又該デコーダ部の出力端にインバータ
ＩＮＶ１を接続したもので有って、論理レベルを図９と
は反対に設定したものである。

【０００８】又、図１１は、図９に対応して当該デコー
ダ回路の出力段がＣＭＯＳのＮＡＮＤ回路で構成されて
いる例を示したもので有って、Ｐチャネル型電界効果ト
ランジスタＴＲＰ１１、ＴＲＰ１２、ＴＲＰ１３、Ｎチ
ャネル型電界効果トランジスタＴＲＮ１４、ＴＲＮ１
５、ＴＲＮ１６とが図示の様に配線され、該Ｐチャネル
型電界効果トランジスタＴＲＰ１１の端部が高電位電源
Ｖｃｃと接続され、又Ｎチャネル型電界効果トランジス
タＴＲＮ１６の端部が低電位電源Ｖｓｓと接続されてい
る。

【０００９】又、該Ｎチャネル型電界効果トランジスタ
ＴＲＮ１５の一端部が、低電位電源Ｖｓｓと接続され又
その他端部が該デコーダ部の出力端と接続されている。
更に、当該Ｐチャネル型電界効果トランジスタＴＲＰ１
２のゲートと該Ｎチャネル型電界効果トランジスタＴＲ
Ｎ１４のゲートが接続され、且つ該Ｎチャネル型電界効
果トランジスタＴＲＮ１４のゲートにアドレスバッファ
ＡＤ２の出力が接続されている。

【００１０】一方、別途設けられた、全非選択制御信号
ＡＬは、該Ｐチャネル型電界効果トランジスタＴＲＰ１
１とＮチャネル型電界効果トランジスタＴＲＮ１５との
ゲートに接続され、又全選択信号Ａｎは、該Ｐチャネル
型電界効果トランジスタＴＲＰ１３とＮチャネル型電界
効果トランジスタＴＲＮ１６の各ゲートに接続されてい
る。

【００１１】本具体例に於いては、全非選択制御信号Ａ
Ｌを“Ｈ”レベルとすると、該トランジスタＴＲＮ１５
がＯＮとなり、当該デコーダ部の出力端を低電位電圧に
引っ張るので、該ワード線若しくはビット線の何れか一
方が、非選択となる。又全選択の場合には、全非選択制
御信号ＡＬを“Ｌ”レベルとすると同時に、該全選択信
号Ａｎを“Ｌ”レベルとなし、該トランジスタＴＲＰ１
１とＴＲＰ１３とをＯＮさせる事によって、該デコーダ
部の出力端の電位を高電位電圧Ｖｃｃに固定する事が出
来る。

【００１２】更に図１２は、図１１のデコーダ部の回路
と略同一の構成を有するデコーダ部の回路構成を示した
もので有って、当該デコーダ部のデコード段をＣＭＯＳ
のＮＡＮＤ回路で構成したものであって、図１１との違
いは、全選択信号Ａｎの代わりに全非選択信号／Ａｎを
使用し、又該デコーダ部の出力端にインバータＩＮＶ２
１を接続したもので有って、論理レベルを図１１とは反
対に設定したものである。

【００１３】係る、従来のデコーダ回路の何れに於いて
も、上記した様な問題点が存在するもので有る事は明ら
かである。

【００１４】

【発明が解決しようとする課題】本発明の目的は、係る
従来技術に於ける問題を解決し、簡易な回路構成によ
り、該デコーダ回路全体の回路規模を増大させることな
く、試験モードに於いて、ワード線若しくはビット線を
全選択若しくは全非選択させる為の機能を有し、然も高
集積化に適した安価なデコーダ回路を提供するものであ
る。

【００１５】

【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明は、アドレ
ス信号をデコードする複数個のデコード段と、高電位電
圧または基準電位電圧が供給される第１の電源供給端子
と、第２の電源供給端子とを備え、前記複数個のデコー
ド段それぞれのデコード信号及び第１の制御信号に応答
して出力を行う複数個の出力段と、前記複数個の出力段
の前記第２の電源供給端子に共通に接続され、第２の制
御信号に応じて、高電位電圧または基準電位電圧のいず
れかに切り替えて、前記第２の電源供給端子に供給する
１個の電圧切り替え手段とを備え、前記複数個の出力段
は、前記第１及び第２の制御信号の信号レベルが第１の
組合せのときに、前記複数個のデコード段の出力に応じ
た出力を行い、前記第１及び第２の制御信号の信号レベ
ルが第２の組合せのときに、前記高電位電圧を出力し、
前記第１及び第２の制御信号の信号レベルが第３の組合
せのときに、前記基準電位電圧を出力することを特徴と
するデコーダ回路である。

【００１６】

【作用】本発明に係る該デコーダ回路に於いては、上記
した様な技術構成を有しているので、従来のデコーダ回
路に対して、例えばインバータ等の電圧切り換え手段を
付加し、当該試験モードに於いて、当該デコーダ部に印
加される電圧を高電位電圧、例えばＶｃｃと低電位電
圧、即ち基準電圧、例えばＶｓｓとに適宜切り換える事
により、当該デコーダ回路の全ワード線若しくは全ビッ
ト線を同時に全選択状態とするか、全非選択状態との何
れかを容易に設定する事が可能となる。

【００１７】

【実施例】以下に、本発明に係るデコーダ回路の具体例
を図面を参照しながら詳細に説明する。図１は、本発明
に係るデコーダ回路の一具体例の構成の例を示したブロ
ックダイアグラムで有って、図中、半導体記憶装置に於
けるデコーダ回路１で有って、当該デコーダ回路１の出
力段若しくはデコード段が、高電位電圧を供給する第１
の電源４、と制御信号により基準電位電圧と該高電位電
圧の何れかを供給しうる第２の電源５とに接続されてい
るデコーダ回路が示されている。

【００１８】即ち、図１に示される具体例に於いては、
デコーダ回路１の出力段を構成する複数個のデコーダ部
ＤＥＣ１〜ＤＥＣｎに本発明を適用した例を示したもの
で有って、各デコーダ部ＤＥＣ１〜ＤＥＣｎのそれぞれ
には、高電位電圧、例えばＶｃｃを供給する第１の電源
４が設けられていると共に、アドレス信号Ａ０〜Ａｍ及
び／Ａ０〜／Ａｍが入力され、更には、当該デコーダ部
の出力端部ＶＯＴ１〜ＶＯＴｎがそれぞれに設けられて
いる。

【００１９】そして、本発明に於ける特徴部分である制
御信号例えばＡＨにより基準電位電圧例えばＶｓｓと該
高電位電圧例えばＶｃｃの何れかを供給しうる様に構成
された第２の電源５が、該複数個のデコーダ部ＤＥＣ１
〜ＤＥＣｎに対して一個配置されており、当該第２の電
源５の出力端が、該複数個のデコーダ部ＤＥＣ１〜ＤＥ
Ｃｎの各入力に接続されている。

【００２０】又全非選択信号／Ａｎも該複数個のデコー
ダ部ＤＥＣ１〜ＤＥＣｎに対して一個配置されており、
当該全非選択信号／Ａｎが、該複数個のデコーダ部ＤＥ
Ｃ１〜ＤＥＣｎの各入力に接続されている。本発明に係
る該第２の電源５は、上記した機能を有するものであれ
ば如何なる構成の回路でも使用する事が可能であるが、
その一例として、図１に示す様に、インバータ回路６で
構成され、制御信号ＡＨの信号レベルに応答して、当該
インバータ回路６の出力から、該高電位電圧Ｖｃｃ若し
くは基準電位電圧、即ち低電位電圧Ｖｓｓの何れかを出
力させる様に構成された回路を用いる事も可能である。

【００２１】ここで、図１に示す具体例の動作に付いて
説明すると、全非選択時には、該全非選択信号／Ａｎを
“Ｈ”レベルとし又該制御信号ＡＨを“Ｈ”レベルに設
定する。この時、該インバータ回路６の出力は、“Ｌ”
レベル、即ちＶｓｓとなるので、該インバータ回路６に
接続されている全てのデコーダ部ＤＥＣ１〜ＤＥＣｎは
従来のデコーダと同様の動作をし、該複数個のデコーダ
部ＤＥＣ１〜ＤＥＣｎの出力端部ＶＯＴ１〜ＶＯＴｎは
全て“Ｌ”レベルとなり全非選択状態を設定出来る。

【００２２】又、全選択時には、該全非選択信号／Ａｎ
を“Ｈ”レベルとし又該制御信号ＡＨを“Ｌ”レベルに
設定する。この時該インバータ回路６の出力は、“Ｈ”
レベル、即ちＶｃｃとなるので、該インバータ回路６に
接続されている全てのデコーダ部ＤＥＣ１〜ＤＥＣｎに
はＶｃｃのみが供給され、該複数個のデコーダ部ＤＥＣ
１〜ＤＥＣｎの出力端部ＶＯＴ１〜ＶＯＴｎは全て
“Ｈ”レベル、つまりＶｃｃとなり全選択状態を設定出
来る。

【００２３】上記した様に、本発明に於いては、該第２
の電源５は、該複数個のデコーダ部ＤＥＣ１〜ＤＥＣｎ
に対して一個で良いため、当該デコーダ回路に余分な回
路、若しくはトランジスタ等を付加する必要がないの
で、デコーダ回路そのものの回路規模を大きくする事な
く、当該試験モードに於けるワード線若しくはビット線
の全選択操作若しくは全非選択操作が容易に実行しえる
と言う効果を奏するものである。

【００２４】次に、本発明に係る該デコーダ回路の他の
具体例を図２を参照しながら説明する。図２の構成は、
基本的には、図１に示された本発明の具体例と同一であ
るが、その対象が、デコーダ回路のデコード段３に適用
したものである。即ち、各デコーダのデコード段部３は
複数個のデコード段部ｄｅｃ１〜ｄｅｃｎで構成され、
そのそれぞれには、高電位電圧、例えばＶｃｃを供給す
る第１の電源４が設けれていると共に、デコーダ選択信
号Ａ０〜Ａｍ及び／Ａ０〜／Ａｍが入力され、更には、
当該デコーダ部の出力端Ｎ１〜Ｎｎは、インバータＩＮ
Ｖ７−１〜ＩＮＶ７−ｎを介して出力部ＶＯＴ１〜ＶＯ
Ｔｎとそれぞれに接続されている。

【００２５】そして、本発明に於ける特徴部分である、
制御信号例えばＡＬにより基準電位電圧例えばＶｓｓと
該高電位電圧例えばＶｃｃの何れかを供給しうる様に構
成された第２の電源５が、該複数個のデコーダ部ｄｅｃ
１〜ｄｅｃｎに対して一個配置されており、当該第２の
電源５の出力端が、該複数個のデコーダ部ｄｅｃ１〜ｄ
ｅｃｎの各入力に接続されている。

【００２６】又全選択信号Ａｎも該複数個のデコーダ部
ｄｅｃ１〜ｄｅｃｎに対して一個配置されており、当該
全選択信号Ａｎが、該複数個のデコーダ部ｄｅｃ１〜ｄ
ｅｃｎの各入力に接続されている。本発明に係る該第２
の電源５は、図１に示される様なインバータ回路６で構
成され、制御信号ＡＬの信号レベルに応答して、当該イ
ンバータ回路６の出力から、該高電位電圧Ｖｃｃ若しく
は基準電位電圧、即ち低電位電圧Ｖｓｓの何れかを出力
させる様に構成された回路を用いる事も可能である。

【００２７】ここで、図２に示す具体例の動作に付いて
説明すると、全選択時には、該全選択信号Ａｎを“Ｈ”
レベルとし又該制御信号ＡＬを“Ｈ”レベルに設定す
る。この時、該インバータ回路６の出力は、“Ｌ”レベ
ル、即ちＶｓｓとなるので、該インバータ回路６に接続
されている全てのデコーダ部ｄｅｃ１〜ｄｅｃｎは従来
のデコーダ部と同様の動作をし、該複数個のデコーダ部
ｄｅｃ１〜ｄｅｃｎの出力端Ｎ１〜Ｎｎは、すべてＶｓ
ｓ即ち“Ｌ”レベルを出力するので、その信号が、イン
バータＩＮＶ７−１〜ＩＮＶ７−ｎを介して論理反転さ
れて、出力端部ＶＯＴ１〜ＶＯＴｎは全て“Ｈ”レベル
となり全選択状態を設定出来る。

【００２８】又、全非選択時には、該全選択信号Ａｎを
“Ｈ”レベルとし又該制御信号ＡＬを“Ｌ”レベルに設
定する。この時該インバータ回路６の出力は、“Ｈ”レ
ベル、即ちＶｃｃとなるので、該インバータ回路６に接
続されている全てのデコーダ部ｄｅｃ１〜ｄｅｃｎには
Ｖｃｃのみが供給され、該複数個のデコーダ部ｄｅｃ１
〜ｄｅｃｎの出力端Ｎ１〜Ｎｎは、すべてＶｃｃ即ち
“Ｈ”レベルを出力するので、その信号が、インバータ
ＩＮＶ７−１〜ＩＮＶ７−ｎを介して論理反転されて、
出力端部ＶＯＴ１〜ＶＯＴｎは全て“Ｌ”レベルとなり
全非選択状態を設定出来る。

【００２９】次に、本発明に係る該デコーダ回路の更に
他の具体例を図３を参照しながら説明する。図３の構成
は、基本的には、図１に示された本発明の具体例と同一
であるが、信号の電気的極性を反転させて使用した場合
の例を示すものである。図３に示される具体例に於いて
は、デコーダ回路１の出力段を構成する複数個のデコー
ダ部ＤＥＣ１〜ＤＥＣｎに本発明を適用した例を示した
もので有って、各デコーダ部ＤＥＣ１〜ＤＥＣｎのそれ
ぞれには、低電位電圧、例えばＶｓｓを供給する第１の
電源４が設けれていると共に、アドレス信号Ａ０〜Ａｍ
及び／Ａ０〜／Ａｍが入力され、更には、当該デコーダ
部の出力端部ＶＯＴ１〜ＶＯＴｎがそれぞれに設けられ
ている。

【００３０】そして、本発明に於ける特徴部分である制
御信号例えばＡＬにより基準電位電圧例えばＶｓｓと該
高電位電圧例えばＶｃｃの何れかを供給しうる様に構成
された第２の電源５が、該複数個のデコーダ部ＤＥＣ１
〜ＤＥＣｎに対して一個配置されており、当該第２の電
源５の出力端が、該複数個のデコーダ部ＤＥＣ１〜ＤＥ
Ｃｎの各入力に接続されている。

【００３１】又全選択信号Ａｎも該複数個のデコーダ部
ＤＥＣ１〜ＤＥＣｎに対して一個配置されており、当該
全選択信号Ａｎが、該複数個のデコーダ部ＤＥＣ１〜Ｄ
ＥＣｎの各入力に接続されている。本発明に係る該第２
の電源５は、例えば図１に示す様に、インバータ回路６
で構成され、制御信号ＡＬの信号レベルに応答して、当
該インバータ回路６の出力から、該高電位電圧Ｖｃｃ若
しくは基準電位電圧、即ち低電位電圧Ｖｓｓの何れかを
出力させる様に構成された回路を用いる事も可能であ
る。

【００３２】ここで、図３に示す具体例の動作に付いて
説明すると、全選択時には、該全選択信号Ａｎを“Ｌ”
レベルとし又該制御信号ＡＬを“Ｌ”レベルに設定す
る。この時、該インバータ回路６の出力は、“Ｈ”レベ
ル、即ちＶｃｃとなるので、該インバータ回路６に接続
されている全てのデコーダ部ＤＥＣ１〜ＤＥＣｎは従来
のデコーダ部と同様の動作をし、該複数個のデコーダ部
ＤＥＣ１〜ＤＥＣｎの出力端部ＶＯＴ１〜ＶＯＴｎは全
て“Ｈ”レベルとなり全選択状態を設定出来る。

【００３３】又、全非選択時には、該全選択信号Ａｎを
“Ｌ”レベルとし又該制御信号ＡＬを“Ｈ”レベルに設
定する。この時該インバータ回路６の出力は、“Ｌ”レ
ベル、即ちＶｓｓとなるので、該インバータ回路６に接
続されている全てのデコーダ部ＤＥＣ１〜ＤＥＣｎには
Ｖｓｓのみが供給され、該複数個のデコーダ部ＤＥＣ１
〜ＤＥＣｎの出力端部ＶＯＴ１〜ＶＯＴｎは全て“Ｌ”
レベル、つまりＶｓｓとなり全非選択状態を設定出来
る。

【００３４】次に、本発明に係る該デコーダ回路の他の
具体例を図４を参照しながら説明する。図４の構成は、
基本的には、図３に示された本発明の具体例と同一であ
るが、その対象が、デコーダ回路のデコード段３に適用
したものである。即ち、各デコーダのデコード段部３は
複数個のデコード段部ｄｅｃ１〜ｄｅｃｎで構成され、
そのそれぞれには、低電位電圧、例えばＶｓｓを供給す
る第１の電源４が設けれていると共に、デコーダ選択信
号Ａ０〜Ａｍ及び／Ａ０〜／Ａｍが入力され、更には、
当該デコーダ部の出力端Ｎ１〜Ｎｎは、インバータＩＮ
Ｖ７−１〜ＩＮＶ７−ｎを介して出力部ＶＯＴ１〜ＶＯ
Ｔｎとそれぞれに接続されている。

【００３５】そして、本発明に於ける特徴部分である、
制御信号例えばＡＨにより基準電位電圧例えばＶｓｓと
該高電位電圧例えばＶｃｃの何れかを供給しうる様に構
成された第２の電源５が、該複数個のデコーダ部ｄｅｃ
１〜ｄｅｃｎに対して一個配置されており、当該第２の
電源５の出力端が、該複数個のデコーダ部ｄｅｃ１〜ｄ
ｅｃｎの各入力に接続されている。

【００３６】又全非選択信号／Ａｎも該複数個のデコー
ダ部ｄｅｃ１〜ｄｅｃｎに対して一個配置されており、
当該全非選択信号／Ａｎが、該複数個のデコーダ部ｄｅ
ｃ１〜ｄｅｃｎの各入力に接続されている。本発明に係
る該第２の電源５は、図３に示される様なインバータ回
路６で構成され、制御信号ＡＨの信号レベルに応答し
て、当該インバータ回路６の出力から、該高電位電圧Ｖ
ｃｃ若しくは基準電位電圧、即ち低電位電圧Ｖｓｓの何
れかを出力させる様に構成された回路を用いる事も可能
である。

【００３７】ここで、図４に示す具体例の動作に付いて
説明すると、全非選択時には、該全非選択信号／Ａｎを
“Ｌ”レベルとし又該制御信号ＡＨを“Ｌ”レベルに設
定する。この時、該インバータ回路６の出力は、“Ｈ”
レベル、即ちＶｃｃとなるので、該インバータ回路６に
接続されている全てのデコーダ部ｄｅｃ１〜ｄｅｃｎは
従来のデコーダと同様に動作し、該複数個のデコーダ部
ｄｅｃ１〜ｄｅｃｎの出力端Ｎ１〜Ｎｎは、すべてＶｃ
ｃ即ち“Ｈ”レベルを出力するので、その信号が、イン
バータＩＮＶ７−１〜ＩＮＶ７−ｎを介して論理反転さ
れて、出力端部ＶＯＴ１〜ＶＯＴｎは全て“Ｌ”レベル
となり全非選択状態を設定出来る。

【００３８】又、全選択時には、該全非選択信号／Ａｎ
を“Ｌ”レベルとし又該制御信号ＡＨを“Ｈ”レベルに
設定する。この時該インバータ回路６の出力は、“Ｌ”
レベル、即ちＶｓｓとなるので、該インバータ回路６に
接続されている全てのデコーダ部ｄｅｃ１〜ｄｅｃｎに
はＶｓｓのみが供給され、該複数個のデコーダ部ｄｅｃ
１〜ｄｅｃｎの出力端Ｎ１〜Ｎｎは、すべてＶｓｓ即ち
“Ｌ”レベルを出力するので、その信号が、インバータ
ＩＮＶ７−１〜ＩＮＶ７−ｎを介して論理反転されて、
出力端部ＶＯＴ１〜ＶＯＴｎは全て“Ｈ”レベルとなり
全選択状態を設定出来る。

【００３９】上記した様に、本発明に於いては、該第２
の電源５は、該複数個のデコーダ部ＤＥＣ１〜ＤＥＣｎ
に対して一個で良いため、当該デコーダ回路に余分な回
路、若しくはトランジスタ等を付加する必要がないの
で、デコーダ回路そのものの回路規模を大きくする事な
く、当該試験モードに於けるワード線若しくはビット線
の全選択操作若しくは全非選択操作が容易に実行しえる
と言う効果を奏するものである。

【００４０】図５（Ａ）と図５（Ｂ）は、本発明に係る
図１のブロックダイアグラムをより詳細に説明した図で
あり、特に図５（Ｂ）は図１の構成をトランジスタレベ
ルで説明した図である。即ち、図５（Ａ）に於いては、
デコーダ回路１は、出力段部２を構成する複数のデコー
ダ部ＤＥＣ１〜ＤＥＣｎで構成されており、その各デコ
ーダ部ＤＥＣ１〜ＤＥＣｎのそれぞれは、アドレス信号
Ａ０〜Ａｍ及び／Ａ０〜／Ａｍが入力されるＮＡＮＤゲ
ート回路１０と該出力端部ＶＯＴ１〜ＶＯＴｎのそれぞ
れに、その出力部が接続され、又該ＮＡＮＤゲート回路
の出力と該全非選択信号／Ａｍとが入力されるＮＯＲゲ
ート回路１１とで構成されており、その他の回路構成
は、図１と同一であり、又その動作も図１と同一であ
る。

【００４１】尚、図５（Ｂ）は、図５（Ａ）の各回路の
構成の例をトランジスタベースで説明したもので有っ
て、該ＮＡＮＤゲート回路は、高電位電源Ｖｃｃと低電
位電源Ｖｓｓとの間に、Ｐチャネル型電界効果トランジ
スタＴＲＰ９１、ＴＲＰ９２、ＴＲＮ９３１〜ＴＲＮ９
３ｎが図示されている様に配列されており、又該ＮＯＲ
ゲート回路１１は、図９に示される様な従来公知のＮＯ
Ｒゲート回路を使用出来、更に該インバータ６も従来公
知のＣＭＯＳインバータを用いる事が出来る。

【００４２】又、図５に示されるデコーダ回路の動作
は、図１のデコーダ回路と同一であるのでその説明は省
略する。図６（Ａ）と図６（Ｂ）は、本発明に係る図２
のブロックダイアグラムをより詳細に説明した図であ
り、特に図６（Ｂ）は図２の構成をトランジスタレベル
で説明した図である。

【００４３】即ち、図６（Ａ）に於いては、デコーダ回
路１は、デコーダ部３を構成する複数のデコーダ部ｄｅ
ｃ１〜ｄｅｃｎで構成されており、又、インバータＩＮ
Ｖ７−１〜ＩＮＶ７−ｎが付加された点が図５（Ａ）の
構成と異なっている。又、図６に示されるデコーダ回路
の動作は、図２のデコーダ回路と同一であるのでその説
明は省略する。

【００４４】更に、図７（Ａ）と図７（Ｂ）も上記と同
様に、図３に相当する本発明に係るデコーダ回路をゲー
ト形式及びトランジスタレベルでそれぞれ説明した図で
ある。図７（Ａ）と図７（Ｂ）が、前記図５及び図６と
異なる点は、該デコーダ部の出力段を構成するゲートが
何れもＮＡＮＤゲート回路１０、１０’で構成されてい
る点にある。

【００４５】然しながら、該ＮＡＮＤゲート回路１０
は、図５に示されている構成と同一であり、又該ＮＡＮ
Ｄゲート回路１０’は、図１１或いは図１２に示されて
いるＮＡＮＤゲート回路と同一のものが使用され、又イ
ンバータ６も公知の構成のものが使用されている。従っ
て、図７（Ａ）と図７（Ｂ）に示されるデコーダ回路の
動作は、図３のデコーダ回路と同一であるのでその説明
は省略する。

【００４６】又、図８（Ａ）と図８（Ｂ）も上記と同様
に、図４に相当する本発明に係るデコーダ回路をゲート
形式及びトランジスタレベルでそれぞれ説明した図であ
る。図８（Ａ）と図８（Ｂ）が、前記図５及び図６と異
なる点は、図７と同様に、該デコーダ部の出力段を構成
するゲートが何れもＮＡＮＤゲート回路１０、１０’で
構成されている点にある。

【００４７】然しながら、上記した様に、該ＮＡＮＤゲ
ート回路１０は、図５に示されている構成と同一であ
り、又該ＮＡＮＤゲート回路１０’は、図１１或いは図
１２に示されているＮＡＮＤゲート回路と同一のものが
使用され、又インバータ６も公知の構成のものが使用さ
れている。従って、図８（Ａ）と図８（Ｂ）に示される
デコーダ回路の動作は、図４のデコーダ回路と同一であ
るのでその説明は省略する。

【００４８】つまり、本発明に係るデコーダ回路に於い
ては、ワード線全選択機能、ワード線全非選択機能、ビ
ット線全選択機能、ビット線全非選択機能のいずれをも
実現させる為に、複数個のデコーダ部を有する一つのデ
コーダ回路に対してインバータを含む少なくとも２種の
電源電圧を選択的に出力しうる切り換え手段を持った第
２の電源を設けるのみで良く、係る機能を実現するのに
当該デコーダ回路の回路規模を増大させることなく、従
って高集積化された半導体記憶装置のデコーダとして適
したものである。

【００４９】又、本発明に係る該デコーダ回路は、近
年、フラッシュメモリ等の高機能化半導体記憶装置で且
つ低電圧化が進んでいる分野に於いては、負電圧を用い
て当該半導体記憶装置を駆動する事が考えられるので、
従来の仕様に従って製造された半導体記憶装置を、この
様な低電圧、若しくは負の電圧で駆動させる様な場合に
は、本発明に係るデコーダ回路を付加しておく事によっ
て、必要な場合には、電圧を切り換えて使用する事が可
能となるので、係る分野にも本発明は有効に適用する事
が出来る。

【００５０】一方、半導体記憶装置を試験モードとして
各種の試験を実行する際に、実際に使用される電圧より
もかなり高い電圧を用いて試験モードに切り換わる様に
なっているのが通常である。つまり、ユーザーが、誤っ
て高い電圧を該半導体記憶装置に印加してしまった場合
に、試験モードに切り換わってしまうと誤動作を来た
し、又、各種のデータが破壊されてしまう危険がある。

【００５１】その為、半導体記憶装置には、一般的に、
通常の使用条件よりも高い電圧を印加した場合にのみ当
該試験モードに入れる様に構成されている。例えば、図
１３には、該試験モードに入る為に印加される当該高電
圧を検出する為の検出回路２０が示されている。即ち、
Ｐチャネル型トランジスタＴＲＰ１３とＮチャネル型ト
ランジスタＴＲＮ１３とが直列に接続され、両トランジ
スタの接続ノード部Ｎ１３から適宜のバッファＢＦ１３
を介して試験回路に接続される出力端部ＴＥＳＴが設け
られており、該Ｐチャネル型トランジスタＴＲＰ１３と
Ｎチャネル型トランジスタＴＲＮ１３の各ゲートには、
高電位電源電圧Ｖｃｃが接続され、又該Ｐチャネル型ト
ランジスタＴＲＰ１３の自由端部は、該高電位電源電圧
Ｖｃｃよりも電位が高い電圧を出力する電源ＶＩＮと接
続されている。

【００５２】尚、該Ｎチャネル型トランジスタＴＲＮ１
３の他端は、低電位電源、例えばＶｓｓ若しくは接地電
源に接続されている。係る高電圧検出回路２０において
は、該高電位電源Ｖｃｃが安定している通常の状態に於
いては、特に問題は発生しないが、電源投入時の高電位
電源Ｖｃｃが安定していない状態で、上記の問題が発生
する。

【００５３】即ち、図１４に示す様に、該高電位電源Ｖ
ｃｃが時刻ｔ０で該半導体記憶装置等に投入された場
合、時刻ｔ１以降では、該高電位電源Ｖｃｃが安定して
いるので、時刻ｔ２で、該高電位電源Ｖｃｃよりも電圧
の高いＶＩＮ電圧Ｐが入力されると、該Ｐチャネル型ト
ランジスタＴＲＰ１３は、ゲート電圧より高い電圧が当
該ソース端子に印加され、その電位差が、該Ｐチャネル
型トランジスタＴＲＰ１３のしきい値電圧を越えた場合
に、当該トランジスタＴＲＰ１３はＯＮ状態となり、そ
れによって当該ＴＥＳＴ端子からＴＥＳＴ信号Ｔが出力
され、所定の試験モードに入る事になる。

【００５４】然しながら、当該時刻ｔ０から時刻ｔ１迄
の間は、高電位電源Ｖｃｃが安定していない状態にある
ので、何らかの原因で、ＶＩＮ電圧が先に立ち上がり、
例えば時刻ｔ３に於いて該高電位電源Ｖｃｃと該ＶＩＮ
電圧との間に、該Ｐチャネル型トランジスタＴＲＰ１３
のしきい値電圧を越える電位さが形成された場合には、
当該ＴＥＳＴ端子からＴＥＳＴ信号ＴＥが出力されてし
まうので、意図しない場合での試験モードの切り換わり
が生じ、誤動作が発生する事になる。

【００５５】係る状態は、該ＶＩＮ電圧を高電位電源Ｖ
ｃｃを投入するよりも先に投入する場合に良く発生する
ものである。本発明に於いては、係る誤動作を防止する
為に、図１５に示す様な検出回路２０を半導体記憶装置
に設置する事によって、係る従来の問題点を解決する事
が出来た。

【００５６】即ち、第１の導電型を有する第１のトラン
ジスタＴ１と第２の導電型を有する第２のトランジスタ
Ｔ２を直列に接続し、該第１と第２のトランジスタＴ１
とＴ２の接続部に第１の出力端部Ｎ１を設けると同時に
該第１と第２のトランジスタの各ゲートを高電位電源Ｖ
ｃｃに接続させ、且つ該第１のトランジスタＴ１の一端
部を外部入力端子ＶＩＮと接続させると共に該第２のト
ランジスタＴ２の一端部を低電位電源Ｖｓｓ若しくはＧ
ＮＤに接続させて第１の検出回路部Ｋ１を構成し、一
方、第２の導電型を有する第３のトランジスタＴ３と第
１の導電型を有する第４のトランジスタＴ４を直列に接
続し、該第３と第４のトランジスタＴ３とＴ４の接続部
に第２の出力端部Ｎ２を設けると同時に該第３と第４の
トランジスタの各ゲートを高電位電源Ｖｃｃに接続さ
せ、且つ該第３のトランジスタＴ３の一端部を外部入力
端子ＶＩＮと接続させると共に該第４のトランジスタＴ
４の一端部を低電位電源Ｖｓｓ若しくはＧＮＤに接続さ
せて第２の検出回路部Ｋ２を構成し、該第１と第２の検
出回路部Ｋ１とＫ２の各出力端Ｎ１とＮ２からの出力信
号を論理演算する演算回路Ｅ１を介して試験信号ＴＥＳ
Ｔを発生させる様に構成したものである。

【００５７】即ち、係る具体例に於いては、電源の投入
の順序に係わらず、意図しない試験信号の発生を有効に
防止し、意図した場合のみの高電位電圧レベルＶＩＮを
検出して試験モードに入れる様に構成されている。つま
り、図１５に於いて、該第１の導電型を有するトランジ
スタは、例えばＰチャネル型電界効果トランジスタで有
っても良く又第２の導電型を有するトランジスタとして
は、Ｎチャネル型電界効果トランジスタで有っても良
い。

【００５８】又、該高電位電源、例えばＶｃｃは、内部
電源で有っても良く又外部電源で有っても良い。更に該
外部入力端子ＶＩＮは、該半導体記憶装置の試験を実行
する際の試験モードに入る為に該高電位電源、例えばＶ
ｃｃよりも高い電圧を印加する事が可能な端子である。

【００５９】又、該演算回路Ｅ１は、例えばＮＡＮＤゲ
ート回路で有っても良く、その出力端には必要に応じて
インバータＩＮＶが接続されていても良い。係る構成を
有する高電圧検出回路２０に於いては、先ず当該高電位
電源Ｖｃｃが、安定している通常の場合には、該第３の
トランジスタＴ３はＯＮしており又第４のトランジスタ
Ｔ４がカットオフしているので、従って該第２の検出回
路部Ｋ２の出力端Ｎ２は、“Ｈ”レベルの信号を出力し
ているので、当該試験端子ＴＥＳＴからは、該第１の検
出回路部Ｋ１の出力端Ｎ１の出力信号が出力されるの
で、従来の回路と同様の動作が保証される。

【００６０】一方、当該高電位電源Ｖｃｃが投入された
時点に於いては、上記した様に、該第１の検出回路部Ｋ
１の出力端Ｎ１から、誤って“Ｈ”レベルの信号が出力
される危険があるが、該第２の検出回路部Ｋ２に於い
て、仮に該高電位電圧レベルＶＩＮの印加電圧が、該該
高電位電源Ｖｃｃよりも高く、且つ該第１のトランジス
タＴ１のしきい値電圧を越えた場合には、該第３のトラ
ンジスタＴ３が弱くＯＮするか、若しくはＯＦＦとなり
該第４のトランジスタＴ４がＯＮとなるので、該第２の
検出回路部Ｋ２の出力端Ｎ２の電位は“Ｌ”レベルとな
るので、該試験端子ＴＥＳＴは、“Ｈ”レベルとならず
“Ｌ”レベルに維持される事になる。

【００６１】従って、図１６に示す様に、本発明に係る
上記具体例の場合には、意図しない試験モード出力の発
生が完全に防止される。

【００６２】

【発明の効果】本発明に係る該デコーダ回路は、上記し
た様な構成を採用しているので、ワード線全選択機能、
ワード線全非選択機能、ビット線全選択機能、ビット線
全非選択機能のいずれをも実現させる為に、複数個のデ
コーダ部を有する一つのデコーダ回路に対してインバー
タを含む少なくとも２種の電源電圧を選択的に出力しう
る切り換え手段を持った第２の電源を設けるのみで良
く、係る機能を実現するのに当該デコーダ回路の回路規
模を増大させることなく、従って高集積化された半導体
記憶装置のデコーダとして適したものである。

【図面の簡単な説明】

【図１】図１は、本発明に係るデコーダ回路の一具体例
の構成を示すブロックダイアグラムである。

【図２】図２は、本発明に係るデコーダ回路の他の具体
例の構成を示すブロックダイアグラムである。

【図３】図３は、本発明に係るデコーダ回路の別の具体
例の構成を示すブロックダイアグラムである。

【図４】図４は、本発明に係るデコーダ回路の更に他の
具体例の構成を示すブロックダイアグラムである。

【図５】図５（Ａ）及び図５（Ｂ）は、図１に示す本発
明に係るデコーダ回路の詳細な構成を示す図である。

【図６】図６（Ａ）及び図６（Ｂ）は、図２に示す本発
明に係るデコーダ回路の詳細な構成を示す図である。

【図７】図７（Ａ）及び図７（Ｂ）は、図３に示す本発
明に係るデコーダ回路の詳細な構成を示す図である。

【図８】図８（Ａ）及び図８（Ｂ）は、図４に示す本発
明に係るデコーダ回路の詳細な構成を示す図である。

【図９】図９は、従来に於けるデコーダ回路の一具体例
の構成を示すブロックダイアグラムである。

【図１０】図１０は、従来に於けるデコーダ回路の他の
具体例の構成を示すブロックダイアグラムである。

【図１１】図１１は、従来に於けるデコーダ回路の別の
具体例の構成を示すブロックダイアグラムである。

【図１２】図１２は、従来に於けるデコーダ回路の更に
他の具体例の構成を示すブロックダイアグラムである。

【図１３】図１３は、従来に於ける半導体記憶装置に使
用されている試験モード信号検出回路の一具体例の構成
を示す図である。

【図１４】図１４は、図１３に示す試験モード信号検出
回路に於ける問題点を説明する図である。

【図１５】図１５は、本発明に於いて半導体記憶装置に
使用される試験モード信号検出回路の一具体例の構成を
示す図である。

【図１６】図１６は、本発明に係る試験モード信号検出
回路を使用した場合のタイミングチャートである。

【符号の説明】

１…デコーダ回路２…デコーダ部出力段３…デコーダ部デコード段４…第１の電源５…第２の電源６…インバータ１０、１０’…ＮＡＮＤゲート回路１１…ＮＯＲゲート回路２０…試験モード用高電位電圧検出手段

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 16/06

Claims

(57)【特許請求の範囲】

【請求項１】アドレス信号をデコードする複数個のデ
コード段と、高電位電圧が供給される第１の電源供給端子と、第２の
電源供給端子とを備え、前記複数個のデコード段それぞ
れのデコード信号及び第１の制御信号に応答して出力を
行う複数個の出力段と、前記複数個の出力段の前記第２の電源供給端子に共通に
接続され、第２の制御信号に応じて、高電位電圧または
基準電位電圧のいずれかに切り替えて、前記第２の電源
供給端子に供給する１個の電圧切り替え手段とを備え、前記複数個の出力段は、前記第１及び第２の制御信号の
信号レベルが第１の組合せのときに、前記複数個のデコ
ード段の出力に応じた出力を行い、前記第１及び第２の
制御信号の信号レベルが第２の組合せのときに、前記高
電位電圧を出力し、前記第１及び第２の制御信号の信号
レベルが第３の組合せのときに、前記基準電位電圧を出
力することを特徴とするデコーダ回路。
【請求項２】アドレス信号をデコードする複数個のデ
コード段と、基準電位電圧が供給される第１の電源供給端子と、第２
の電源供給端子とを備え、前記複数個のデコード段それ
ぞれのデコード信号及び第１の制御信号に応答して出力
を行う複数個の出力段と、前記複数個の出力段の前記第２の電源供給端子に共通に
接続され、第２の制御信号に応じて、高電位電圧または
基準電位電圧のいずれかに切り替えて、前記第２の電源
供給端子に供給する１個の電圧切り替え手段とを備え、前記複数個の出力段は、前記第１及び第２の制御信号の
信号レベルが第１の組合せのときに、前記複数個のデコ
ード段の出力に応じた出力を行い、前記第１及び第２の
制御信号の信号レベルが第２の組合せのときに、前記高
電位電圧を出力し、前記第１及び第２の制御信号の信号
レベルが第３の組合せのときに、前記基準電位電圧を出
力することを特徴とするデコーダ回路。
【請求項３】請求項１又は２に記載のデコーダ回路を
備える半導体記憶装置であって、前記第１及び第２の制
御信号の信号レベルが前記第１または第２の組合せのと
きに、ワード線またはビット線を、全選択または全非選
択のいずれかの状態にすることを特徴とする半導体記憶
装置。