DE69333373T2 - Nichtflüchtiger Halbleiterspeicher mit elektrisch und gemeinsam löschbaren Eigenschaften - Google Patents

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Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleiter-Speicheranordnung, und insbesondere auf einen Flash-Speicher, d. h. eine nicht-flüchtige Halbleiter-Speicheranordnung mit elektrisch und kollektiv löschbaren Charakteristiken.
  • In letzter Zeit wurde im Zuge der Popularisierung von Computern, Wortprozessoren und dgl. eine Vielzahl von Halbleiter-Speicheranordnungen, typischerweise nicht-flüchtigen Halbleiter-Speicheranordnungen, z. B. Flash-Speicher, die in derartigen Informationsprozessoren verwendet werden, entwickelt und erzeugt.
  • Der Flash-Speicher, der eine Art einer nicht-flüchtigen Halbleiter-Speicheranordnung ist, kann vom Benutzer programmierbar gemacht werden. Ferner kann der Flash-Speicher durch elektrisches und kollektives Löschen der gespeicherten Daten und dann durch Programmieren überschrieben werden. Daher haben die Flash-Speicher als Ersatz für magnetische Speicheranordnungen erhebliche Aufmerksamkeit erregt, da sie für eine Integration geeignet sind. Es besteht jedoch ein Bedarf an der Verbesserung der Löschoperation in einem derartigen Flash-Speicher.
  • Die vorliegende Erfindung kann eine Anordnung vorsehen, die eine Vielzahl von Blöcken von Speicherzellen gleichzeitig löschen und die gelöschten Blöcke leicht verifizieren kann.
  • Gemäß der vorliegenden Erfindung, wie in Anspruch 1 definiert, wird eine Halbleiter-Speicheranordnung mit einer Vielzahl von Wortleitungen, einer Vielzahl von Bitleitungen, und einer Vielzahl nicht-flüchtiger Speicherzellen vorgesehen, die jeweils aus einem MIS-Transistor gebildet sind, der an jedem Schnittpunkt der Wortleitungen und der Bitleitungen angeordnet ist, und wobei eine Schwellenspannung des MIS-Transistors extern elektrisch steuerbar ist, dadurch gekenn zeichnet, dass die nicht-flüchtigen Speicherzellen in eine Vielzahl von Zellenblöcken geteilt sind, um gemäß einem Blockauswahlsignal ausgewählt zu werden, das von einem Blockadressenpuffer geliefert wird, wobei jeder der Zellenblöcke eine Datenlöscheinheit und eine Verriegelungseinheit zum Verriegeln des Blockauswahlsignals aufweist, und dadurch werden Daten der Zellenblöcke, die das Blockauswahlsignal verriegelt haben, gleichzeitig gelöscht.
  • Die im Oberbegriff von Anspruch 1 definierten Merkmale sind beispielsweise aus dem Dokument EP-0 392 895-A bekannt.
  • In einer Ausführungsform umfasst die Halbleiter-Speicheranordnung Datenentscheidungsschaltungen zum Diskriminieren von Zellendaten in den jeweiligen Zellenblöcken, Erwartungswert-Speicherschaltungen jeweils zum Speichern eines Erwartungswerts für Schreib- und Schreibverifikationsoperationen sowie eines Erwartungswerts für eine Löschverifikationsoperation, Koinzidenzschaltungen jeweils zum Vergleichen eines Ausgangssignals der Datenentscheidungsschaltung mit dem Erwartungswert und Liefern eines Koinzidenzsignals, und eine Logikschaltung zum Vorsehen einer logischen Verknüpfung der Koinzidenzsignale von den jeweiligen Zellenblöcken.
  • Die vorliegende Erfindung wird durch die Beschreibung der bevorzugten Ausführungsformen wie nachstehend ausgeführt mit Bezugnahme auf die beigeschlossenen Zeichnungen besser verständlich.
  • Die folgende Beschreibung bezieht sich auf einen ersten bis neunten "Aspekt" der Erfindung; die vorliegende Erfindung bezieht sich jedoch insbesondere auf den siebenten Aspekt, wobei die anderen Aspekte als Hintergrunderläuterung eingeschlossen sind.
  • In den Zeichnungen:
  • ist 1 eine Darstellung zur Erläuterung des Be triebs einer Speicherzelle, die für eine mit dem ersten Aspekt der vorliegenden Erfindung verwandte Halbleiter-Speicheranordnung verwendet wird;
  • ist 2 ein Blockbild, das eine herkömmliche mit dem ersten Aspekt der vorliegenden Erfindung verwandte Halbleiter-Speicheranordnung zeigt;
  • ist 3 ein Schaltbild, das einen Spaltenadressenpuffer der Halbleiter-Speicheranordnung von 2 zeigt;
  • ist 4 ein Schaltbild, das einen Reihenadressenpuffer der Halbleiter-Speicheranordnung von 2 zeigt;
  • ist 5 ein Schaltbild, das einen Reihendecoder der Halbleiter-Speicheranordnung von 2 zeigt;
  • ist 6 ein Schaltbild, das einen Spaltendecoder der Halbleiter-Speicheranordnung von 2 zeigt;
  • ist 7 ein Schaltbild, das eine Schreibschaltung der Halbleiter-Speicheranordnung von 2 zeigt;
  • ist 8 ein Schaltbild, das eine Source-Spannungszufuhrschaltung der Halbleiter-Speicheranordnung von 2 zeigt;
  • ist 9 ein Schaltbild, das einen Leseverstärker der Halbleiter-Speicheranordnung von 2 zeigt;
  • ist 10 eine Darstellung, die ein Beispiel von Schreibkennlinien der Halbleiter-Speicheranordnung von 2 zeigt;
  • ist 11 ein Schaltblockbild, das eine Ausführungsform einer Halbleiter-Speicheranordnung gemäß dem ersten Aspekt der vorliegenden Erfindung zeigt;
  • ist 12 ein Schaltbild, das einen Reihenadressenpuffer der Halbleiter-Speicheranordnung von 11 zeigt;
  • ist 13 ein Schaltbild, das einen Reihendecoder der Halbleiter-Speicheranordnung von 11 zeigt;
  • ist 14 ein Schaltbild, das eine Koinzidenzschaltung der Halbleiter-Speicheranordnung von 11 zeigt;
  • ist 15 ein Schaltbild, das einen wesentlichen Teil eines Reihendecoders der Halbleiter-Speicheranordnung von 11 zeigt;
  • ist 16 eine Darstellung, die eine Wellenform eines an die Schaltung von 15 angelegten Signals zeigt;
  • ist 17 ein Schaltbild, das einen Verifikationsspannungsgenerator der Halbleiter-Speicheranordnung von 11 zeigt;
  • ist 18 ein Schaltbild, das einen Leseverstärker der Halbleiter-Speicheranordnung von 11 zeigt;
  • ist 19 ein Schaltbild, das eine Logikschaltung zum Erzeugen eines Steuersignals für den Leseverstärker von 18 zeigt;
  • ist 20 ein Schaltblockbild, das eine redundante Schaltung einer herkömmlichen mit dem zweiten Aspekt der vorliegenden Erfindung verwandten Halbleiter-Speicheranordnung zeigt;
  • ist 21 ein Schaltblockbild, das eine Anordnung der herkömmlichen redundanten Schaltungen von 20 zeigt;
  • ist 22 ein Blockbild, das eine Halbleiter-Speicheranordnung zeigt, bei der die herkömmliche redundante Schaltung von 20 eingesetzt wird;
  • ist 23 ein Schaltblockbild, das eine Ausführungsform einer redundanten Schaltung für die Halbleiter-Speicheranordnung gemäß dem zweiten Aspekt der vorliegenden Erfindung zeigt;
  • ist 24 eine Darstellung, die reale Zellen und redundante Zellen einer Halbleiter-Speicheranordnung zeigt, bei der die redundante Schaltung von 23 eingesetzt wird;
  • ist 25 ein Blockbild, das eine Halbleiter-Speicheranordnung zeigt, bei der die redundante Schaltung von 23 eingesetzt wird;
  • ist 26 ein Schaltblockbild, das eine weitere Ausführungsform einer redundanten Schaltung für die Halbleiter-Speicheranordnung gemäß dem zweiten Aspekt der vorliegenden Erfindung zeigt;
  • ist 27 ein Schaltblockbild, das noch eine weitere Ausführungsform einer redundanten Schaltung für die Halbleiter-Speicheranordnung gemäß dem zweiten Aspekt der vorliegenden Erfindung zeigt;
  • ist 28 ein Blockbild, das eine Halbleiter-Speicheranordnung zeigt, bei der die redundante Schaltung von 27 eingesetzt wird;
  • ist 29 ein Flussdiagramm, das ein Beispiel eines internen Schreibalgorithmus für eine Halbleiter-Speicheranordnung gemäß dem dritten Aspekt der vorliegenden Erfindung zeigt;
  • ist 30 ein Blockbild, das eine Ausführungsform einer Halbleiter-Speicheranordnung gemäß dem dritten Aspekt der vorliegenden Erfindung zeigt;
  • ist 31 ein Schaltbild, das einen wesentlichen Teil der Halbleiter-Speicheranordnung von 30 zeigt;
  • ist 32 ein Zeitdiagramm zur Erläuterung des Betriebs der Schaltung von 31;
  • ist 33 eine Darstellung zur Erläuterung des Betriebs einer Speicherzelle einer Halbleiter-Speicheranordnung gemäß dem vierten Aspekt der vorliegenden Erfindung;
  • ist 34 ein Schaltblockbild, das ein Beispiel einer herkömmlichen mit dem vierten Aspekt der vorliegenden Erfindung verwandten Halbleiter-Speicheranordnung zeigt;
  • ist 35 ein Schaltblockbild, das eine Ausführungsform einer Halbleiter-Speicheranordnung gemäß dem vierten Aspekt der vorliegenden Erfindung zeigt;
  • ist 36 ein Schaltbild, das einen wesentlichen Teil einer weiteren Ausführungsform einer Halbleiter-Spei cheranordnung gemäß dem vierten Aspekt der vorliegenden Erfindung zeigt;
  • ist 37 ein Schaltblockbild, das eine herkömmliche mit dem fünften Aspekt der vorliegenden Erfindung verwandte Halbleiter-Speicheranordnung zeigt;
  • ist 38 ein Schaltbild, das einen Reihendecoder der Halbleiter-Speicheranordnung von 37 zeigt;
  • ist 39 ein Schaltbild, das einen Spaltendecoder der Halbleiter-Speicheranordnung von 37 zeigt;
  • ist 40 ein Schaltbild, das Bitleitungs-Transfergates des Spaltendecoders von 39 zeigt;
  • ist 41 ein Schaltblockbild, das eine Ausführungsform einer Halbleiter-Speicheranordnung gemäß dem fünften Aspekt der vorliegenden Erfindung zeigt;
  • ist 42 ein Schaltbild, das einen Reihendecoder der Halbleiter-Speicheranordnung von 41 zeigt;
  • ist 43 ein Schaltblockbild, das eine weitere Ausführungsform einer Halbleiter-Speicheranordnung gemäß dem fünften Aspekt der vorliegenden Erfindung zeigt;
  • ist 44 ein Schaltblockbild, das einen ersten und einen zweiten Reihendecoder der Halbleiter-Speicheranordnung von 43 zeigt;
  • ist 45 ein Schaltbild, das einen Teil des zweiten Reihendecoders von 44 zeigt;
  • ist 46 ein Schaltblockbild, das einen wesentlichen Teil einer Ausführungsform einer Halbleiter-Speicheranordnung gemäß dem sechsten Aspekt der vorliegenden Erfindung zeigt;
  • ist 47 ein Schaltbild, das einen Leseverstärker der Halbleiter-Speicheranordnung von 46 zeigt;
  • ist 48 ein Blockbild, welches schematisch ein System zeigt, das die Halbleiter-Speicheranordnung gemäß dem sechsten Aspekt der vorliegenden Erfindung einsetzt;
  • ist 49 ein Flussdiagramm zur Erläuterung eines Beispiels eines Prozesses, der von der Halbleiter-Speicheranordnung des sechsten Aspekts der vorliegenden Erfindung durchgeführt wird;
  • ist 50 eine Darstellung zur Erläuterung des Betriebs einer Speicherzelle einer Halbleiter-Speicheranordnung gemäß dem siebenten Aspekt der vorliegenden Erfindung;
  • ist 51 ein Schaltbild, das eine herkömmliche Halbleiter-Speicheranordnung zeigt, die mit einer Halbleiter-Speicheranordnung gemäß dem siebenten Aspekt der vorliegenden Erfindung verwandt ist;
  • ist 52, die aus 52A und 52B besteht, ein Schaltblockbild, das eine Ausführungsform einer Halbleiter-Speicheranordnung gemäß dem siebenten Aspekt der vorliegenden Erfindung zeigt;
  • ist 53 ein Schaltbild, das eine Source-Spannungszufuhrschaltung der Halbleiter-Speicheranordnung von 52 zeigt;
  • ist 54 ein Schaltbild, das eine Erwartungswert-Speicherschaltung der Halbleiter-Speicheranordnung von 52 zeigt;
  • ist 55 ein Schaltbild, das eine Koinzidenzschaltung der Halbleiter-Speicheranordnung von 52 zeigt;
  • ist 56, die aus 56A und 56B besteht, ein Schaltblockbild, das eine weitere Ausführungsform einer Halbleiter-Speicheranordnung gemäß dem siebenten Aspekt der vorliegenden Erfindung zeigt;
  • ist 57 ein Schaltbild, das einen Erwartungswertgenerator der Halbleiter-Speicheranordnung von 56 zeigt;
  • ist 58, die aus 58A und 58B besteht, ein Schaltblockbild, das noch eine weitere Ausführungsform einer Halbleiter-Speicheranordnung gemäß dem siebenten Aspekt der vorliegenden Erfindung zeigt;
  • ist 59 ein Schaltbild, das eine Blockauswahlsignal-Speicherschaltung der Halbleiter-Speicheranordnung von 58 zeigt;
  • ist 60 ein Schaltbild, das eine Schreibschaltung der Halbleiter-Speicheranordnung von 58 zeigt;
  • ist 61 ein Schaltbild, das eine Dateninversionsschaltung der Halbleiter-Speicheranordnung von 58 zeigt;
  • ist 62 ein Blockbild, das ein herkömmliches System unter Verwendung einer mit dem achten Aspekt der vorliegenden Erfindung verwandten Halbleiter-Speicheranordnung zeigt;
  • ist 63 ein Flussdiagramm, das ein Beispiel der Steueroperation zum Steuern des Systems von 62 zeigt;
  • ist 64 eine Darstellung zur Erläuterung des Prinzips einer Halbleiter-Speicheranordnung gemäß dem achten Aspekt der vorliegenden Erfindung;
  • ist 65 ein Flussdiagramm, welches die Schritte der Verarbeitung einer eine hohe Spannung erfordernden Operation in einem System zeigt, das eine Halbleiter-Speicheranordnung gemäß dem achten Aspekt der vorliegenden Erfindung einsetzt;
  • ist 66 ein Blockbild, welches ein gesamtes System zeigt, das eine Halbleiter-Speicheranordnung gemäß dem achten Aspekt der vorliegenden Erfindung verwendet;
  • ist 67 ein Blockbild, das eine Ausführungsform einer Halbleiter-Speicheranordnung gemäß dem achten Aspekt der vorliegenden Erfindung zeigt;
  • ist 68 ein Flussdiagramm, das ein Beispiel der Steueroperation zum Steuern des Systems von 66 zeigt;
  • ist 69 ein Schaltblockbild, das eine in 67 gezeigte Spannungstestschaltung zeigt;
  • ist 70 ein Schaltblockbild zur Erläuterung des Starts einer nächsten Operation zu einer vorherbestimmten Zeit nach der Transmission eines Steuersignals;
  • ist 71 eine Darstellung, die schematisch ein Beispiel eines GS-GS-Wandlers zeigt;
  • ist 72 eine Darstellung, die schematisch ein weiteres Beispiel eines GS-GS-Wandlers zeigt;
  • ist 73 ein Blockbild, das eine Halbleiter-Speicheranordnung mit einem GS-GS-Wandler gemäß dem achten Aspekt der vorliegenden Erfindung zeigt;
  • ist 74 ein Schaltbild, das eine herkömmliche Decoderschaltung zeigt, die in einer mit dem neunten Aspekt der vorliegenden Erfindung verwandten Halbleiter-Speicheranordnung verwendet wird;
  • ist 75 ein Schaltbild, das eine weitere herkömmliche Decoderschaltung zeigt, die in einer mit dem neunten Aspekt der vorliegenden Erfindung verwandten Halbleiter-Speicheranordnung verwendet wird;
  • ist 76 ein Schaltbild, das noch eine weitere herkömmliche Decoderschaltung zeigt, die in einer mit dem neunten Aspekt der vorliegenden Erfindung verwandten Halbleiter-Speicheranordnung verwendet wird;
  • ist 77 ein Schaltbild, das noch eine weitere herkömmliche Decoderschaltung zeigt, die in einer mit dem neunten Aspekt der vorliegenden Erfindung verwandten Halbleiter-Speicheranordnung verwendet wird;
  • ist 78 ein Schaltblockbild, das eine Ausführungsform einer Decoderschaltung zeigt, die in einer Halbleiter-Speicheranordnung gemäß dem neunten Aspekt der vorliegenden Erfindung verwendet wird;
  • ist 79 ein Schaltblockbild, das eine weitere Ausführungsform einer Decoderschaltung zeigt, die in einer Halbleiter-Speicheranordnung gemäß dem neunten Aspekt der vorliegenden Erfindung verwendet wird;
  • ist 80A ein Schaltblockbild, das noch eine weitere Ausführungsform einer Decoderschaltung zeigt, die in einer Halbleiter-Speicheranordnung gemäß dem neunten Aspekt der vorliegenden Erfindung verwendet wird;
  • ist 80B eine Modifikation der in 80A gezeigten Decoderschaltung;
  • ist 81A ein Schaltblockbild, das noch eine weitere Ausführungsform einer Decoderschaltung zeigt, die in einer Halbleiter-Speicheranordnung gemäß dem neunten Aspekt der vorliegenden Erfindung verwendet wird;
  • ist 81B eine Modifikation der in 81A gezeigten Decoderschaltung;
  • ist 82 ein Schaltblockbild, das ein Beispiel einer Halbleiter-Speicheranordnung zeigt, die eine Decoderschaltung gemäß dem neunten Aspekt der vorliegenden Erfindung verwendet;
  • sind die 83A und 83B Schaltbilder, welche die Details der Decoderschaltung von 78 zeigen;
  • sind die 84A und 84B Schaltbilder, welche die Details der Decoderschaltung von 79 zeigen;
  • sind die 85A und 85B Schaltbilder, welche die Details der Decoderschaltung von 80A zeigen;
  • sind die 86A und 86B Schaltbilder, welche die Details der Decoderschaltung von 81A zeigen;
  • ist 87 ein Schaltbild, das eine Energiezufuhrschaltung für den Decoder zeigt, der in einer Halbleiter-Speicheranordnung gemäß dem neunten Aspekt der vorliegenden Erfindung verwendet wird;
  • ist 88 ein Schaltbild, das einen herkömmlichen Testmodus-Signaldetektor einer mit dem neunten Aspekt der vorliegenden Erfindung verwandten Halbleiter-Speicheranordnung zeigt;
  • ist 89 ein Zeitdiagramm zur Erläuterung der Probleme des Detektors von 88;
  • ist 90 ein Schaltbild, das einen Testmodus-Signaldetektor einer Halbleiter-Speicheranordnung gemäß dem neunten Aspekt der vorliegenden Erfindung zeigt;
  • ist 91 ein Zeitdiagramm des Detektors von 90; und
  • zeigt 92 eine in 85B gezeigte Decoderschaltung unter Verwendung der in 90 gezeigten Detektoren 930.
  • Zum besseren Verständnis der bevorzugten Ausführungsformen werden die Probleme der verwandten Technik mit Bezugnahme auf 1 bis 10 erläutert.
  • 1 zeigt eine Speicherzelle (MC) einer elektrisch kollektiv löschbaren nicht-flüchtigen Halbleiter-Speicheranordnung (Flash-Speicher), bei welcher der erste Aspekt der vorliegenden Erfindung verwendet wird. Die Speicherzelle (Zellentransistor) MC hat ein schwebendes Gate FG. Das schwebende Gate FG ist zwischen einer Source und einem Drain angeordnet und ist von den anderen Gebieten isoliert. Ein Steuergate CG ist über dem schwebenden Gate FG gebildet.
  • Um Daten in den Zellentransistor MC zu schreiben, wird eine an einen Drain DD angelegte Drainspannung Vd an eine Energiequellenspannung Vcc im wesentlichen angeglichen. Eine an das Steuergate CG angelegte Gatespannung Vg ist eine positive hohe Spannung (maximal etwa +10 Volt). Eine an eine Source SS angelegte Sourcespannung Vs ist Null. Elektronen werden vom Drain DD in das schwebende Gate FG injiziert, um Daten "0" in den Zellentransistor MC zu schreiben. Die Drainspannung Vd kann eine Schreibspannung Vpp sein, wenn die Spannung Vpp verfügbar ist. Die hohe Gatespannung Vg kann die Schreibspannung Vpp sein, oder kann durch Erhöhen der Energiequellenspannung Vcc erzeugt werden.
  • Um Daten aus dem Zellentransistor MC zu löschen, wird die Gatespannung Vg auf einen hohen negativen Wert (minimal etwa –10 Volt) eingestellt. Die Drainspannung Vd wird geöffnet, um den Drain DD in einen schwebenden Zustand zu versetzen. Die Sourcespannung Vs wird an die Energiequellenspannung Vcc angeglichen. Elektronen werden vom schwebenden Gate FG zur Source SS gezogen, um Daten aus dem Zellentransistor MC zu löschen, d. h. um Daten "1" in den Zellentransistor zu schreiben. Um Daten aus dem Zellentransistor MC zu lesen, wird die Gatespannung Vg an die Energiequellenspannung Vcc angeglichen, die Drainspannung Vd an etwa ein Volt, und die Sourcespannung Vs an Null. Dann wird geprüft, um zu sehen, ob ein Drainstrom fließt oder nicht, um zu bestimmen, ob die im Zellentransistor MC gespeicherten Daten "1" oder "0" sind.
  • 2 zeigt eine herkömmliche mit dem ersten Aspekt der vorliegenden Erfindung verwandte Halbleiter-Speicheranordnung. Diese Halbleiter-Speicheranordnung hat einen Reihenadressenpuffer 111, einen Reihendecoder 112, einen Spaltenadressenpuffer 113, einen Spaltendecoder 114, einen Daten-I/O-Puffer 115, eine Schreibschaltung 116, einen Leseverstärker 117, einen Negativspannungsgenerator 118, und eine Source-Spannungszufuhrschaltung 119. Die Halbleiter-Speicherancrdnung involviert Bitleitungen BLs, Wortleitungen WLs, ein Schreibsteuersignal W, das beim Schreiben von Daten ein Hochpegel H ist, und ein Löschsteuersignal E, das beim Löschen von Daten ein Hochpegel H ist.
  • Beim Lesen von Daten aus einer Speicherzelle (Zellentransistor) MC wird eine Reihenadresse angegeben, um eine Wortleitung WL auszuwählen, und eine Spaltenadresse, um eine Bitleitung BL auszuwählen, wodurch die Speicherzelle ausgewählt wird. Der Leseverstärker 117 fühlt ab, ob ein Strom durch die ausgewählte Speicherzelle fließt oder nicht, um zu bestimmen, ob in der Zelle gespeicherte Daten "1" oder "0" sind.
  • Beim Schreiben von Daten in eine Speicherzelle MC wird das Schreibsteuersignal W auf den Hochpegel H eingestellt. Die Schreibschaltung 116 liefert einem Bus BUS eine Schreibspannung, und der Spaltendecoder 114 verbindet den Bus BUS mit einer gegebenen Bitleitung BL. Der Reihendecoder 112 legt die Schreibspannung an eine ausgewählte Wortleitung WL an. Beim Löschen von Daten aus Speicherzellen MCs wird das Löschsteuersignal E auf den Hochpegel H eingestellt. Die Source-Spannungszufuhrschaltung 119 legt eine Löschspannung an Sourceleitungen der Speicherzellen MCs an, und der Spaltenadressenpuffer 113 versetzt die Bitleitungen BLs in einen nicht-ausgewählten Zustand. Der Reihenadressenpuffer 111 wählt gleichzeitig eine gegebene Anzahl von Wortleitungen WLs aus, und der Reihendecoder 112 stellt die ausgewählten Wortleitungen WLs auf den Niederpegel L ein, und die nicht-ausgewählten Wortleitungen WLs auf den Hochpegel H. Der Negativspannungsgenerator 118 legt eine negative Spannung an die Wortleitungen WLs mit dem Niederpegel L an.
  • Die 3 bis 6 zeigen Beispiele des Spaltenadressenpuffers 113, Reihenadressenpuffers 111, Reihendecoders 112 bzw. Spaltendecoders 114 der Halbleiter-Speicheranordnung von 2.
  • Beim Lesen von Daten aus einer Speicherzelle MC ist das Löschsteuersignal E auf dem Niederpegel L. Der Spaltenadressenpuffer 113 von 3 und der Reihenadressenpuffer 111 von 4 liefern positive und negative Logikwerte in Bezug auf eine Eingangsadresse. Der Reihendecoder 112 von 5 involviert ein Signal ϕ, das beim Löschen oder Schreiben von Daten bei einer gegebenen Frequenz oszilliert, und ein Signal ϕR, das während eines gewissen Zeitraums nach dem Emp fang der Eingangsadresse auf dem Hochpegel H ist.
  • Beim Lesen von Daten ist das Schreibsteuersignal W auf dem Niederpegel L. Transistoren T1 und T2 des Reihendecoders 112 von 5 führen die Energiequellenspannung Vcc ein. Gemäß einem Adresseneingang (einem Ausgang des Reihenadressenpuffers 111) wird ein vorherbestimmter Decoder ausgewählt. Ein Knoten N3 von 5 wird beispielsweise ein Hochpegel H. Wenn das Signal ϕR einen Impuls mit dem Hochpegel H in diesem Zustand liefert, werden die Knoten N2 und N4 auf Null zurückgesetzt. Wenn das Signal ϕR den Niederpegel L wiederherstellt, wird der Knoten N2 auf die Energiequellenspannung Vcc geladen. Aufgrund des Self-Bootstrap-Effekts der Transistoren T6 und T7 wird der Knoten N4 auch auf den Pegel der Energiequellenspannung Vcc geladen. Der Spaltendecoder 114 arbeitet ähnlich dem Reihendecoder 112. Als Ergebnis wird die Energiequellenspannung Vcc an eine vorherbestimmte Wortleitung WL angelegt, und eine vorherbestimmte Bitleitung BL wird mit dem Leseverstärker 117 verbunden.
  • Die 7 und 8 zeigen Beispiele der Schreibschaltung 116 bzw. Source-Spannungszufuhrschaltung 119 der Halbleiter-Speicheranordnung von 2.
  • Mit dem Schreibsteuersignal W mit dem Hochpegel H, Daten mit dem Niederpegel L und einem invertierten Datensignal /DATA mit dem Hochpegel H erhöht die Schreibschaltung 116 von 7 die Energiequellenspannung Vcc, um den Bus BUS mit einer hohen Spannung zu versorgen. Mit dieser hohen Spannung werden Daten in einen gegebenen Zellentransistor geschrieben. Das Signal /DATA wird als Schreibsignal vom Daten-I/O-Puffer 115 zur Schreibschaltung 116 transferiert. Es ist zu beachten, dass eine Markierung "/" einen invertierten Pegel oder ein invertiertes Signal bezeichnet, und somit das Signal /DATA beispielsweise einen invertierten Pegel des Signals DATA bezeichnet.
  • Beim Löschen von Daten wird das Löschsteuersignal E auf den Hochpegel H angehoben. Im Spaltenadressenpuffer 113 von 3 werden beide Ausgänge A und /A auf den Niederpegel L eingestellt. Diese Ausgänge A und /A werden an den Spaltendecoder 114 angelegt, um die Spalten (Bitleitungen BLs) in einen nicht-ausgewählten Zustand zu versetzen. Die Bitleitungen BLs werden nämlich von jedem Knoten elektrisch getrennt. Im Reihenadressenpuffer 111 wird das Löschsteuersignal E an "m" Pufferelemente unter insgesamt "n" Pufferelementen angelegt. Als Ergebnis wählt der Reihendecoder 112 von 5 gleichzeitig 2m Wortleitungen aus. Im Reihendecoder 112 ist das Löschsteuersignal E auf dem Hochpegel H, so dass der Knoten N2 Null Volt empfängt, und der Knoten N5 den Hochpegel H empfängt. Als Ergebnis werden die ausgewählten Wortleitungen WLs auf den Niederpegel L eingestellt, und die nicht-ausgewählten Wortleitungen WLs werden auf den Hochpegel H eingestellt.
  • Der Negativspannungsgenerator 118 liefert eine Löschspannung an die Wortleitungen WLs mit dem Niederpegel L. Die Wortleitungen WLs auf dem Hochpegel H werden auf dem Hochpegel H gehalten, da das Potential eines Ausgangs N6 eines WEDER-NOCH-Gates von 5 immer auf dem Niederpegel L ist, und daher wird das Signal ϕ nicht zu einem mit dem Knoten N6 verbundenen Kapazitätselement gesendet. Zu dieser Zeit legt die Source-Spannungszufuhrschaltung 119 von 8 die Energiequellenspannung Vcc an die Source SS jedes Zellentransistors MC an. Als Ergebnis werden die Zellentransistoren der 2m Wortleitungen gleichzeitig gelöscht.
  • 9 zeigt ein Beispiel des Leseverstärkers 117 der Halbleiter-Speicheranordnung von 2.
  • Ein Ausgang des Leseverstärkers 117 von 9 wird ein Hochpegel H oder Niederpegel L sein in Abhängigkeit davon, ob der Drainstrom eines ausgewählten Zellentransistors MC größer ist als der zulässige Strom eines Transistors T8 oder nicht. Transistoren T9, T10, T11 und T12 bilden eine Vorschaltung, die das Potential des Busses BUS auf etwa ein Volt einstellt.
  • Beim Schreiben von Daten wird das Schreibsteuersignal W auf den Hochpegel H eingestellt, und das Signal ϕ wird bei einer vorherbestimmten Frequenz oszilliert. Die Transistoren T4 und T5 versorgen den Knoten N1 mit einer Schreibspannung. Ähnlich dem Lesebetrieb mit dem Signal ϕR wird ein Impuls mit dem Hochpegel H angelegt, um den Knoten N2 auf die Schreibspannung zu laden. Der Knoten N4 wird auch auf denselben Pegel geladen wie der Knoten N2 aufgrund des Self-Bootstrap-Effekts der Transistoren T6 und T7. Der Spaltendecoder 114 arbeitet auf die gleiche Weise. Demgemäß wird die Schreibspannung einer ausgewählten Wortleitung WL zugeführt, und eine ausgewählte Bitleitung BL wird mit der Schreibschaltung 116 verbunden.
  • Die Halbleiter-Speicheranordnung (Flash-Speicher) der verwandten Technik löscht kollektiv, wie mit Bezugnahme auf 2 bis 9 erläutert, einen Block, der eine große Anzahl von Speicherzellen enthält, z. B. 512 Kilobits. Wenn dieser große Block eine defekte Zelle enthält, muss der Block als Ganzes durch einen Block ersetzt werden, der eine große Anzahl redundanter Speicherzellen enthält. Diese Art eines Ersatzes verschlechtert die Redundanzeffizienz. Für die verwandte Technik ist es nämlich schwierig, viele defekte Zellen durch eine kleine Anzahl redundanter Zellen zu ersetzen. Wenn die Speicherzelle MC11 von 1 überlöscht wird, wird immer ein Strom zu der Bitleitung BL1 durch die Speicherzelle MC11 fließen, um einen korrekten Lese- und Schreibbetrieb zu behindern.
  • 10 zeigt die Schreibcharakteristiken einer Halb leiter-Speicheranordnung (Flash-Speicher).
  • Die oben angegebene verwandte Technik liefert eine Schreibdrainspannung durch das Erhöhen der Energiequellenspannung Vcc. Dabei wird die Bitleitungs-Treibkapazität der Schreibschaltung 116 begrenzt, so dass das Potential einer Bitleitung sinkt, wenn der Bitleitung ein großer Strom zugeführt wird. Wenn ein überlöschter Zellentransistor vorhanden ist, kann die Schreibkennlinie des überlöschten Zellentransistors eine Lastkurve der Schreibschaltung 116 in einer Schreiben-unmöglich-Zone A kreuzen, wie mit durchgehenden Linien in 10 angezeigt. Wenn dies geschieht, wird ein Schreibbetrieb gesperrt. Der Schreibbetrieb wird nur zwischen Punkten D und B freigegeben. Eine Wortleitungsspannung für eine Lösch- oder Schreibverifikationsoperation wird üblicherweise durch das Senken der externen Schreibspannung geliefert. Da die verwandte Technik keine externe Schreibspannung einsetzt, ist es für die verwandte Technik schwierig, die Verifikationsoperation durchzuführen. Wenn einige Zellentransistoren überlöscht sind, ist es schwierig, den Normalbetrieb wiederherzustellen, indem die überlöschten Zellentransistoren durch Reserve-Zellentransistoren ersetzt werden. Der Normalbetrieb wird nämlich nie wiederaufgenommen, indem die überlöschten Zellen enthaltende Wortleitungen durch redundante Wortleitungen ersetzt werden. In diesem Fall können die überlöschten Zellen überschrieben werden, um den überlöschten Zustand aufzuheben und den Normalbetrieb wiederherzustellen. Die überlöschten Zellen geben jedoch einen größeren Strom rund um einen Punkt A von 10 weiter, um ein derartiges Schreiben schwer zu machen.
  • Im Nachstehenden werden die bevorzugten Ausführungsformen einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung mit Bezugnahme auf die beigeschlossenen Zeichnungen erläutert.
  • Zuerst wird eine Halbleiter-Speicheranordnung gemäß einem ersten Aspekt der vorliegenden Erfindung mit Bezugnahme auf 11 bis 19 erläutert.
  • 11 zeigt die Halbleiter-Speicheranordnung (Flash-Speicher) gemäß dem ersten Aspekt der vorliegenden Erfindung. Dieser Speicher unterscheidet sich von der herkömmlichen Halbleiter-Speicheranordnung von 2 insofern, als er zusätzlich eine Koinzidenzschaltung 120 zum Vergleichen einer Eingangsadresse mit einer defekten Adresse und einen redundanten Reihendecoder 130 aufweist. Ein Reihenadressenpuffer 101, ein Reihendecoder 102, ein Spaltenadressenpuffer 103, ein Spaltendecoder 104, ein Daten-I/O-Puffer 105, eine Schreibschaltung 106, ein Leseverstärker 107, ein Negativspannungsgenerator 108 und eine Source-Spannungszufuhrschaltung 109 dieser Ausführungsform entsprechen dem Reihenadressenpuffer 111, dem Reihendecoder 112, dem Spaltenadressenpuffer 113, dem Spaltendecoder 114, dem Daten-I/O-Puffer 115, der Schreibschaltung 116, dem Leseverstärker 117, dem Negativspannungsgenerator 118 und der Source-Spannungszufuhrschaltung 119 der verwandten Technik von 2.
  • Nun wird der Betrieb der Ausführungsform erläutert. Beim Schreiben oder Lesen von Daten in eine oder aus einer Speicherzelle (Zellentransistor) der Halbleiter-Speicheranordnung vergleicht die Koinzidenzschaltung 120 eine Eingangsadresse mit jeder darin gespeicherten defekten Adresse. Wenn sie miteinander übereinstimmen, versorgt die Koinzidenzschaltung 120 den Reihenadressenpuffer 101 und den redundanten Reihendecoder 130 mit einem Ausgangssignal, um den Reihendecoder 102 in einen nicht-ausgewählten Zustand und den redundanten Reihendecoder 130 in einen ausgewählten Zustand zu versetzen. Dies ermöglicht, dass auf eine redundante Zelle anstelle einer defekten Zelle zugegriffen wird. Beim Löschen von Daten aus der Halbleiter-Speicheranordnung wird ein Löschsteuersignal E an den Spaltenadressenpuffer 103, den Reihenadressenpuffer 101, den Reihendecoder 102, die Koinzidenzschaltung 120 und den redundanten Reihendecoder 130 mit dem Hochpegel H geliefert.
  • Wenn es in einem Speicherzellen-Array keine defekte Zelle (Transistor) gibt, d. h. wenn die Redundanz nicht verwendet wird, wird ein normaler Löschbetrieb wie vorstehend erläutert durchgeführt. Ein Redundanzsteuersignal RED von der Koinzidenzschaltung 120 zeigt keine Redundanz an.
  • Wenn es eine defekte Zelle gibt, speichert die Koinzidenzschaltung 120 die Adresse der defekten Zelle. In dieser Ausführungsform gibt es insgesamt 2n Wortleitungen, und 2m Wortleitungen unter den 2n Wortleitungen bilden einen Löschblock. Die Ausführungsform setzt 2k redundante (Reserve-) Wortleitungen ein. Zum Schreiben oder Lesen von Daten muss die Bitanzahl defekter Adressenspeicherungselemente in der Koinzidenzschaltung 120 "n – k" sein. Da ein Löschblock 2m Wortleitungen enthält, ist die Anzahl von zum Auswählen des Löschblocks notwendigen Adressenbits "n – m". Beim Löschen von Daten werden "n – m" Adressen geliefert, um einen Block aus 2m Wortleitungen auszuwählen. Die Eingangsadressen werden mit oberen "n – m" Adressenbits unter den "n – k" Adressenbits verglichen, die in der Koinzidenzschaltung 120 gespeichert sind. Wenn sie miteinander übereinstimmen, wird bestimmt, dass der Löschblock aus 2k Wortleitungen eine defekte Zelle enthält.
  • Adresseninformationen, die den die defekte Zelle enthaltenden Block aus 2k Wortleitungen in dem Block aus 2m Wortleitungen repräsentieren, werden durch die verbleibenden "m – k" Adressenbits angegeben, die in der Koinzidenzschaltung 120 gespeichert sind. Demgemäß stellt der Reihendecoder 102 den Block aus 2k Wortleitungen, der mit den "m – k" Adressenbits spezifiziert wird, in dem Block aus 2m Wortleitungen ein, nicht-ausgewählt zu sein. Wenn die Koinzidenz von "n – m" Adressenbits beim Löschen von 2m Wortleitungen gefunden wird, wird der redundante Reihendecoder 130 aktiviert, um die 2k redundanten Wortleitungen zu löschen.
  • Die 12 bis 14 zeigen wesentliche Teile des Reihenadressenpuffers 101, des Reihendecoders 102 und der Koinzidenzschaltung 120 der Halbleiter-Speicheranordnung von 11.
  • In 12 gibt es "n" Puffer im Reihenadressenpuffer 101. Untere "m" Puffer empfangen das Löschsteuersignal E, um 2m Wortleitungen in einem Löschbetrieb auszuwählen. Jeder der m Puffer empfängt das Redundanzsteuersignal RED. Wenn dieses Signal ein Hochpegel H in einem Schreib- oder Lesebetrieb ist, bedeutet das, dass eine Eingangsadresse mit einer defekten Adresse übereinstimmt, und daher wird die Wortleitung WL eingestellt, nicht-ausgewählt zu sein.
  • Das Redundanzsteuersignal RED ist ein Ausgangssignal der Koinzidenzschaltung 120 von 14. Die Koinzidenzschaltung 120 enthält Adressenspeicherungs-Schmelzverbindungen, die zum Spezifizieren eines Blocks aus 2k Wortleitungen unter den 2n Wortleitungen verwendet werden, und eine Schmelzverbindung RUSE, die zum Speichern des Zustands der Verwendung einer Redundanz verwendet wird. Da das Löschsteuersignal E außer in einem Löschbetrieb auf dem Niederpegel L ist, wird das Redundanzsteuersignal RED nur dann ein Hochpegel H, wenn alle Stücke der Schmelzverbindungsinformationen mit Eingangsinformationsstücken übereinstimmen. Im Löschbetrieb wird das Redundanzsteuersignal RED ein Hochpegel H, wenn obere "n – m" Adressen ARBm+1 bis ARBn mit Eingangsadressen koinzidieren. Schmelzverbindungsdaten von "m – k" Adressen ARBk+1 bis ARBm werden direkt an ein NICHT-UND-Gate von 13 geliefert. Als Ergebnis wird ein Block aus 2k Wortleitungen in einem Block aus 2m Wortleitungen eingestellt, nicht-ausgewählt zu sein. Das Redundanzsteuersignal RED wird auch an den redundanten Reihendecoder 130 geliefert. Auf diese Weise ist ein optionaler Block aus 2k Wortleitungen in einem Löschblock aus 2m Wortleitungen durch einen Block von redundanten (Reserve-) Wortleitungen ersetzbar.
  • Wenn eine Speicherzelle in der Halbleiter-Speicheran ordnung (Flash-Speicher) überlöscht ist, verschlechtert sich die Ausbeute. Die Bitleitungen der Halbleiter-Speicheranordnung werden von den redundanten Zellen und realen Zellen gemeinsam genutzt, und daher ist es unmöglich, die überlöschte Zelle zu sichern, indem sie durch die redundante Zelle ersetzt wird. Wenn beispielsweise eine Speicherzelle (Zellentransistor) MC11 in 11 überlöscht ist, kann die Zelle MC11 durch eine redundante Zelle MCR11 ersetzt werden. In diesem Fall gibt die überlöschte Zelle MC11 jedoch Strom weiter, auch wenn eine Wortleitung WL1 auf dem Niederpegel L ist. Wenn dies geschieht, werden Daten "0" einer auf der Bitleitung BL1 existierenden Zelle nicht korrekt gelesen. Dieses Problem wird leicht gelöst, indem Daten "0" in die überlöschte Zelle MC11 geschrieben werden, bevor sie durch die redundante Zelle MCR11 ersetzt wird. Es werden nämlich Elektronen in das schwebende Gate der Zelle MC11 injiziert, bevor sie durch die redundante Zelle ersetzt wird.
  • Das Überlöschen einer Speicherzelle wird mit Bezugnahme auf 10 erläutert, welche die Schreibkennlinie einer Halbleiter-Speicheranordnung zeigt. Das schwebende Gate einer überlöschten Zelle wird positiv geladen, um einen Strom an einem Punkt A auf der Kurve zu erhöhen, wodurch das Schreiben von Daten gesperrt wird. Um dieses Problem zu lösen, ist es notwendig, den Gatepegel einer beliebigen Zelle beim Schreiben von Daten in die Zelle so zu steuern, dass ein durch die Zelle fließender Strom die Lastkurve der Schreibschaltung 106 rund um den Punkt A nicht übersteigt. Dies wird leicht erzielt, indem kontinuierlich Impulse an eine entsprechende Wortleitung WL während des Schreibens von Daten geliefert werden. Wenn die Wortleitung WL die Impulse empfängt, realisiert sie sicher eine durch eine gestrichelte Linie in 10 angezeigte Kurve C beim Bewegen vom Niederpegel L zum Hochpegel H, oder vom Hochpegel H zum Niederpegel L. Demgemäß wird das Schreiben von Daten ungeachtet des Zustands des schwebenden Gates freigegeben.
  • 15 zeigt einen wesentlichen Teil eines Beispiels des Reihendecoders 102 der Halbleiter-Speicheranordnung von 11 und entspricht dem Eingangsteil B des Reihendecoders 112 der herkömmlichen Halbleiter-Speicheranordnung von 5. Ein WEDER-NOCH-Gate von 15 empfängt ein Signal ϕW, dessen Wellenform in 16 gezeigt ist. Mit diesem Signal wird das Potential des Knotens N2 von 5 kontinuierlich zwischen Null und einem Schreibpotential oszilliert, um kontinuierlich Impulse an eine Wortleitung WL zu liefern. Anstelle des Anlegens der Impulse ist es möglich, eine Schaltung zum Anlegen einer Zwischenspannung an eine Wortleitung einzusetzen. Im allgemeinen wird ein Schreib- oder Löschbetrieb einer Halbleiter-Speicheranordnung von einer Verifikationsoperation gefolgt, die durch das Anlegen einer Verifikationsspannung erzielt wird, um Daten aus einer Wortleitung zu lesen. Die Verifikationsspannung muss ungeachtet von Veränderungen in den Umgebungsbedingungen der Halbleiter-Speicheranordnung, wie eine Veränderung in einer Energiequellenspannung, konstant sein. Folglich ist es praktisch, die Verifikationsspannung durch das Erhöhen eines Referenzpotentials (Vss) der Halbleiter-Speicheranordnung vorzusehen.
  • 17 zeigt ein Beispiel eines Verifikationsspannungsgenerators 150 der Halbleiter-Speicheranordnung von 11. Diese Schaltung generiert eine Verifikationsspannung, die an den Knoten N1 der Reihendecoderschaltung 112 (102) von 5 angelegt wird.
  • Der Verifikationsspannungsgenerator 150 von 17 enthält eine Klemmschaltung 151, einen Oszillator 152 und eine Aufwärtsschaltung 153. Die Klemmschaltung 151 hat Transistoren T13 und T14 zum Bestimmen einer Klemmspannung. Diese Transistoren sind MOS (MIS)-Transistoren vom p-Kanal-Typ und n-Kanal-Typ, die als Dioden in Serie geschaltet sind. Gemäß einem CMOS-Prozess werden die Kanalgebiete von Transistoren gleichzeitig hergestellt, um Schwankungen in den Schwellen der Transistoren aufzuheben. Dies führt zu einer Stabilisierung der Klemmspannung.
  • Ein MOS-Transistor T15 vom n-Kanal-Typ hat eine Schwelle von etwa Null Volt. Dieser Transistor versorgt den Oszillator 152 mit der Klemmspannung. Die Aufwärtsschaltung 153 arbeitet gemäß einer niederen Energiequellenspannung (Erdespannung) Vss. Eine Verifikationsspannung am Knoten N1 ist daher ungeachtet der Energiequellenspannung stabil. Lösch- und Schreibverifikationsoperationen werden mit verschiedenen Spannungen durchgeführt. Verschiedene Klemmspannungen werden leicht erzeugt, indem die Anzahl von Transistoren (T13, T14, ...) der Klemmschaltung 151 verändert wird. Ein Signal VR wird ein Hochpegel H, wenn die Verifikationsoperation durchgeführt wird. Die Verifikationsoperation kann durchgeführt werden, indem ein Entscheidungsstrom des Leseverstärkers verändert wird.
  • 18 zeigt ein Beispiel des Leseverstärkers 107 des Flash-Speichers von 11. Der Leseverstärker 107 hat Transistoren TL1 und TL2 vom p-Kanal-Typ, die als Lasttransistoren dienen. Die Stromzufuhrkapazitäten dieser Transistoren sind TL1 > TL2. Der Flash-Speicher hat drei Modi, d. h. einen Löschverifikationsmodus, einen normalen Lesemodus und einen Schreibverifikationsmodus. Die Gesamtkapazität der Lasttransistoren für diese Modi muss sein Löschverifikationsmodus > normaler Lesemodus > Schreibverifikationsmodus. Die Schaltung von 18 realisiert diese Beziehung mit VR1 = VR2 = L für den Löschverifikationsmodus, VR1 = L und VR2 = H für den normalen Lesemodus, und VR1 = H und VR2 = L für den Schreibverifikationsmodus.
  • 19 zeigt ein Beispiel einer Logikschaltung zum Liefern der Steuersignale VR1 und VR2 an den Leseverstärker von 18. Die Logikschaltung von 19 involviert ein Schreibverifikationssignal WV und ein Löschverifikationsmodus EV. Diese Schaltung ist bei der Vereinfachung der Energiequelle des Reihendecoders vorteilhaft, wenn die Verifikationsspannung erzeugt wird. Die Laststeuer-Logikschaltung ist für die Löschverifikationsoperation des Flash-Speichers verwendbar.
  • Eine Halbleiter-Speicheranordnung gemäß einem zweiten Aspekt der vorliegenden Erfindung wird mit Bezugnahme auf 20 bis 28 erläutert.
  • 20 zeigt eine redundante Schaltung 210 einer herkömmlichen mit dem zweiten Aspekt der vorliegenden Erfindung verwandten Halbleiter-Speicheranordnung. Die redundante Schaltung 210 hat eine Schmelzverbindung 211, die als Defektadressen-Spezifikationseinrichtung zum Speichern einer defekten Adresse dient. Die Schmelzverbindung 211 wird verbunden oder getrennt, um einen Hoch- (H) oder Nieder- (L) pegel vorzusehen. Ein Komparator 214 vergleicht die Informationen der Schmelzverbindung 211 mit einer externen Eingangsadresse, und, wenn sie miteinander übereinstimmen, liefert ein Adressenkoinzidenzsignal beispielsweise mit dem Hochpegel H.
  • 21 zeigt eine redundante Anordnung 2100, die eine Vielzahl der herkömmlichen redundanten Schaltungen von
  • 20 enthält. Ausgänge der redundanten Schaltungen 210 werden durch ein NICHT-UND-Gate und einen Inverter geführt, um ein Redundanzsignal vorzusehen. Nur wenn jede Eingangsadresse mit den Informationen der Schmelzverbindung 211 in jeder redundanten Schaltung 210 übereinstimmt, wird ein Redundanzsignal mit dem Hochpegel H geliefert, um Daten aus redundanten Zellen zu lesen.
  • 22 zeigt eine Halbleiter-Speicheranordnung, bei der die herkömmliche redundante Anordnung 2100 von 21 eingesetzt wird. Wenn die redundante Anordnung 2100 ein Redundanzsignal liefert, verbietet ein realer Zellenselektor 217 das Lesen einer realen Zelle 218 (d. h. gewöhnlichen Zelle), und ein redundanter Zellenselektor 215 liest eine redundante Zelle 216, wodurch eine defekte reale Zelle durch eine redundante Zelle ersetzt wird. Eine Datenleseschaltung 219 liest Daten aus einer ausgewählten von der redundanten Zelle 216 und der realen Zelle 218.
  • Gemäß dem Stand der Technik von 20 bis 22 erfordert jede Schmelzverbindung (211) einen Adressenkomparator (214). Wenn viele defekte Speicherzellen durch redundante Zellen ersetzt werden müssen, muss eine entsprechende Anzahl von Schmelzverbindungen und Adressenkomparatoren eingerichtet werden. Dies führt zu einer Erhöhung der Größe und Kosten eines Halbleiter-Chips.
  • Auf diese Weise hat die herkömmliche redundante Technik ein Problem der Erhöhung der Größe und Kosten einer Halbleiter-Speicheranordnung, wenn die Anzahl von Speicherzellen und redundanten Zellen zunimmt.
  • Es ist eine Aufgabe eines zweiten Aspekts der vorliegenden Erfindung, eine Halbleiter-Speicheranordnung zum Reduzieren der Größe der Halbleiter-Speicheranordnung vorzusehen, um die Ausbeute von Halbleiterspeichern mit großer Kapazität zu verbessern und die Kosten davon zu reduzieren.
  • 23 zeigt eine redundante Schaltung einer Halbleiter-Speicheranordnung gemäß dem zweiten Aspekt der vorliegenden Erfindung. Diese redundante Schaltung 200 verwendet einen Transistor TA, eine Schmelzverbindung 201A, einen Transistor TB und eine Schmelzverbindung 201B anstelle der Schmelzverbindung 211 der herkömmlichen redundanten Schaltung 210 von 20. Die Schmelzverbindungen 201A und 201B werden gemäß der Logik einer externen Eingangsadresse An (/An, Inversion der Adresse An) ausgewählt. Die Adresse An (/An) ist eine obere Adresse zum Auswählen eines der Blöcke realer Zellen. Die Schmelzverbindungen 201A und 201B der redundanten Schaltung 200 nutzen einen Adressenkomparator 204 gemeinsam, um die Gesamtanzahl der Adressenkomparatoren 204 sowie die Größe und Kosten der Halbleiter-Speicheranordnung zu reduzieren.
  • 24 zeigt eine Anordnung realer Zellen 208 und redundanter Zellen 206 in der Halbleiter-Speicheranordnung, bei der die redundante Schaltung von 23 eingesetzt wird. Die realen Zellen 208 sind in einen ersten realen Zellenblock 208A, der mit einer Blockauswahladresse An mit dem Niederpegel L auszuwählen ist, und einen zweiten realen Zellenblock 208B geteilt, der mit einer Blockauswahladresse An mit dem Hochpegel H und einer invertierten Adresse /An mit dem Niederpegel L auszuwählen ist. Die redundanten Zellen 206 sind in einen ersten redundanten Zellenblock 206A, der durch einige Zellen des ersten realen Zellenblocks 208A zu ersetzen ist, und einen zweiten redundanten Zellenblock 206B geteilt, der durch einige Zellen des zweiten realen Zellenblocks 208B zu ersetzen ist. Wenn eine Adresse (An – 1, An – 2,..., etc.), welche die realen Zellenblöcke 206A und 206B gemeinsam haben, eine defekte Zelle enthält, wird eine vorherbestimmte Anzahl realer Zellen, welche die defekte Zelle enthalten, in dem von der Blockadresse An spezifizier ten Block durch die redundanten Zellen ersetzt.
  • 25 zeigt eine Halbleiter-Speicheranordnung, bei der die redundante Schaltung von 23 gemäß der vorliegenden Erfindung eingesetzt wird. Wenn die redundante Schaltung 200 ein Redundanzsignal liefert, verbietet ein realer Zellenselektor 207 das Lesen einer realen Zelle 208, und ein redundanter Zellenselektor 205 liest eine redundante Zelle 206. Im Gegensatz zur Halbleiter-Speicheranordnung von 22 liefert die Halbleiter-Speicheranordnung von 25 eine Adresse (Blockauswahladresse An), die auch in den redundanten Zellenselektor 205 eingegeben wird, der eine der redundanten Zellen 206A und 206B entsprechend den Schmelzverbindungen 201A und 201B der redundanten Schaltung 200 ansprechend auf eine Logik der Adresse An auswählt. Der redundante Zellenselektor 205 empfängt nämlich die Blockadresse An und wählt eine der redundanten Zellen 206A und 206B entsprechend einem der realen Zellenblöcke 208A und 208B aus, der gemäß der Blockadresse An ausgewählt wird. In 25 liest eine Datenleseschaltung 209 Daten aus einer ausgewählten von der redundanten Zelle 206 und realen Zelle 208.
  • Der Adressenkomparator 204 wird, wie oben erläutert, von den redundanten Zellenblöcken 206A und 206B gemeinsam genutzt, wenn eine defekte reale Zelle durch eine redundante Zelle ersetzt wird. In der obigen Erläuterung hat die Blockauswahladresse An ein Bit zum Auswählen eines der beiden realen Zellenblöcke. Die Blockauswahladresse kann zwei Bits An und An – 1 involvieren, um einen der vier realen Zellenblöcke und einen der vier redundanten Zellenblöcke auszuwählen.
  • 26 zeigt eine weitere redundante Schaltung 200' für eine Halbleiter-Speicheranordnung gemäß dem zweiten Aspekt der vorliegenden Erfindung. Die redundante Schaltung 200' enthält einen Zellenselektor 220, Redundanzinformatio nen-Speicherzellen-Arrays 221 und 223, und Leseschaltungen 222 und 224.
  • Die redundante Schaltung 200' hat die beiden Redundanzinformationen-Speicherzellen-Arrays 221 und 223 sowie die beiden Leseschaltungen 222 und 224.
  • Jedes der Redundanzinformationen-Speicherzellen-Arrays 221 und 223 enthält nicht-flüchtige Speicherzellentransistoren wie EPROMs und wird zum Schreiben von Daten in defekte Adressen gemäß externen Eingangsadressen verwendet. Der Zellenselektor 220 wählt eines der Zellen-Arrays 221 und 223 gemäß einem Adresseneingang aus. Die Leseschaltungen 222 und 224 liefern vier Redundanzsignale durch UND-Gates 225A, 225B, 225C und 225D, und durch Inverter 226A und 226B. Diese Ausführungsform liefert Zwei-Bit-Daten aus den beiden Zellen-Arrays 221 und 223 parallel, so dass vier defekte Zellen durch redundante Zellen ersetzt werden können. Es ist auch möglich, Daten mit drei Bits oder mehr parallel zu liefern.
  • 27 zeigt noch eine weitere redundante Schaltung 200'' gemäß dem zweiten Aspekt der vorliegenden Erfindung, und 28 zeigt eine Halbleiter-Speicheranordnung, bei der die redundante Schaltung von 27 eingesetzt wird.
  • Im Gegensatz zur redundanten Schaltung 200' von 26, die eine Vielzahl von Bits (zwei Bits) parallel liefert, liefert die Ausführungsform von 27 ein einziges Bit, um eine Vielzahl defekter realer Zellen 208 durch redundante Zellen 206 zu ersetzen.
  • Die redundante Schaltung 200'' liest ein einziges Bit gemäß einem Adresseneingang, und liefert gemäß einer Logik des Bits ein Redundanzsignal. In der Halbleiter-Speicheranordnung von 28 liefert die redundante Schaltung 200'' ein Redundanzsignal an einen redundanten Zellenselektor 205' und an einen realen Zellenselektor 207'. Ein Teil (Realzellenblock-Auswahladresse An) eines Adresseneingangs wird auch den Selektoren 205' und 207' zugeführt, um redundante Zellen zu bestimmen, die durch defekte reale Zellen zu ersetzen sind.
  • Eine Halbleiter-Speicheranordnung gemäß einem dritten Aspekt der vorliegenden Erfindung wird mit Bezugnahme auf 29 bis 32 erläutert.
  • Einige elektrische löschbare programmierbare nichtflüchtige Halbleiterspeicher wie Flash-Speicher haben einen internen Algorithmus zum automatischen Schreiben oder Löschen von Daten.
  • Das Schreiben oder Löschen von Daten in einem Flash-Speicher wird durch das Anlegen eines Schreibimpulses und durch das Ausführen einer Leseoperation (einer Verifikationsoperation) durchgeführt. Wenn die Leseoperation bestimmt, dass das Schreiben unzureichend ist, wird der Schreibimpuls erneut angelegt, um das Schreiben oder Löschen zu wiederholen. Die Maximalanzahl angelegter Schreibimpulse, d. h. die Anzahl von Verifikationsoperationen, ist in Spezifikationen vorgeschrieben. Diese Schreib-, Lösch- und Verifikationsoperationen werden extern gesteuert.
  • Einige Flash-Speicher enthalten einen Algorithmus zum automatischen Durchführen der Schreib- oder Löschoperation. Für einen Benutzer dieser Art von Flash-Speichern wird üblicherweise die zulässige Anzahl von Schreib- oder Löschoperationen vorgesehen.
  • Auslieferungstests der Flash-Speicher erfordern manchmal repetitive Überschreiboperationen. Dies führt zur Verschlechterung der für einen Benutzer garantierten Anzahl von Schreib- oder Löschoperationen. In diesem Fall können die Flash-Speicher, die den Auslieferungstest bestanden haben, auf der Seite des Benutzers ausfallen, bevor sie die garantierte Anzahl von Schreib- oder Löschoperationen erreichen.
  • Es ist eine Aufgabe eines dritten Aspekts der vorlie genden Erfindung, eine Halbleiter-Speicheranordnung vorzusehen, um einen Auslieferungstest einer Halbleiter-Speicheranordnung mit maximal "n" Überschreiboperationen durchzuführen, und um unter Berücksichtigung einer Verschlechterung aufgrund einer Erhöhung der Anzahl von Überschreiboperationen die maximalen Überschreiboperationen N (N > n) für einen Benutzer zu garantieren.
  • 29 ist ein Flussdiagramm, das einen Algorithmus zeigt, der in einer Halbleiter-Speicheranordnung gemäß dem dritten Aspekt der vorliegenden Erfindung zu speichern ist.
  • Nach dem Start eines Schreibprozesses legt Schritt S301 einen Schreibimpuls an. Schritt S302 führt eine Verifikationsoperation durch. Schritt S302 liest nämlich geschriebene Daten und bestimmt, ob die Daten ausreichend geschrieben wurden oder nicht. Wenn das Ergebnis ausreichend ist, endet der Schreibprozess. Wenn es unzureichend ist, prüft Schritt S303, um zu sehen, ob die Anzahl angelegter Schreibimpulse eine vorherbestimmte Anzahl N erreicht hat oder nicht. Wenn NEIN, werden die Schritte S301 und S302 wiederholt. Wenn JA, bricht der Schreibprozess ab. Es wird nämlich bestimmt, dass die Daten nach dem Anlegen von N Schreibimpulsen nicht korrekt in einen Zellentransistor geschrieben wurden.
  • Auf diese Weise führt der dritte Aspekt der vorliegenden Erfindung einen Auslieferungstest einer Halbleiter-Speicheranordnung mit maximal "n" Schreibimpulsen durch, was kleiner ist als eine zulässige Anzahl "N". Der Auslieferungstest wird nämlich unter strengeren Bedingungen als den normalen Bedingungen durchgeführt, wodurch die, zulässige Anzahl N für einen Benutzer garantiert wird.
  • 30 zeigt eine Halbleiter-Speicheranordnung gemäß dem dritten Aspekt der vorliegenden Erfindung. Dieser Speicher schließt einen Schreibcontroller 311, einen Schreibimpulsgenerator 312, ein Zellen-Array 313, einen Impulszähler 314, einen Schalter 315, einen Stoppsignalgenerator 316 und einen Detektor 317 für hohe Spannungen ein.
  • Der Schreibcontroller 311 empfängt ein externes Steuersignal und ein Schreibstoppsignal WS, um den Schreibimpulsgenerator 312 zu steuern, Daten in Zellentransistoren des Zellen-Arrays 313 zu schreiben. Der Schreibimpulsgenerator 313 liefert einen Schreibimpuls an das Zellen-Array 313 und an den Impulszähler 314, der die Anzahl von Schreibimpulsen, d. h. die Anzahl von Verifikationsoperationen, zählt. Um eine Zählung im Impulszähler 314 leicht zu ändern, können eine direkte Eingangsverdrahtung in eine NICHT-UND-Schaltung und Ausgangsverdrahtung eines Inverters im Voraus hergestellt werden, um die NICHT-UND-Schaltung mit der Verdrahtung während der Herstellung selektiv zu verbinden.
  • Der Schalter 315 ist mit der Standardanzahl "N" des Anlegens von Impulsen oder mit dem Auslieferungstestmaximum "n" (n < N) des Anlegens von Impulsen verbunden. Gemäß der Anzahl N oder n liefert der Stoppsignalgenerator 316 ein Schreibstoppsignal WS an den Schreibcontroller 311. Das Schalten des Schalters 315 wird ansprechend auf ein Schaltersteuersignal SC gesteuert, das vom Detektor 317 für hohe Spannungen in Abhängigkeit davon geliefert wird, ob eine externe hohe Spannung daran angelegt wird oder nicht.
  • 31 zeigt einen wesentlichen Teil der Halbleiter-Speicheranordnung von 30, und 32 erläutert den Betrieb der Schaltung von 31. In 31 und 32 ist eine Referenzmarke QCOi ein Impulszählsignal jeder Stufe.
  • Ein Stoppsignal WS(N), das dem Standardmaximum des Anlegens von Impulsen entspricht, wird gemäß den Impulszählsignalen QCO2, QCO3 und QCO4 hergestellt. Ein Stoppsignal WS(n), das dem Auslieferungstestmaximum des Anlegens von Impulsen entspricht, wird gemäß den Impulszählsignalen QCO0, QCO1 und QCO2 hergestellt. Wenn das Schaltersteuersignal SC vom Detektor (EWCMGN) 317 für hohe Spannungen auf einem Niederpegel L ist, d. h. wenn keine hohe Spannung angelegt wird, wird das Stoppsignal WS(N), das der Standardanzahl N entspricht, mit dem 21sten Impuls des Impulssignals QCO0 geliefert. Wenn das Signal SC vom Detektor 317 auf dem Hochpegel H ist, d. h. wenn eine hohe Spannung an einen gegebenen Anschluss angelegt wird, wird das Stoppsignal WS(n), das dem Auslieferungstestmaximum n entspricht, mit dem 4ten Impuls des Impulssignals QCO0 geliefert.
  • In der obigen Erläuterung wird die Maximalanzahl von Schreibimpulsen, die angelegt werden, bis das Stoppsignal WS vorgesehen wird, zwischen der für einen Benutzer garantierten Standardanzahl und der Anzahl für einen Auslieferungstest gewechselt. Anstelle der Änderung der Anzahl des Anlegens von Impulsen kann die Breite eines Schreibimpulses geändert werden. Die Breite eines Schreibimpulses für einen Auslieferungstest kann beispielsweise kürzer sein als jene eines Schreibimpulses zur Standardverwendung, um bei dem Auslieferungstest strengere Bedingungen aufzuerlegen. Die Breite eines Schreibimpulses für den Auslieferungstest kann verschmälert werden, sobald eine hohe Spannung an einen gegebnen Anschluss angelegt wird. Obwohl sich die obige Erläuterung auf eine Schreiboperation bezieht, gilt dasselbe für eine Löschoperation.
  • Auf diese Weise enthält eine Halbleiter-Speicheranordnung gemäß dem dritten Aspekt der vorliegenden Erfindung einen internen Algorithmus, der die Anzahl von Schreib- oder Löschoperationen von Speicherzellen ändern kann. Halbleiter-Speicheranordnungen mit dieser Ausbildung fallen auf der Seite des Benutzers selten aus, sobald sie einen Auslieferungstest bestanden haben.
  • Mit Bezugnahme auf 33 bis 36 wird eine Halbleiter-Speicheranordnung gemäß einem vierten Aspekt der vorliegen den Erfindung erläutert.
  • 33 zeigt eine Speicherzelle (MCo) der Halbleiter-Speicheranordnung (Flash-Speicher) gemäß dem vierten Aspekt der vorliegenden Erfindung. Die Speicherzelle (Zellentransistor) hat ein schwebendes Gate FG. Das schwebende Gate ist zwischen einer Source und einem Drain angeordnet und ist von anderen Gebieten isoliert. Ein Steuergate CG ist über dem schwebenden Gate FG gebildet.
  • Um Daten aus dem Zellentransistor zu lesen, wird eine Gatespannung Vg an eine Energiequellenspannung Vcc angeglichen, eine Drainspannung Vd an etwa ein Volt, und eine Sourcespannung Vs an einen Erdepegel Vss. Die Daten werden als "1" oder "0" in Abhängigkeit davon bestimmt, ob ein Drainstrom fließt oder nicht.
  • Um Daten in den Zellentransistor zu schreiben, wird die an einen Drain DD angelegte Drainspannung Vd auf eine hohe Spannung eingestellt (üblicherweise Vcc < hohe Spannung < Vpp), die an das Steuergate CG angelegte Gatespannung Vg auf die Schreibspannung Vpp (bis etwa +10 Volt), und die an die Source SS angelegte Sourcespannung Vs auf den Erdepegel Vss. Ladungen werden vom Drain DD in das schwebende Gate FG injiziert, um Daten "0" zu schreiben. Heutzutage wird die Schreibspannung immer niedriger. Demgemäß ist es erforderlich, eine solche niedrige Schreibspannung effektiv an den Drain anzulegen.
  • 34 zeigt einen herkömmlichen Flash-Speicher, der mit dem vierten Aspekt der vorliegenden Erfindung verwandt ist. Der Flash-Speicher schließt einen Reihenadressenpuffer 411, einen Reihendecoder 412, einen Spaltenadressenpuffer 413, einen Spaltendecoder 414, einen Puffer 415, einen Schreib-Spannungszufuhrtransistor 416, einen Leseverstärker 417 und einen Bus 418 ein. Der Flash-Speicher schließt auch Bitleitungen BLs, Wortleitungen WLs, Schreibdaten /WD (in vertierter Pegel) und ein Schreibsteuersignal W ein.
  • Um Daten aus der Speicherzelle MCo zu lesen, werden eine Wortleitung WL und eine Bitleitung BL gemäß einer Reihenadresse bzw. einer Spaltenadresse ausgewählt. Der Leseverstärker 417 prüft, um zu sehen, ob ein Strom durch die ausgewählte Speicherzelle (Zellentransistor) MCo fließt oder nicht, um zu bestimmen, ob in der Speicherzelle gespeicherte Daten "1" oder "0" sind.
  • Um Daten in eine Speicherzelle MCo zu schreiben, stellt das Schreibsteuersignal W Wort- und Bitleitungs-Auswahlsignale auf eine Schreibspannung Vpp ein. Wenn Schreibdaten /WD vorgesehen werden, wird der Transistor 416 EIN geschaltet, so dass die Schreibspannung Vpp (vermindert um die Schwellenspannung des Transistors 416) an den Bus 418 und an den Drain der Speicherzelle angelegt wird. Der Flash-Speicher von 34 verwendet eine ausreichend hohe Spannung als Schreibspannung Vpp, so dass der Schreib-Spannungszufuhrtransistor 416 ein MOS-Transistor vom n-Kanal-Typ sein kann. In diesem Fall wird die Schreibspannung Vpp um die Schwellenspannung des Transistors vermindert und wird an den Drain des Zellentransistors MCo angelegt.
  • Neuere Flash-Speicher setzen eine einzelne Energiequelle mit beispielsweise fünf Volt ein, die eine reduzierte Schreibspannung erfordert. Mit einer solchen fünf Volt-Einzelenergiequelle kann die Schwellenspannung des Schreib-Spannungszufuhrtransistors 416 eine Zufuhrspannung niedriger als die Schreibspannung Vpp senken, um dem Drain einer Speicherzelle eine unzureichende Schreibspannung zuzuführen.
  • Es ist eine Aufgabe des vierten Aspekts der vorliegenden Erfindung, eine Halbleiter-Speicheranordnung vorzusehen, die eine Schreibdrainspannung ohne Einfluss der Schwellenspannung eines Schreib-Spannungszufuhrtransistors zuführen kann, wodurch Daten sogar mit einer niedrigen Schreibspan nung korrekt in eine Speicherzelle geschrieben werden.
  • 35 zeigt eine Halbleiter-Speicheranordnung gemäß einer Ausführungsform des vierten Aspekts der vorliegenden Erfindung. Im Gegensatz zur herkömmlichen Halbleiter-Speicheranordnung von 34 verwendet die Halbleiter-Speicheranordnung von 35 einen MOS-Transistor 406 vom p-Kanal-Typ als Schreib-Spannungszufuhrtransistor, und ein Puffer 405 empfängt ein positives Logiksignal WD als Schreibdaten. Ein Reihenadressenpuffer 401, ein Reihendecoder 402, ein Spaltenadressenpuffer 403, ein Spaltendecoder 404 und der Puffer 405 von 35 entsprechen dem Reihenadressenpuffer 411, Reihendecoder 412, Spaltenadressenpuffer 413, Spaltendecoder 414 bzw. Puffer 415 der verwandten Technik von 34. Die Halbleiter-Speicheranordnung von 35 involviert Bitleitungen BLs, Wortleitungen WLs und ein Schreibsteuersignal W.
  • Um Daten aus einer Speicherzelle MCo der Halbleiter-Speicheranordnung von 35 zu lesen, werden eine Wortleitung WL und eine Bitleitung BL gemäß einer Reihenadresse bzw. einer Spaltenadresse ausgewählt. Ein Leseverstärker 407 prüft, um zu sehen, ob ein Strom durch die ausgewählte Speicherzelle (Zellentransistor) MCo fließt oder nicht, um zu bestimmen, ob die Speicherzelle Daten "1" oder "0" speichert.
  • Um Daten in eine Speicherzelle zu schreiben, stellt das Schreibsteuersignal W Wort- und Bitleitungs-Auswahlsignale auf eine Schreibspannung Vpp ein. Der Puffer 405 wandelt Schreibdaten WD in ein Signal mit der Schreibspannung Vpp um. Wenn das Gatesignal an den Schreib-Spannungszufuhrtransistor 406 ein Niederpegel L wird, wird der Transistor 406 EIN geschaltet, um die Schreibspannung Vpp einem Bus 408 zuzuführen. Da der Transistor 406 ein MOS-Transistor vom p-Kanal-Typ ist, wird die an die Source des Transistors 406 an gelegte Schreibspannung Vpp nicht von der Schwellenspannung des Transistors 406 gesenkt. Als Ergebnis wird das Potential des Busses 408 nahezu auf die Schreibspannung Vpp erhöht, wodurch die Schreibspannung Vpp effektiv an den Drain des ausgewählten Zellentransistors MCo angelegt wird. Auch wenn dieser Flash-Speicher mit einer einzelnen fünf Volt-Energiequelle getrieben wird, ist die niedrige Schreibspannung Vpp ausreichend, um Daten in Speicherzellen zu schreiben.
  • 36 ist ein Schaltbild, das einen wesentlichen Teil einer Halbleiter-Speicheranordnung gemäß einer weiteren Ausführungsform des vierten Aspekts der vorliegenden Erfindung zeigt. Der in 36 gezeigte Teil entspricht dem Spannungszufuhrtransistor 416 und Puffer 415 der herkömmlichen Halbleiter-Speicheranordnung von 34.
  • Die Ausführungsform von 36 setzt einen MOS-Transistor vom n-Kanal-Typ als Schreib-Spannungszufuhrtransistor 416 ein, ähnlich dem Stand der Technik von 34. Anstelle des Puffers 415 von 34 verwendet die Ausführungsform von 36 jedoch MOS-Transistoren 4251, 4252 und 4253 vom n-Kanal-Typ, Inverter 4255, 4256 und 4257, und eine Bootstrap-Schaltung 4253, die aus einem Kondensator besteht. Wenn Schreibdaten WD vom Hochpegel H zum Niederpegel L wechseln, stellt die Bootstrap-Schaltung 4253 das Gate des Transistors 4251 auf den Hochpegel H ein. Dann wechselt das Gate des Transistors 4252 zum Niederpegel L, um das Potential eines Knotens N40 zu erhöhen. Zu dieser Zeit erhöht der Kondensator 4253 den Pegel des Gates des Transistors 4251 weiter auf etwa Vpp + Vcc. Dieses Potential wird an das Gate des Schreib-Spannungszufuhrtransistors 426 angelegt, um das Potential eines Busses 418 etwa auf die Schreibspannung Vpp zu erhöhen.
  • Auf diese Weise empfängt das Gate des Schreib-Spannungszufuhrtransistors 426, der aus einem MOS-Transistor vom n-Kanal-Typ besteht, das Datensignal erhöht auf die Schreibspannung Vpp oder darüber, und der Bus 418 empfängt eine Spannung gleich der Schreibspannung Vpp, so dass Daten effektiv in eine ausgewählte Speicherzelle mit der niedrigen Schreibspannung Vpp geschrieben werden.
  • Die Halbleiter-Speicheranordnung gemäß dem vierten Aspekt der vorliegenden Erfindung, wie oben erläutert, sieht sogar unter dem Einfluss der Schwellenspannung eines Schreib-Spannungszufuhrtransistors eine ausreichende Schreibdrainspannung vor, um Daten sogar mit einer niedrigen Schreibspannung korrekt in eine ausgewählte Speicherzelle zu schreiben.
  • Eine Halbleiter-Speicheranordnung gemäß einem fünften Aspekt der vorliegenden Erfindung wird mit Bezugnahme auf 37 bis 45 erläutert.
  • 37 zeigt eine herkömmliche Halbleiter-Speicheranordnung (Flash-Speicher), die mit dem fünften Aspekt der vorliegenden Erfindung verwandt ist. Die Halbleiter-Speicheranordnung von 37 schließt einen Reihendecoder 512, einen Spaltendecoder 514, einen Leseverstärker 517 und eine Source-Spannungszufuhrschaltung 519 ein. Die Halbleiter-Speicheranordnung schließt Speicherzellen (Zellentransistor) MCs, die jeweils aus einem MOS (MIS)-Transistor vom n-Kanal-Typ bestehen, Wortleitungen WLs, Bitleitungen BLs und Sourceleitungen SLs ein. Die Source-Spannungszufuhrschaltung 519 ist mit den Sourcen der Speicherzellen MCs in einem Speicherzellen-Array durch die Sourceleitungen SLs verbunden, um elektrisch kollektiv die Speicherzellen zu löschen. Jede Speicherzelle MC ist gleich wie die in 33 gezeigte.
  • 38 zeigt ein Beispiel des Reihendecoders 512, 39 zeigt ein Beispiel des Spaltendecoders 514, und 40 zeigt ein Bitleitungs-Transfergate 5145 des Spalten decoders 514 von 39.
  • In 38 hat der Reihendecoder 512 eine Energiequelle 5121, Gates RG1 bis RGn zum Empfangen einer Reihenadresse, einen Transistor 5122, der zwischen den Gates RG1 bis RGn und der Energiequelle 5121 angeschlossen ist, und einen Inverter (Transistoren 5123 und 5124), der zwischen der Energiequelle 5121 und einer Zufuhrquelle Vss für niedrige Spannungen (auf einem Erdepegel GND von Null Volt) angeschlossen ist. Der Inverter steuert den Pegel einer Wortleitung WL. Beispielsweise empfängt eine ausgewählte Wortleitung WL, die einer Reihenadresse mit allen Hochpegel (H)-Bits entspricht, um die Gates RG1 bis RGn EIN zu schalten, den Ausgang Vcc der Energiequelle 5121 durch den Transistor 5123, und jede andere nicht-ausgewählte Wortleitung WL empfängt die niedrige Spannung Vss von Null Volt durch den Transistor 5124.
  • In 39 hat der Spaltendecoder 514 eine Energiequelle 5141, Gates CG1 bis CGm zum Empfangen einer Spaltenadresse, einen Transistor 5142 zwischen den Gates CG1 bis CGm und der Energiequelle 5141, ein Bitleitungs-Transfergate 5145, und einen Inverter (Transistoren 5143 und 5144) zwischen der Energiequelle 5121 und der niedrigen Spannung Vss. Der Inverter steuert das Bitleitungs-Transfergate 5145. Wenn Eingangs-Spaltenadressenbits jeweils einen Hochpegel H haben, um die Gates CG1 bis CGm EIN zu schalten, wird eine ausgewählte Bitleitung BL mit dem Leseverstärker 517 verbunden.
  • In 40 sind Bitleitungs-Transfergates 51451 bis 5145m mit dem Leseverstärker 517 durch einen Bus BUS verbunden. Nur eine durch die Bitleitungs-Transfergates 51451 bis 5145m ausgewählte Bitleitung ist mit dem Leseverstärker 517 verbunden. Dementsprechend werden die Inhalte einer Speicherzelle MC, die an einem Schnittpunkt der ausgewählten Wort- und Bitleitung örtlich angeordnet ist, durch den Leseverstärker 517 an die Außenseite geliefert.
  • Allgemein werden alle Zellentransistoren (Speicherzellen) MCs eines Flash-Speichers wegen der Einfachheit der Schaltungsausbildung gleichzeitig gelöscht. Das Löschen wird wiederholt, bis alle der Zellentransistoren vollständig gelöscht sind. Aus statistischen Gründen werden einige Zellentransistoren in einem Flash-Speicher relativ leicht gelöscht und einige nicht. Wenn ein charakteristischer Unterschied zwischen diesen beiden Arten von Speicherzellen sehr groß ist, können die Speicherzellen, die leicht gelöscht werden, überlöscht werden. Die Charakteristiken von Zellentransistoren weichen während der Waferbearbeitung und durch die Wiederholung von Schreib- und Löschoperationen leicht voneinander ab.
  • Um Daten in oder aus Zellentransistoren eines Flash-Speichers zu schreiben oder zu löschen, werden die schwebenden Gates der Zellentransistoren geladen oder entladen. Wenn eine Speicherzelle überlöscht wird, hält das schwebende Gate davon Ladungen, deren Polarität zu einer Polarität entgegengesetzt ist, die gebildet wird, wenn Daten in diese geschrieben werden. Wenn eine Speicherzelle ein entgegengesetzt geladenes schwebendes Gate hat, wird nämlich bestimmt, dass die Zelle überlöscht wurde.
  • Nicht-flüchtige Halbleiterspeicher (Flash-Speicher) haben üblicherweise ein Zellen-Array vom WEDER-NOCH-Typ. Gemäß diesem Typ sind Drains von Zellentransistoren (MOS-Transistoren vom n-Kanal-Typ) miteinander Bitleitung für Bitleitung verbunden. Beim Auswählen eines Zellentransistors (Speicherzelle) werden die gemeinsam verbundenen Zellentransistoren gleichmäßig vorgespannt, und dann wird eine positive Vorspannung nur an das Gate des auszuwählenden Zellentransistors angelegt, und Null Volt werden an die Gates nicht-ausgewählter Zellentransistoren angelegt.
  • Die Sourcen aller Zellentransistoren sind durch die Source-Spannungszufuhrschaltung 519 in 37 geerdet. Da die Zellentransistoren Anreicherungs-MOS (MIS)-Transistoren (MOS-Transistoren vom n-Kanal-Typ) sind, geben die nicht-ausgewählten Zellentransistoren keinen Strom weiter, und nur der ausgewählte Zellentransistor gibt in Abhängigkeit von der Menge an Ladungen, die im schwebenden Gate davon akkumuliert sind, einen Strom weiter oder nicht. Gemäß dem durch den ausgewählten Zellentransistor fließenden Strom werden Daten "0" oder "1" bestimmt.
  • Wenn ein Anreicherungszellentransistor des Flash-Speichers überlöscht wird, wechseln die Charakteristiken des überlöschten Transistors zu jenen eines Verarmungstransistors. Um dieses Problem zu lösen, führt der Flash-Speicher vom WEDER-NOCH-Typ nicht-ausgewählten Zellentransistoren keinen Strom zu, wenn keine Vorspannung an die Gates der Transistoren angelegt wird. Der überlöschte Zellentransistor zeigt jedoch Verarmungscharakteristiken, und gibt daher einen Strom weiter, auch wenn er nicht ausgewählt ist. Auch wenn ein ausgewählter Zellentransistor keinen Strom weitergibt, kann nämlich der überlöschte nicht-ausgewählte Zellentransistor einen Strom weitergeben, um fehlerhaft Daten "0" als Daten "1" oder Daten "1" als Daten "0" zu bestimmen.
  • Es ist eine Aufgabe des fünften Aspekts der vorliegenden Erfindung, eine Halbleiter-Speicheranordnung vorzusehen, die Daten korrekt liest, auch wenn ein überlöschter Zellentransistor vorhanden ist.
  • 41 zeigt einen Flash-Speicher gemäß einer Ausführungsform des fünften Aspekts der vorliegenden Erfindung. Der Flash-Speicher hat einen Reihendecoder 502, einen Spaltendecoder 504, einen Leseverstärker 507, und eine Source-Spannungszufuhrschaltung 509. Die Anordnung von 41 ist grundsätzlich gleich wie jene von 37 und ist durch den Reihendecoder 502 gekennzeichnet.
  • 42 zeigt ein Beispiel des Reihendecoders 502 von 41. Der Reihendecoder 502 hat eine positive Energiequelle 5021 zum Generieren einer gegebenen positiven Spannung, Gates RG1 bis RGn zum Empfangen einer Reihenadresse, einen Transistor 5022 zwischen den Gates RG1 bis RGn und der positiven Energiequelle 5021, eine negative Energiequelle 5025, und einen Inverter (Transistoren 5023 und 5024) zwischen der positiven Energiequelle 5021 und der negativen Energiequelle 5025. Der Inverter steuert den Pegel einer Wortleitung WL. Wenn eine Eingangsreihenadresse Bits jeweils mit einem Hochpegel H hat, werden die Gates RG1 bis RGn EIN geschaltet, und eine entsprechende Wortleitung (ausgewählte Wortleitung) WL empfängt einen Ausgang Vcc der positiven Energiequelle 5021 durch den Transistor 5123. Zu dieser Zeit empfangen andere nicht-ausgewählte Wortleitungen WLs jeweils einen Ausgang (eine negative Spannung) der negativen Energiequelle 5025 durch den Transistor 5024. Die negative Energiequelle 5025 kann der Negativspannungsgenerator 118 der Halbleiter-Speicheranordnung der verwandten Technik von 5 sein.
  • Wenn der Ausgang der negativen Energiequelle 5025 an das Gate eines überlöschten Zellentransistors MC angelegt wird, der Verarmungscharakteristiken zeigt, verursacht die Spannung, dass der Transistor nicht ausgewählt wird, um keinen Strom weiterzugeben. Die negative Ausgangsspannung der negativen Energiequelle 5025 unterdrückt nämlich die Gatespannung des überlöschten MOS-Transistors vom Verarmungs-n-Kanal-Typ unter eine Schwellenspannung. Auch wenn eine ausgewählte Bitleitung überlöschte Zellentransistoren involviert, werden demgemäß die Inhalte eines von einer Wortleitung ausgewählten Zellentransistors korrekt durch den Leseverstärker 507 ausgelesen.
  • 43 zeigt eine Halbleiter-Speicheranordnung gemäß einer weiteren Ausführungsform des fünften Aspekts der vorliegenden Erfindung. Diese Halbleiter-Speicheranordnung hat einen ersten und einen zweiten Reihendecoder 5221 und 5222, die dem Reihendecoder 502 und der Source-Spannungszufuhrschaltung 509 von 41 entsprechen. Der zweite Reihendecoder 5222 legt eine Spannung, die gleich dem oder größer als der Pegel einer ausgewählten Bitleitung ist, an Sourceleitungen SWLs an, die nicht-ausgewählten Wortleitungen WLs entsprechen. Ein Spaltendecoder 524, ein Leseverstärker 527, etc., von 43 sind gleich wie jene von 41.
  • Beim Lesen von Daten aus einer Speicherzelle MC legt der erste Reihendecoder 5221 eine Normalspannung Vcc an eine ausgewählte Wortleitung WL an, um Speicherzellen (Zellentransistoren) auszuwählen, die mit der ausgewählten Wortleitung WL verbunden sind. Der zweite Reihendecoder 5222 legt eine niedrige Energiequellenspannung Vss von Null Volt an die Sourceleitung SWL der Zellentransistoren an, die mit der ausgewählten Wortleitung verbunden sind, und eine Spannung, die gleich der oder größer als die Drainspannung der ausgewählten Bitleitung ist, an die Sourceleitungen von Zellentransistoren, die mit nicht-ausgewählten Wortleitungen verbunden sind. Überlöschte Zellentransistoren unter den nicht-ausgewählten Transistoren können getrennt werden, da die Gatespannung davon niedriger wird als die Sourcespannung davon. Eine Spannung, die an die Sourcen der mit den nicht-ausgewählten Wortleitungen verbundenen Speicherzellen in der Leseoperation angelegt wird, kann gleich dem oder größer als der Pegel der ausgewählten Bitleitung sein. Auch wenn ein Kanal aufgrund des Überlöschens erzeugt wird, fließt kein Strom, wenn keine Potentialdifferenz zwischen dem Drain und der Source jeder überlöschten Zelle vorliegt. Dementsprechend beeinflussen die überlöschten nicht-ausgewählten Zellentransistoren niemals die Leseoperation.
  • 44 zeigt Beispiele des ersten und des zweiten Reihendecoders 5221 und 5222 von 43, und 45 zeigt einen Teil des zweiten Reihendecoders 5222.
  • In 44 hat der erste Reihendecoder 5221 eine Energiequelle (Vcc) 52211, ein NICHT-UND-Gate 52212 zum Empfangen einer Reihenadresse, und einen Inverter 52213. Der zweite Reihendecoder 5222 hat eine Energiequelle (Vcc) 52221, ein NICHT-UND-Gate 52222 zum Empfangen der Reihenadresse, Inverter 52223 und 52224, und eine Energiequelle 52225. Die Energiequelle 52225 führt eine höhere Spannung als die Drainspannung einer ausgewählten Bitleitung den Sourcen von Zellentransistoren zu, die mit nicht-ausgewählten Wortleitungen verbunden sind, wenn Daten gelesen werden, wie in 45 gezeigt.
  • Ein Flash-Speicher gemäß dem fünften Aspekt der vorlie genden Erfindung, wie oben erläutert, liest korrekt Daten "0" oder "1", auch wenn einige Speicherzellen aufgrund eines Waferprozesses oder durch repetitive Schreib- und Leseoperationen überlöscht wurden. Der fünfte Aspekt der vorliegenden Erfindung verbessert somit die Ausbeute und Zuverlässigkeit von Flash-Speichern.
  • Eine Halbleiter-Speicheranordnung gemäß einem sechsten Aspekt der vorliegenden Erfindung wird mit Bezugnahme auf 46 bis 49 erläutert. Ähnlich dem fünften Aspekt liest der sechste Aspekt korrekt Daten aus Speicherzellen eines Flash-Speichers, auch wenn einige Speicherzellen während einer kollektiven Löschoperation überlöscht werden.
  • Wie oben mit Bezugnahme auf 37 bis 40 erläutert, werden Zellentransistoren (Speicherzellen) eines Flash-Speichers wegen der Einfachheit der Schaltungsausbildung gleichzeitig gelöscht. Das Löschen wird wiederholt, bis alle Zellentransistoren vollständig gelöscht sind. Einige Zellentransistoren des Flash-Speichers werden relativ leicht ge löscht und einige nicht. Wenn die Zellen kollektiv gelöscht werden, können die Zellen, die leicht gelöscht werden, überlöscht werden. Die Charakteristiken der Zellentransistoren unterscheiden sich leicht voneinander während eines Waferprozesses und durch die Wiederholung von Schreib- und Löschoperationen. Dementsprechend tritt das Überlöschen von Zellen häufig auf.
  • Allgemein haben Flash-Speicher ein Zellen-Array vom WEDER-NOCH-Typ. Gemäß diesem Typ sind Drains von MOS-Transistoren vom n-Kanal-Typ (Zellentransistoren) miteinander Bitleitung für Bitleitung verbunden. Beim Auswählen eines Zellentransistors werden die gemeinsam verbundenen Zellentransistoren gleichmäßig vorgespannt, und dann wird eine positive Vorspannung nur an das Gate des auszuwählenden Zellentransistors angelegt, und Null Volt werden an die Gates nicht-ausgewählter Zellentransistoren angelegt. Da die Zellentransistoren MOS-Transistoren vom Anreicherungs-n-Kanal-Typ sind, geben die nicht-ausgewählten Zellentransistoren keinen Strom weiter, und nur der ausgewählte Zellentransistor gibt in Abhängigkeit von der Menge an Ladungen, die im schwebenden Gate davon gespeichert sind, einen Strom weiter oder nicht. Gemäß dem durch den ausgewählten Zellentransistor fließenden Strom werden Daten "0" oder "1" bestimmt.
  • Wenn ein Anreicherungszellentransistor des Flash-Speichers überlöscht wird, wechseln die Charakteristiken des überlöschten Transistors zu jenen eines Verarmungstransistors. Um dieses Problem zu lösen, führt der Flash-Speicher vom WEDER-NOCH-Typ nicht-ausgewählten Zellentransistoren keinen Strom zu, wenn keine Vorspannung an die Gates der Transistoren angelegt wird. Der überlöschte Zellentransistor zeigt jedoch Verarmungscharakteristiken, und gibt daher einen Strom weiter, auch wenn er nicht ausgewählt ist. Auch wenn ein ausgewählter Zellentransistor keinen Strom weiter gibt, gibt nämlich der überlöschte nicht-ausgewählte Zellentransistor einen Strom weiter, um fehlerhaft Daten "0" als Daten "1" oder Daten "1" als Daten "0" zu bestimmen.
  • Es ist eine Aufgabe des sechsten Aspekts der vorliegenden Erfindung, eine Halbleiter-Speicheranordnung vorzusehen, die durch das Sichern überlöschter Zellentransistoren korrekt Daten liest.
  • 46 zeigt einen wesentlichen Teil der Halbleiter-Speicheranordnung gemäß dem sechsten Aspekt der vorliegenden Erfindung. Die Halbleiter-Speicheranordnung schließt einen Reihendecoder 602, einen Spaltendecoder 604, einen Leseverstärker 607, Speicherzellen (Zellentransistoren) MCs, die jeweils aus einem MOS-Transistor vom n-Kanal-Typ bestehen, Wortleitungen WLs und Bitleitungen BLs ein. Jede Speicherzelle MC ist gleich wie die in 33 gezeigte. Es ist zu beachten, dass der Leseverstärker 607 ein Signal OECK empfängt, das zu einem Hochpegel H gewechselt wird, wenn eine Löschverifikationsoperation durchgeführt wird (mit Bezugnahme auf Schritt 613 in 49).
  • 47 zeigt ein Beispiel des Leseverstärkers 607 von 46. Der Leseverstärker 607 schließt MOS-Transistoren 6071, 6072, 6073, 6074, 6075 und 6077 vom n-Kanal-Typ, und MOS-Transistoren 6076 und 6078 vom p-Kanal-Typ ein. Es ist zu beachten, wie in 47 gezeigt, dass das Signal OECK, das an den Leseverstärker 607 angelegt wird, auch an das Gate des MOS-Transistors 6077 angelegt wird.
  • Um überlöschte Zellentransistoren nach einer kollektiven Löschoperation zu detektieren, stellt der Reihendecoder 602 alle Wortleitungen WL1, WL2, ... des kollektiv gelöschten Zellen-Arrays auf einen Niederpegel L ein. Danach wählt der Spaltendecoder 604 aufeinanderfolgend Spaltengates G601, G602, ... aus, um aufeinanderfolgend die Bitleitungen BL1, BL2, ... mit dem Leseverstärker 607 zu verbinden. Wann immer eine Bitleitung, die einen überlöschten Zellentransistor involviert, mit dem Leseverstärker 607 verbunden wird, liefert der Leseverstärker 607 einen Ausgang mit einem Niederpegel L. Dann wird der Transistor 6077 des Leseverstärkers 607 EIN geschaltet, um einen Treibstrom des Leseverstärkers 607 zu erhöhen, wodurch verhindert wird, dass ein Strom durch die überlöschte Zelle fließt. Zur gleichen Zeit scannt der Reihendecoder 602 die Wortleitungen WL1, WL2, ..., um die überlöschte Zelle zu detektieren, die veranlasst hat, dass der Leseverstärker 607 einen Ausgang mit einem Hochpegel H liefert.
  • 48 zeigt schematisch ein System, das die Halbleiter-Speicheranordnung gemäß dem sechsten Aspekt der vorliegenden Erfindung einsetzt. Das System schließt den Flash-Speicher 610, einen Nurlesespeicher (ROM) 620, und eine Zentraleinheit (CPU) 630 ein.
  • Der ROM 620 speichert einen in 49 gezeigten Algorithmus, und die CPU 630 steuert den Flash-Speicher 610 gemäß dem Algorithmus. Die CPU 630 sichert nämlich überlöschte Zellen des Flash-Speichers 610 gemäß dem im ROM 620 gespeicherten Algorithmus.
  • 49 zeigt einen Fluss des im ROM 620 von 48 gespeicherten Algorithmus. Nach dem Start einer Löschoperation des Flash-Speichers führt Schritt S611 eine Schreiben-vor-Löschen-Operation durch. Vor dem kollektiven Löschen des Speicherzellen-Arrays des Flash-Speichers werden nämlich Daten "0" in jeden Zellentransistors des Speicherzellen-Arrays geschrieben.
  • Schritt S612 führt die kollektive Löschoperation durch, und Schritt S613 führt eine Löschverifikationsoperation durch. Es ist zu beachten, dass im Schritt S613 ein Signal OECK, das an den Leseverstärker 607 und das Gate des MOS-Transistors 6077 angelegt wird, vom Niederpegel L zum Hoch pegel H gewechselt wird, wenn die Löschverifikationsoperation durchgeführt wird. Elektronen werden nämlich allmählich von den schwebenden Gates aller Zellentransistoren des Speicherzellen-Arrays abgegeben, um die Löschoperation zu erzielen. Schritt S614 prüft, um zu sehen, ob eine überlöschte Zelle vorhanden ist oder nicht. Wenn es keine überlöschte Zelle gibt, endet der Löschprozess. Wenn es eine überlöschte Zelle gibt, wird der Schritt S615 durchgeführt. Wie mit Bezugnahme auf 46 und 47 erläutert, detektiert Schritt S614 überlöschte Zellentransistoren einen nach dem anderen.
  • Schritt S615 schreibt Daten in die überlöschte Zelle (überlöschtes Bit), die im Schritt S614 detektiert wird. Schritt S616 führt denselben Test durch wie Schritt S614, um auf ein Überlöschen zu prüfen. Wenn die in Schritt S614 detektierte überlöschte Zelle einen normalen gelöschten Zustand aufgrund der Schreiboperation von Schritt S615 wiederherstellt, und wenn keine andere überlöschte Zelle vorliegt, führt Schritt S617 dieselbe Löschverifikationsoperation durch wie Schritt S613. Wenn die Löschverifikationsoperation von Schritt S617 erfolgreich ist, endet der Löschprozess. Wenn die Löschverifikationsoperation von Schritt S617 fehlschlägt, führen Schritt S618 und S619 die Lösch- und Löschverifikationsoperationen durch.
  • Wenn die in Schritt S614 detektierte überlöschte Zelle einen normalen gelöschten Zustand aufgrund der Schreiboperation von Schritt S615 wiederherstellt, und wenn in Schritt S616 eine weitere überlöschte Zelle gefunden wird, schreibt Schritt S615 Daten in die neu gefundene überlöschte Zelle. Auf diese Weise werden Daten in jede überlöschte Zelle des Speicherzellen-Arrays geschrieben, um einen normalen gelöschten Zustand in jeder überlöschten Zelle wiederherzustellen.
  • Der Löschprozess von 49 wird im ROM 620 des Sys tems von 48 gespeichert, und die CPU 630 liest und führt den Löschprozess aus. Alternativ dazu kann der Löschprozess von 49 durch Hardware realisiert werden. Beispielsweise kann der Flash-Speicher selbst eine Logikschaltung enthalten, die den Löschprozess erzielt.
  • Der sechste Aspekt der vorliegenden Erfindung, wie oben erläutert, sichert überlöschte Zellentransistoren und liest Daten korrekt. Auch wenn Speicherzellen einer Halbleiter-Speicheranordnung während eines Waferprozesses oder durch die Wiederholung von Schreib- und Löschoperationen überlöscht werden, liest der sechste Aspekt der vorliegenden Erfindung Daten korrekt aus der Halbleiter-Speicheranordnung, wodurch die Ausbeute und Zuverlässigkeit der Halbleiter-Speicheranordnung verbessert werden.
  • Eine Halbleiter-Speicheranordnung gemäß einem siebenten Aspekt der vorliegenden Erfindung wird mit Bezugnahme auf 50 bis 61 erläutert.
  • 50 zeigt eine Speicherzelle (MC) einer elektrisch kollektiv löschbaren nicht-flüchtigen Halbleiter-Speicheranordnung (Flash-Speicher) gemäß dem siebenten Aspekt der vorliegenden Erfindung. Die Speicherzelle (Zellentransistor) hat ein schwebendes Gate FG. Das schwebende Gate ist zwischen einer Source und einem Drain angeordnet und ist von anderen Gebieten isoliert. Ein Steuergate CG ist über dem schwebenden Gate FG gebildet.
  • Um Daten in den Zellentransistor zu schreiben, wird eine an einen Drain DD angelegte Drainspannung Vd beispielsweise auf 6 Volt eingestellt, eine an das Steuergate CG angelegte Gatespannung Vg auf eine Schreibspannung (Löschspannung) Vpp, und eine an eine Source SS angelegte Sourcespannung auf Null. Ladungen werden vom Drain DD in das schwebende Gate FG injiziert, um Daten "0" zu schreiben.
  • Um Daten aus dem Zellentransistor zu löschen, werden die Gatespannung Vg und die Drainspannung Vd auf einen schwebenden Zustand eingestellt, und die Sourcespannung Vs wird auf die Löschspannung Vpp eingestellt. Elektronen werden vom schwebenden Gate FG zur Source SS extrahiert, um den Zellentransistor zu löschen, d. h. um Daten "1" in den Zellentransistor zu schreiben. Um Daten aus dem Zellentransistor zu lesen, wird die Gatespannung Vg auf eine Energiequellenspannung Vcc eingestellt, die Drainspannung Vd auf etwa ein Volt, und die Sourcespannung Vs auf Null. Es wird getestet, um zu sehen, ob ein Drainstrom fließt oder nicht, um zu bestimmen, ob die geschriebenen Daten "1" oder "0" sind.
  • 51 zeigt eine herkömmliche mit dem siebenten Aspekt der vorliegenden Erfindung verwandte Halbleiter-Speicheranordnung. Die Halbleiter-Speicheranordnung schließt ein: einen Blockadressenpuffer 710, Blockauswahlgates 7101 und 7102, einen Reihenadressenpuffer 711, einen Reihendecoder 712, einen Spaltenadressenpuffer 713, einen Spaltendecoder 714, einen Daten-I/O-Puffer 715, eine Schreibschaltung 716, einen Leseverstärker 717, und Source-Spannungszufuhrschaltungen 7191 und 7192. Die Halbleiter-Speicheranordnung schließt auch Bitleitungen BLs, Wortleitungen WLs, Speicherzellen MCs, ein Schreibsteuersignal W, das beim Schreiben von Daten ein Hochpegel H wird, und ein Löschsignal E ein, das beim Löschen von Daten ein Hochpegel H wird.
  • Diese Halbleiter-Speicheranordnung arbeitet ähnlich der Halbleiter-Speicheranordnung von 2. Die Halbleiter-Speicheranordnung von 51 hat zusätzlich den Blockadressenpuffer 710 und Blockauswahlgates 7101 und 7102, die den Blöcken B1 und B2 von Speicherzellen entsprechen. Eines der Blockauswahlgates 7101 und 7102 wird gemäß einem Blockauswahlsignal vom Blockadressenpuffer 710 ausgewählt, um einen der Blöcke B1 und B2 mit der Schreibschaltung 716 oder dem Leseverstärker 717 zu verbinden. In jedem der Blöcke B1 und B2 von Speicherzellen sind Sourcen der Speicherzellen miteinander verbunden. Mit der Verwendung der Source-Spannungszufuhrschaltungen 7191 und 7192, die für die Blöcke B1 bzw. B2 vorgesehen sind, sind die Blöcke getrennt löschbar.
  • Um die Zellen eines der Blöcke B1 und B2 zu löschen, wird das Löschsignal E mit dem Hochpegel H dem Reihenadressenpuffer 711 und dem Spaltenadressenpuffer 713 zugeführt, um die Ausgänge der Puffer 711 und 713 auf eine nichtausgewählte Logik einzustellen (wobei beispielsweise jeder komplementäre Ausgang auf dem Niederpegel L ist). Dies führt dazu, dass alle Wort- und Bitleitungen WLs und BLs in einen nicht-ausgewählten Zustand versetzt werden. Das Löschsignal E und ein Blockauswahlsignal vom Blockadressenpuffer 710 werden den Source-Spannungszufuhrschaltungen 7191 und 7192 zugeführt. Eine der Source-Spannungszufuhrschaltungen, die mit dem Blockauswahlsignal beispielsweise mit dem Hochpegel H ausgewählt wird, wird verwendet, um dem ausgewählten Block eine Löschspannung Vpp zuzuführen. Dementsprechend werden alle Zellen in dem ausgewählten Block gelöscht.
  • Beim Schreiben von Daten wird das Schreibsteuersignal W mit dem Hochpegel H an den Reihenadressenpuffer 711 und den Spaltenadressenpuffer 713 geliefert. Demgemäß wird eine ausgewählte Wortleitung WL auf den Schreibpegel Vpp eingestellt, und eine ausgewählte Bitleitung BL wird mit der Schreibschaltung 716 durch eines der Blockauswahlgates 7101 und 7102 verbunden, das gemäß dem Blockauswahlsignal ausgewählt wird. Die Schreibschaltung 716 versorgt die ausgewählte Bitleitung BL des ausgewählten Blocks mit einer Schreibspannung von beispielsweise 6 Volt, um Daten zu schreiben.
  • Die herkömmliche Halbleiter-Speicheranordnung von 51 kann einen Block von Speicherzellen löschen, kann jedoch nicht gleichzeitig eine Vielzahl von Blöcken von Speicherzellen löschen. Die Halbleiter-Speicheranordnung von 51 löscht nämlich sequentiell Blöcke einen nach dem anderen, und verifiziert danach die gelöschten Blöcke. Demgemäß benötigt diese Halbleiter-Speicheranordnung eine lange Zeit zum Löschen einer Vielzahl von Blöcken und muss einen komplizierten Verifikationsprozess durchführen.
  • Es ist eine Aufgabe des siebenten Aspekts der vorliegenden Erfindung, eine Halbleiter-Speicheranordnung vorzusehen, welche gleichzeitig eine Vielzahl von Blöcken von Speicherzellen löschen und die gelöschten Blöcke leicht verifizieren kann.
  • 52 zeigt eine Halbleiter-Speicheranordnung gemäß einer Ausführungsform des siebenten Aspekts der vorliegenden Erfindung. Diese Halbleiter-Speicheranordnung schließt ein: einen Blockadressenpuffer 701, Erwartungswert-Speicherschaltungen 7021 und 7022, Koinzidenzschaltungen 7031 und 7032, eine Logikschaltung (NICHT-UND-Gate) 704, einen Reihenadressenpuffer 721, einen Reihendecoder 722, einen Spaltenadressenpuffer 723, einen Spaltendecoder 724, einen Daten-I/O-Puffer (Multiplexer) 725, Schreibschaltungen 7261 und 7262, Leseverstärker 7271 und 7272, und Source-Spannungszufuhrschaltungen 7091 und 7092. Die Halbleiter-Speicheranordnung schließt auch Bitleitungen BLs, Wortleitungen WLs, Speicherzellen MCs, ein Schreibsteuersignal W, das beim Schreiben von Daten ein Hochpegel H wird, und ein Löschsignal E ein, das beim Löschen von Daten ein Hochpegel H wird. Verglichen mit der herkömmlichen Halbleiter-Speicheranordnung von 51 hat die Ausführungsform von 52 zusätzlich die Erwartungswert-Speicherschaltungen 7021 und 7022, die Koinzidenzschaltungen 7031 und 7032, den Multiplexer (Daten-I/O-Puffer) 725 und das NICHT-UND-Gate 704.
  • Um Blöcke von Speicherzellen zu löschen, verriegeln die Source-Spannungszufuhrschaltungen 7091 und 7092 ein Auswahlsignal des Blockadressenpuffers 701, wenn ein Verriegelungssteuersignal LT ein Hochpegel H wird. Das Löschsteuersignal E wird auf den Hochpegel H eingestellt, um alle Source-Spannungszufuhrschaltungen zu aktivieren, die das Auswahlsignal verriegelt haben, wodurch gleichzeitig Blöcke von Speicherzellen gelöscht werden.
  • Die 53 bis 55 zeigen Beispiele der Source-Spannungszufuhrschaltung 7091 (7092), Erwartungswert-Speicherschaltung 7021 (7022) bzw. Koinzidenzschaltung 7031 (7032) der Halbleiter-Speicheranordnung von 52.
  • In 53 hat die Source-Spannungszufuhrschaltung 7091 (7092) ein NICHT-UND-Gate 731 zum Empfangen des Blockadressensignals (Blockauswahlsignal) und Verriegelungssteuersignals LT, eine Verriegelungsschaltung, die aus einem NICHT-UND-Gate 732 und einem Inverter 733 gebildet ist, ein NICHT-UND-Gate 734 zum Empfangen eines Ausgangs der Verriegelungsschaltung sowie des Löschsteuersignals E, MOS-Transistoren 736 und 737 vom p-Kanal-Typ, die mit einer Löschenergiequelle Vpp verbunden sind, und einen MOS-Transistor 738 vom n-Kanal-Typ. In 54 schließt die Erwartungswert-Speicherschaltung 7021 (7022) Inverter 741, 744, 745, 746 und 750, und NICHT-UND-Gates 742, 743, 747, 748 und 749 ein. Das NICHT-UND-Gate 743 und der Inverter 744 bilden eine Verriegelungsschaltung. Ein Ausgang der Verriegelungsschaltung wird ansprechend auf ein Inversionssteuersignal INV gesteuert. In 55 hat die Koinzidenzschaltung 7031 (7032) einen Inverter 753, NICHT-UND-Gates 751, 752 und 755, und ein Exklusiv-ODER-Gate 754. Das NICHT-UND-Gate 752 und der Inverter 753 bilden eine Verriegelungsschaltung, die bestimmt, ob ein Ausgang des Leseverstärkers 7271 (7272) mit einem Referenzausgang der Erwartungswert-Speicherschaltung 7021 (7022) übereinstimmt oder nicht.
  • In den obigen Anordnungen wird eine Löschoperation durch das Verriegeln des Blockadressensignals durchgeführt. In diesem Fall werden nur die Blöcke, die das Blockadressensignal verriegelt haben, mit dem Löschsteuersignal E gelöscht. Um eine Schreiben-vor-Löschen-Operation durchzuführen, wird das Löschsteuersignal LT auf den Hochpegel H eingestellt, und Schreibdaten "0" werden von der Erwartungswert-Speicherschaltung 7021 (7022) verriegelt. Der Daten-I/O-Puffer 725 transferiert nämlich Daten "0" zur Erwartungswert-Speicherschaltung 7021 (7022), die vom Blockadressensignal ausgewählt wird, und die Schaltung 7021 (7022) verriegelt die Daten "0", wenn das Verriegelungssteuersignal LT ein Hochpegel H wird. Ein Ausgang der Koinzidenzschaltung 7031 (7032) eines nicht-ausgewählten Blocks wird zwangsweise auf den Hochpegel H eingestellt. Wenn das Schreibsteuersignal W ein Hochpegel H wird, werden Daten in den ausgewählten Block (die ausgewählten Blöcke) geschrieben.
  • Um eine Verifikationsoperation durchzuführen, vergleicht die Koinzidenzschaltung 7031 (7032) den in der Erwartungswert-Speicherschaltung 7021 (7022) gespeicherten Erwartungswert mit einem Ausgang des Leseverstärkers 7271 (7272). Ausgänge der Koinzidenzschaltungen 7031 und 7032 werden an das NICHT-UND-Gate 704 gesendet. Wenn die Daten ausreichend geschrieben wurden, liefert der Leseverstärker 7271 (7272) einen Niederpegelausgang, und die Koinzidenzschaltung 7031 (7032) liefert daher einen Hochpegelausgang. Wenn die Daten ausreichend in alle ausgewählten Blöcke geschrieben wurden, liefert das NICHT-UND-Gate 704 einen Verifikationsausgang VER mit dem Niederpegel L, um zu bestätigen, dass die Daten erfolgreich in eine gegebene Adresse jedes ausgewählten Blocks geschrieben wurden. Um eine Löschverifikationsoperation durchzuführen, wird der Erwartungswert gemäß dem Inversionssteuersignal INV invertiert und wird verifiziert. Wenn Daten an einer gegebenen Adresse in jedem ausgewählten Block "1" sind, wird der Verifikationsausgang VER ein Niederpegel sein ähnlich der Schreiboperation, um zu bestätigen, dass Daten gelöscht wurden. Auf diese Weise wird, gemäß der Halbleiter-Speicheranordnung dieser Ausführungsform, der Ausgang des NICHT-UND-Gates 704 nur dann ein Niederpegel L, wenn alle Ausgänge der Koinzidenzschaltungen 7031 und 7032 jeweils auf dem Hochpegel H sind. Wenn nur eine der Koinzidenzschaltungen einen Niederpegelausgang liefert, wird bestätigt, dass ein defektes Bit vorliegt.
  • 56 ist ein Schaltbild, das eine Halbleiter-Speicheranordnung gemäß einer weiteren Ausführungsform des siebenten Aspekts der vorliegenden Erfindung zeigt. Diese Ausführungsform verwendet einen Erwartungswertgenerator 7041 (7042) anstelle der Erwartungswert-Speicherschaltung 7021 (7022) von 52.
  • Die Halbleiter-Speicheranordnung von 52 kann ohne eine Einheit zum Speichern von Zufallsdaten realisiert werden, da für die Schreiben-vor-Löschen- und Löschoperationen notwendige Referenzdaten "0" und "1" für alle Bits sind. Gemäß der Ausführungsform von 56 verriegelt der Erwartungswertgenerator 7041 (7042) sein Blockadressensignal (Auswahlsignal), wenn das Verriegelungssteuersignal LT ein Hochpegel H wird. Der Erwartungswertgenerator 7041 (7042), der das Auswahlsignal verriegelt hat, liefert zwangsweise Daten "0". Bei der Durchführung einer Löschverifikationsoperation wird der Erwartungswert ansprechend auf das Inversionssteuersignal INV invertiert.
  • 57 zeigt ein Beispiel des Erwartungswertgenerators 7041 (7042) von 56. Der Erwartungswertgenerator hat Inverter 763, 764, 767 und 768, NICHT-UND-Gates 761, 762, 766, 769 und 770, und ein WEDER-NOCH-Gate 765. Das NICHT-UND-Gate 762 und der Inverter 763 bilden eine Verriegelungsschaltung.
  • Dieser Erwartungswertgenerator stellt zwangsweise Referenzdaten auf einen Niederpegel L ein, wenn die Verriegelungsschaltung (762, 763) ein Adressendatensignal (Blockauswahlsignal) verriegelt, und, wenn das Inversionssteuersignal 2NV ein Hochpegel H wird, wechselt er die Referenzdaten zum Hochpegel H.
  • 58 ist ein Schaltbild, das eine Halbleiter-Speicheranordnung gemäß einer weiteren Ausführungsform des siebenten Aspekts der vorliegenden Erfindung zeigt. Diese Ausführungsform setzt eine Blockauswahlsignal-Speicherschaltung 7051 (7052), eine Schreibschaltung 7161 (7162) und eine Dateninversionsschaltung 7061 (7062) anstelle der Erwartungswert-Speicherschaltung 7021 (7022), Schreibschaltung 7261 (7262) und Koinzidenzschaltung 7031 (7032) von 52 ein. Diese Ausführungsform steuert nämlich die Schreiben-vor-Löschen-Operation, die Verifikationsoperation davon und die Löschverifikationsoperation ansprechend auf ein in der Speicherschaltung 7051 (7052) gespeichertes Auswahlsignal.
  • Die Halbleiter-Speicheranordnung von 58 führt die Schreiben-vor-Löschen-Operation durch, indem Daten in Zellen in einem Block geschrieben werden, der von einem Blockauswahlsignal (Blockadressensignal) spezifiziert wird. Die Dateninversionsschaltung 7061 (7062) invertiert Daten des Leseverstärkers 7271 (7272) zwischen der Löschverifikationsoperation und der Schreibverifikationsoperation, und liefert einen Ausgang mit einem Hochpegel H, wenn die Schreib- oder Löschoperation ausreichend vorgenommen wurde. Zu dieser Zeit liefert der Leseverstärker 7271 (7272) eines nichtausgewählten Blocks immer einen Ausgang mit einem Hochpegel H aufgrund eines Ausgangssignals der Speicherschaltung 7051 (7052). Dementsprechend werden die Schreiben-vor-Löschen- Operation und Löschoperation wie vorstehend erläutert erzielt.
  • Die 59 bis 61 zeigen Beispiele der Blockauswahlsignal-Speicherschaltung 7051 (7052), Schreibschaltung 7161 (7162) bzw. Dateninversionsschaltung 7061 (7062) der Halbleiter-Speicheranordnung von 58.
  • In 59 hat die Blockauswahlsignal-Speicherschaltung 7051 (7052) ein NICHT-UND-Gate 771 zum Empfangen des Blockadressensignals (Blockauswahlsignals) und des Verriegelungssteuersignals LT, und eine Verriegelungsschaltung, die aus einem NICHT-UND-Gate 772 und einem Inverter 773 gebildet ist. In 60 hat die Schreibschaltung 7161 (7162) einen Inverter 781, ein WEDER-NOCH-Gate 782, ein NICHT-UND-Gate 783, MOS-Transistoren 785 und 786 vom p-Kanal-Typ zum Empfangen einer Schreibenergiequelle Vpp, und einen MOS-Transistor 787 vom n-Kanal-Typ. In 61 hat die Dateninversionsschaltung 7061 (7062) Inverter 792 und 793, und NICHT-UND-Gates 791, 794, 795 und 796. Die Dateninversionsschaltung invertiert einen Ausgang des Leseverstärkers 7271 (7272) ansprechend auf das Inversionssignal INV und führt das invertierte Signal dem NICHT-UND-Gate 704 zu.
  • Die Blockauswahlsignal-Speicherschaltung 7051 (7052) von 59 verriegelt das Blockadressensignal in der Verriegelungsschaltung (772, 773) ansprechend auf das Verriegelungssteuersignal LT mit dem Hochpegel H. In dem Block, der das Blockauswahlsignal verriegelt hat, wird die Schreibspannung Vpp an einen Bus angelegt, wenn das Schreibsteuersignal W auf den Hochpegel H eingestellt wird, ungeachtet des Pegels eingegebener Daten.
  • Die Dateninversionsschaltung 7061 (7062) von 61 invertiert den Ausgang des Leseverstärkers 7271 (7272) auf den Niederpegel L (geschriebener Zustand), wenn das Inversionssteuersignal INV ein Niederpegel L in der Schreibveri fikationsoperation wird, und liefert einen Ausgang mit dem Hochpegel H an das NICHT-UND-Gate 704. In der Löschverifikationsoperation wird das Inversionssteuersignal INV auf den Hochpegel H eingestellt. In einem nicht-ausgewählten Block ist das Blockauswahlsignal (Blockadressensignal) auf dem Niederpegel L, und daher wird der Ausgang des NICHT-UND-Gates 704 zwangsweise auf den Hochpegel H eingestellt. Als Ergebnis werden optionale Blöcke gleichzeitig gelöscht. Der Multiplexer 725 folgt der Blockauswahladresse, um gegebenen Blöcken Schreibdaten zuzuführen, und der Außenseite Daten von gegebenen Leseverstärkern.
  • Die Halbleiter-Speicheranordnung gemäß dem siebenten Aspekt der vorliegenden Erfindung, wie oben erläutert, setzt eine Verriegelungsschaltung eines Blockauswahlsignals in einer Source-Spannungszufuhrschaltung jedes Zellenblocks ein. Die Source-Spannungszufuhrschaltungen werden gleichzeitig aktiviert. Jeder Zellenblock ist mit einem Leseverstärker, einem Erwartungswertgenerator und einer Schaltung zum Bestätigen der Koinzidenz eines Leseverstärkerausgangs und eines Erwartungswerts versehen. Die Halbleiter-Speicheranordnung hat ferner eine Schaltung zum Liefern eines UND-Ausgangs der Koinzidenzschaltungen, um gleichzeitig Lösch- und Verifikationsoperationen durchzuführen.
  • Eine Halbleiter-Speicheranordnung gemäß einem achten Aspekt der vorliegenden Erfindung wird mit Bezugnahme auf 62 bis 73 erläutert.
  • Halbleiterspeicher wie EEPROMs (elektrisch löschbarer programmierbarer Nurlesespeicher) haben in den letzten Jahren Aufmerksamkeit erregt. Insbesondere haben Flash-Speicher als Ersatz für Magnetspeicheranordnungen erhebliche Aufmerksamkeit erregt, da sie für eine Integration geeignet sind. Obwohl die folgende Erläuterung der vorliegenden Erfindung im Zusammenhang mit den Flash-Speichern erfolgt, ist die vorliegende Erfindung auch für Standard-EEPROMs verwendbar.
  • Jede Speicherzelle eines Flash-Speichers hat ein schwebendes Gate und ein Steuergate. Daten werden in der Zelle in Abhängigkeit davon gespeichert, ob das schwebende Gate Ladungen hält oder nicht. Um Daten in die Zelle zu schreiben, wird eine hohe Spannung von etwa +12 v an das Steuergate angelegt, eine Spannung von etwa +6 V wird an einen Drain angelegt, eine Source wird geerdet, und heiße Elektronen werden in das schwebende Gate injiziert. Um Daten aus der Zelle zu lesen, wird eine Spannung von etwa +5 V an das Steuergate angelegt, eine Spannung von etwa +1 V wird an den Drain angelegt, die Source wird geerdet, und im schwebenden Gate akkumulierte Ladungen werden abgefühlt, um eine Stromdifferenz zu detektieren. Um Daten aus der Zelle zu löschen, wird eine hohe Spannung von etwa +12 V an die Source angelegt, das Steuergate wird geerdet, und der Drain wird geöffnet, um einen Tunnelstrom zwischen Bändern zu erzeugen. Als Ergebnis werden Elektronen vom schwebenden Gate zur Source gezogen. Wenn Daten in die Zelle geschrieben werden, fließt ein Drainstrom von etwa einigen Milliampere, und ein Strom von einigen zehn Milliampere wird insgesamt benötigt. Demgemäß sind eine Energiequelle für eine Normalspannung Vcc (+5 V) und eine Energiequelle für eine hohe Spannung Vpp (+12 V) nötig.
  • 62 zeigt ein herkömmliches Computersystem, das einen Flash-Speicher einsetzt. Zusätzlich zu einer Energiequelle für eine Normalspannung hat dieses System eine Energiequelle für eine hohe Spannung. Das System involviert eine Zentraleinheit (CPU) 821, einen ROM/RAM 822, einen Eingabe/Ausgabe (I/O)-Port 823, eine periphere Anordnung 824, den Flash-Speicher 825, die Zufuhrquelle 828 für hohe Spannungen und einen Steuerport 829 zum Steuern der Zufuhrquelle 828 für hohe Spannungen. Die Zufuhrquelle 828 für hohe Span nungen schließt einen Controller 826 für hohe Spannungen und einen Generator 827 für hohe Spannungen ein. Die Zufuhrquelle 828 für hohe Spannungen wird von der CPU 821 durch den Steuerport 829 gesteuert, um eine hohe Spannung Vpp dem Flash-Speicher 825 zuzuführen und zu stoppen. Der Generator 827 für hohe Spannungen kann eine feste Energiequelle oder eine Aufwärtsschaltung sein. Im Fall der festen Energiequelle ist der Controller 826 für hohe Spannungen einfach ein Schalter. Im Fall der Aufwärtsschaltung wird sie durch den Controller 826 nur bei Bedarf aktiviert, um den Energieverbrauch zu reduzieren.
  • Der Flash-Speicher 825 wird nicht häufig beschrieben oder gelöscht, und daher wird die hohe Spannung nur bei Bedarf zugeführt. 63 zeigt Schritte des Steuerns der Zufuhrquelle 828 für hohe Spannungen, wenn Daten im System von 62 geschrieben und gelöscht werden. Jeder der Schritte wird kurz erläutert.
  • Schritt S831 liefert an den Steuerport 829 eine Instruktion, eine hohe Spannung zuzuführen. In dem Fall der festen Energiequelle wird der Controller 826 umgeschaltet, um die hohe Spannung zuzuführen. Im Fall der Aufwärtsschaltung wird eine Aufwärtsoperation gestartet. Schritt S832 wartet, bis eine ausreichend hohe Spannung zugeführt wird. Im Fall der festen Energiequelle wird dieser Schritt weggelassen.
  • Schritt S833 schreibt einen Schreibbefehl oder einen Löschbefehl in den Flash-Speicher 825. Die Schritte S834 und S835 testen einen Zustand nach dem Schritt S833. Wenn kein Problem gefunden wird, veranlasst Schritt S836 den Steuerport 829, ein Signal zum Stoppen der hohen Spannung zu liefern.
  • In der Praxis ist es nachteilig, eine Zufuhrquelle für hohe Spannungen zusätzlich zu einer Normalspannungszufuhr quelle vorzusehen. Es werden nämlich Flash-Speicher benötigt, die mit einer einzigen Energiequelle arbeiten.
  • Ein solcher Flash-Speicher, der mit einer einzigen Energiequelle arbeitet, enthält eine Aufwärtsschaltung zum Erhöhen einer Normalspannung Vcc auf eine hohe Spannung Vpp. Die erhöhte hohe Spannung Vpp wird an das Steuergate einer Speicherzelle angelegt, und die Normalspannung Vcc anstelle einer Spannung von +6 V wird an den Drain davon angelegt. Obwohl diese Technik die Lawinendurchbruchspannung des Drains senkt, veranlasst sie, dass wenig Strom zum Steuergate fließt, so dass sogar die interne Aufwärtsschaltung mit einer geringen Stromzufuhrkapazität ausreichend ist, um die Spannungen zu erzeugen. Wenn eine Spannung an den Drain angelegt wird, wird eine große Menge an Strom benötigt. In diesem Fall wird die Normalspannung verwendet. Dementsprechend arbeitet die einzelne Energiequelle, um Daten zu schreiben und zu löschen.
  • Um den Energieverbrauch des Flash-Speichers zu reduzieren, ist es notwendig, die Normalspannung Vcc zu reduzieren. Wenn die Normalspannung Vcc, die niedrig ist, direkt an den Drain einer Speicherzelle angelegt wird, kann die Normalspannung Vcc niedriger sein als die Lawinendurchbruchspannung. In diesem Fall können keine Daten geschrieben werden. Um dieses Problem zu lösen, kann eine getrennte Quelle für hohe Spannungen ähnlich jener des Standes der Technik verwendet werden. Viele Systeme sind jedoch ausgebildet, mit einer einzigen Energiequelle zu arbeiten, so dass, wenn ein Flash-Speicher, der mit einer getrennten Quelle für hohe Spannungen arbeitet, für solche Systeme eingesetzt wird, Software zum Steuern der Quelle für hohe Spannungen modifiziert werden muss. Diese Modifikation ist mühevoll, wodurch der Wert des Flash-Speichers verschlechtert wird.
  • Da die Flash-Speicher nicht mit einer niedrigen Spannung arbeiten, muss die Normalspannung Vcc hoch sein. Das bedeutet, dass eine Energiequelle, die eine niedrige Normalspannung liefert, für die Flash-Speicher nutzlos ist.
  • Eine Aufgabe des achten Aspekts der vorliegenden Erfindung ist, eine Halbleiter-Speicheranordnung vorzusehen, welche zwei Energiequellen einsetzt, die leicht zu verwenden und wie eine einzelne Energiequelle betreibbar sind.
  • 64 erläutert das Prinzip einer elektrisch löschbaren nicht-flüchtigen Halbleiter-Speicheranordnung gemäß dem achten Aspekt der vorliegenden Erfindung.
  • Diese Halbleiter-Speicheranordnung (nicht-flüchtige Halbleiter-Speicheranordnung) schreibt oder löscht Daten mit einer hohen Spannung Vpp, welche höher ist als eine Normalspannung Vcc, die zum Lesen von Daten verwendet wird. Die nicht-flüchtige Halbleiter-Speicheranordnung hat einen Anschluss 806 zum Empfangen der hohen Spannung Vpp von einer externen Zufuhreinheit 802 für hohe Spannungen, zusätzlich zu einem Anschluss zum Empfangen der Normalspannung. Die Halbleiter-Speicheranordnung hat einen Steueranschluss 807 zum Versorgen der Zufuhreinheit 802 für hohe Spannungen mit einem Steuersignal, um die Zufuhr der hohen Spannung Vpp zu steuern.
  • Der Signalanschluss 807 der Halbleiter-Speicheranordnung (EEPROM) gemäß dem achten Aspekt der vorliegenden Erfindung versorgt, wenn erforderlich, die Zufuhreinheit 802 für hohe Spannungen mit einem Steuersignal, um die Zufuhr der hohen Spannung zu steuern. Im Gegensatz zum Stand der Technik ist kein Computersystem erforderlich, das den Flash-Speicher der vorliegenden Erfindung einsetzt, um die Zufuhreinheit 802 für hohe Spannungen zu steuern. Ähnlich der nicht-flüchtigen Halbleiter-Speicheranordnung mit einer einzigen Energiequelle steuert die Halbleiter-Speicheranordnung der vorliegenden Erfindung automatisch die Zufuhreinheit 802 für hohe Spannungen, wenn auf die Halbleiter-Speicheranordnung zugegriffen wird. Demgemäß ist die nicht-flüchtige Halbleiter-Speicheranordnung des achten Aspekts der vorliegenden Erfindung auf dieselbe Weise betreibbar wie jene mit einer einzigen Energiequelle, und sie erfordert keine Software-Ergänzung.
  • 65 zeigt Schritte des Lieferns einer hohen Spannung in einem System, das die nicht-flüchtige Halbleiter-Speicheranordnung (EEPROM) der vorliegenden Erfindung einsetzt.
  • Die Schritte S801 bis S804, auf der linken Seite von 65, werden in dem System durchgeführt, und die Schritte S810 bis S813 werden im EEPROM durchgeführt. Schritt S801 sendet einen Schreib- oder Löschbefehl an den EEPROM. Ansprechend auf den Befehl bestimmt Schritt S810 die Art des Befehls. Wenn es ein Befehl zum Lesen von Daten ist, ist keine hohe Spannung erforderlich. In diesem Fall werden die folgenden Schritte übersprungen, und eine Leseoperation wird durchgeführt. Wenn der Befehl zum Schreiben oder Löschen von Daten ist, veranlasst Schritt S811 den Signalanschluss 807, eine Instruktion zu senden, die Zufuhr der hohen Spannung zu starten. Dann wartet der Prozess, bis die zugeführte hohe Spannung einen ausreichenden Pegel erreicht. wenn die Energiequelle für hohe Spannungen eine feste Energiequelle ist, ist keine Wartezeit erforderlich.
  • Sobald die zugeführte hohe Spannung einen ausreichenden Pegel erreicht, führt Schritt S812 die Schreib- oder Löschoperation durch. In dem Fall der Löschoperation ist es nicht erforderlich, dass das System irgendetwas von der Operation durchführt, und daher kann das System eine andere Operation beginnen. Im Fall der Schreiboperation liefert das System Schreibdaten. In jedem Fall führt das System, in der Mitte oder nach der Schreib- oder Löschoperation, einen Test in den Schritten S802 und S803 durch.
  • Schritt S804 informiert den EEPROM über die Vollendung der Schreib- oder Löschoperation. Ansprechend darauf sendet der EEPROM ein Signal, um die hohe Spannung in Schritt S813 zu stoppen. Die Schreib- oder Löschoperation verwaltet üblicherweise eine große Datenmenge, so dass die Schreib/Löschoperation für eine bestimmte Periode fortgesetzt wird. Wenn der EEPROM detektiert, dass die Schreib/Löschoperation in der Mitte einer bestimmten Periode geendet hat, kann er demgemäß automatisch das Signal liefern, um die hohe Spannung zu stoppen.
  • In jedem Fall werden Prozesse, die im System durchzuführen sind, verglichen mit dem Stand der Technik von 63 vereinfacht.
  • 66 zeigt ein System gemäß einer Ausführungsform der Halbleiter-Speicheranordnung gemäß dem achten Aspekt der vorliegenden Erfindung.
  • Dieses System schließt ein: eine Zentraleinheit (CPU) 831, einen ROM/RAM 832, einen I/O-Port 833, eine periphere Anordnung 834, einen Flash-Speicher 835 der vorliegenden Erfindung, und einen GS-GS-Wandler 836 zum Generieren einer hohen Spannung. Der GS-GS-Wandler 836 wird ansprechend auf ein Steuersignal vom Flash-Speicher 835 EIN und AUS geschaltet.
  • Verglichen mit dem System von 62 hat das System von 66 keinen Ausgangsport, durch den die CPU 831 den GS-GS-Wandler 836 steuert. Das System von 66 ist grundsätzlich gleich wie ein System mit einem Flash-Speicher, der eine einzige Energiequelle aufweist.
  • 67 zeigt die interne Anordnung des Flash-Speichers 835 von 66. Der Flash-Speicher 835 hat einen Adressenpuffer 841, einen Reihendecoder 842, einen Spalten decoder 843, eine Speicherzellenmatrix 844, einen Lese/ Schreibverstärker 845, einen I/O-Puffer 846, und einen Controller 847. Der Flash-Speicher 835 involviert externe I/O-Anschlüsse wie einen Adressenanschluss, einen Datenanschluss, einen Anschluss für eine normale Energiequelle (Vcc), einen Anschluss für hohe Spannungen (Vpp) und einen Steueranschluss. Diese sind gleich wie jene des herkömmlichen Flash-Speichers.
  • Was vom herkömmlichen Flash-Speicher verschieden ist, ist, dass der Flash-Speicher von 67 eine Befehlsbestimmungseinheit 849, eine Spannungstestschaltung 850 und einen externen I/O-Anschluss zum Steuern einer Zufuhrquelle für hohe Spannungen aufweist. Die Befehlsbestimmungseinheit 849 ist ein Komparator beispielsweise zum Finden eines Schreib- oder Löschbefehls an den Flash-Speicher 835. Wenn die CPU 831 einen Schreib- oder Löschbefehl an den Flash-Speicher 835 liefert, detektiert die Befehlsbestimmungseinheit 849 den Befehl und versorgt den Steueranschluss für die Quelle für hohe Spannungen mit einem Signal, um die Zufuhr der hohen Spannung zu starten. Die Befehlsbestimmungseinheit 849 kann eine Zeitgeberschaltung sein, die durch ein Schreibsignal *WE zurückgesetzt wird.
  • Die Spannungstestschaltung 850 testet, ob eine zugeführte hohe Spannung größer ist als ein vorherbestimmter Wert. 69 zeigt ein Beispiel der Spannungstestschaltung 850. Diese Schaltung testet nicht nur die hohe Spannung, sondern auch, ob die hohe Spannung Vpp und die Normalspannung Vcc, die an interne Energiequellenleitungen angelegt werden, größer als jeweilige Referenzwerte sind. Die Spannungstestschaltung 850 schließt eine Sequenzschaltung 861 zum Durchführen einer Hauptsteueroperation ein. Ein Komparator 862 vergleicht eine Spannung, die von einer internen Energiequellenleitung 864 kommt und durch einen Widerstand 865 geteilt wird, mit einer der Referenzspannungen r1 und r2. Diese Referenzspannungen werden durch einen Schalter 863 von einer zur anderen geschaltet.
  • 68 zeigt Schritte des Steuerns der externen Energiequelle für den Flash-Speicher 835. Schritt S821 prüft ein von der CPU 831 an den Flash-Speicher 835 geliefertes Signal, um zu sehen, ob eine hohe Spannung erforderlich ist oder nicht. Wenn die hohe Spannung erforderlich ist, sendet Schritt S822 ein Aktivierungssignal an den GS-GS-Wandler 836. Der GS-GS-Wandler 836 benötigt eine bestimmte Periode nach der Aktivierung davon, bis er die erforderliche Spannung liefert. Demgemäß gibt es eine Wartezeit, bis die Spannungstestschaltung 850 in Schritt S823 bestätigt, dass die Spannung der internen Energiequellenleitung größer ist als der vorherbestimmte Wert.
  • Wenn die Spannung größer wird als der vorherbestimmte Wert, führt Schritt S824 eine Schreib- oder Löschoperation durch. Diese Operation wird einige Zeit fortgesetzt. Nachdem die Schreib- oder Löschoperation vollendet ist, prüft Schritt S825, um zu sehen, ob Daten korrekt geschrieben oder gelöscht wurden. Wenn das Ergebnis JA ist, sendet Schritt S826 ein Stoppsignal an den GS-GS-Wandler 836. Gleichzeitig wird die interne Energiequelle angeschlossen. Der GS-GS-Wandler 836 stoppt dann die Zufuhr der hohen Spannung. Schritt S827 bestätigt, dass die angeschlossene interne Energiequelle auf eine Normalspannung wiederhergestellt wird, und der Prozess endet.
  • In 68 wird die Spannungstestschaltung 850 von 67 verwendet, um die vom GS-GS-Wandler 836 gelieferte Spannung zu testen. Es ist auch möglich, im Voraus, eine Zeit nach der Aktivierung des GS-GS-Wandlers 836 zu messen, bis die vorherbestimmte Spannung geliefert wird, und eine Operation, welche die hohe Spannung erfordert, wird nach der gemessenen Zeit gestartet.
  • 70 zeigt ein Beispiel einer solchen Technik. Beim Detektieren einer Operation, welche die hohe Spannung erfordert, versorgt ein Controller 871 den Steueranschluss für hohe Spannungen mit einem Signal, um den GS-GS-Wandler 836 zu aktivieren, und stoppt temporär die Arbeit. Das Aktivierungssignal wird auch an eine Verzögerungsschaltung 872 geliefert, die den Controller 871 mit einem verzögerten Signal nach einer vorherbestimmten Zeit versorgt. Ansprechend auf das Signal startet der Controller 871 erneut.
  • Die Steueroperation von 68 kann von einem Mikrocomputer realisiert werden. Es ist jedoch nicht praktisch, den Mikrocomputer im Flash-Speicher 835 zu installieren. Die oben angegebene Ausführungsform setzt daher die Verzögerungsschaltung und Logikschaltungen ein, um die Steueroperation zu erzielen.
  • Obwohl in der Ausführungsform der GS-GS-Wandler 836 außerhalb des Flash-Speichers 835 angeordnet ist, kann er im Flash-Speicher mit demselben oben erläuterten Steuermechanismus enthalten sein. Als Nächstes wird der GS-GS-Wandler 836 erläutert.
  • Die 71 und 72 zeigen Beispiele von GS-GS-Wandlern. Der GS-GS-Wandler 881 von 71 verwendet ein Induktanzelement 886 und schließt einen Oszillator 882 und einen Schalter 883 zum Steuern einer Aufwärtsoperation ein. Ein Schalter 884 wird ansprechend auf ein Signal vom Oszillator 882 EIN und AUS geschaltet. Das Induktanzelement 886 ist eine Spule, die zwischen einer Diode 885 und der normalen Energiequelle Vcc angeschlossen ist. Wenn der Schalter 884 EIN und AUS geschaltet wird, erhöht sich die Amplitude einer Spannung an einem Eingangsende der Diode 885 gemäß dem Prinzip eines Transformators. Ein Ausgangsende der Diode 885 liefert nur Komponenten mit hoher Spannung, wodurch ein Ausgang mit hoher Spannung geliefert wird. Das Schalten des Schalters 883 steuert das EIN und AUS Schalten des Schalters 884, um eine Erhöhung der Spannung zu steuern. Komponenten mit Ausnahme der Spule 886 sind relativ kompakt, so dass sie im Flash-Speicher 835 enthalten sein können. Die Spule 886 ist schwer in der Größe zu reduzieren, ohne die Leistung zu verschlechtern. Wenn der GS-GS-Wandler 836 im Flash-Speicher 835 enthalten ist, wird es daher bevorzugt, die Spule 886 außerhalb des Flash-Speichers 835 anzuordnen.
  • Der GS-GS-Wandler 891 von 72 verwendet einen Kondensator 894 als passive Komponente. Eine Spannungserhöhung wird durch das Steuern eines Oszillators 892 gesteuert. Es ist auch schwierig, den Kondensator 894 im Flash-Speicher 835 zu installieren. Wenn der GS-GS-Wandler 891 im Flash-Speicher 835 enthalten ist, kann der Kondensator 894 außerhalb des Flash-Speichers 835 angeordnet werden.
  • 73 zeigt eine Packung, bei der ein Flash-Speicher 812 und ein GS-GS-Wandler 813 auf einem Element montiert sind, an dem eine passive Komponente 814 wie ein Induktanzelement oder ein Kapazitätselement angebracht ist.
  • Als Nächstes wird eine Halbleiter-Speicheranordnung gemäß dem neunten Aspekt der vorliegenden Erfindung mit Bezugnahme auf 74 bis 91 erläutert.
  • Im Allgemeinen müssen Halbleiter-Speicheranordnungen (beispielsweise EEPROMs, Flash-Speicher) in einer Fertigungslinie getestet werden, und dieses Testen ist für neue Produkte besonders wichtig, um sie zu analysieren und zu garantieren. Um den Test leicht durchzuführen, enthalten die Halbleiter-Speicheranordnungen üblicherweise Testfunktionen wie Vollauswahl- und Nicht-Auswahlfunktionen von Wort- oder Bitleitungen. Diese Funktionen werden für eine Decoderschaltung in den Halbleiter-Speicheranordnungen vorgesehen, und sie werden verwendet, wenn der Test in der Fertigungslinie durchgeführt wird.
  • Die 74 bis 77 zeigen jeweils ein Beispiel eines Decoders, der in einer herkömmlichen Decoderschaltung einer Halbleiter-Speicheranordnung angeordnet ist. In 74 hat der Decoder eine WEDER-NOCH-Ausgangsschaltung, die aus CMOS-Transistoren besteht. Der Decoder schließt MOS-Transistoren TRP1, TRP2 und TRP3 vom p-Kanal-Typ, und MOS-Transistoren TRN3, TRN4 und TRN6 vom n-Kanal-Typ ein. Eine Source des Transistors TRP1 ist mit einer Zufuhrquelle Vcc für hohe Spannungen verbunden, und eine Source des Transistors TRN6 ist mit einer Zufuhrquelle Vss für niedrige Spannungen verbunden.
  • Ein Gate des Transistors TRP1 ist, wie in 74 gezeigt, mit einem Gate des Transistors TRN3 verbunden, und ein Ausgang eines Adressenpuffers AD1 wird diesen Gates der Transistoren TRP1 und TRN3 zugeführt. Eine Source des Transistors TRP5 ist mit der Zufuhrquelle Vcc für hohe Spannungen verbunden, und ein Drain davon ist mit einem Ausgangsende VOT des Decoders verbunden. Ein Vollauswahl-Steuersignal AH wird Gates der Transistoren TRP5 und TRN6 zugeführt, und ein Nicht-Auswahlsignal /An wird Gates der Transistoren TRP2 und TRN4 zugeführt. Es ist zu beachten, dass eine Markierung "/" ein invertiertes Signal bezeichnet, und so bezeichnet das Signal /An ein invertiertes Signal des Signals An. Ferner kann das Signal /An ein spezifischer Anschluss zum Empfangen eines spezifischen hohen Signals sein (extrem hohes Spannungssignal), oder das Signal /An kann ein Anschluss zum Empfangen eines spezifischen Adressensignals sein.
  • Dieser Decoder von 74 erzielt üblicherweise eine Decoderfunktion nur mit der WEDER-NOCH-Schaltung, und um eine Testfunktion zu erzielen, benötigt der Decoder die Transistoren TRP5 und TRN6 als Steuertransistoren zusätzlich zur Basisdecoderschaltung. Diese Transistoren werden auf ein hohes oder niedriges Potential ansprechend auf ein Steuersignal eingestellt, um eine Vollauswahloperation oder eine Nicht-Auswahloperation durchzuführen.
  • In 74 ist zu beachten, dass das Vollauswahl-Steuersignal AH die Gates der Transistoren TRP5 und TRN6 steuert, um die Vollauswahl- oder Nicht-Auswahloperation durchzuführen. Um die Vollauswahloperation durchzuführen, wird das Vollauswahl-Steuersignal AH auf den Niederpegel L eingestellt, um den Transistor TRP5 EIN zu schalten, wodurch ein hohes Potential auf einer Wort- oder Bitleitung aufrechterhalten wird. Um hingegen die Nicht-Auswahloperation durchzuführen, werden das Vollauswahl- und Nicht-Auswahl-Steuersignal AH und /An jeweils auf den Hochpegel H eingestellt, um die Transistoren TRN4 und TRN6 EIN zu schalten, wodurch das Potential der Wort- oder Bitleitung gesenkt wird.
  • Diese herkömmliche Anordnung erhöht die Größe und Kosten der Decoderschaltung. Wenn Halbleiter-Speicheranordnungen mehr integriert sind, müssen Decoder-Layout-Abstände schmäler sein, wodurch es schwierig wird, die Testfunktion zu erzielen.
  • Der Decoder von 75 ist jenem von 74 ähnlich. In 74 ist eine Decodiersektion eine WEDER-NOCH-Schaltung, die aus CMOS-Transistoren besteht. 75 unterscheidet sich dadurch von 74, dass 75 ein Vollauswahlsignal An anstelle des Total-Nicht-Auswahlsignals /An einsetzt, und ein Inverter INV1 mit dem Ausgangsende des Decoders verbunden ist. Die Logik von 75 ist nämlich jener von 74 entgegengesetzt.
  • Der Decoder von 76 unterscheidet sich dadurch vom Decoder von 74, dass er eine Ausgangssektion hat, die aus einer NICHT-UND-Schaltung von CMOS-Transistoren besteht.
  • Der Decoder von 76 schließt MOS-Transistoren TRP11, TRP12 und TRP13 vom p-Kanal-Typ, und MOS-Transistoren TRN14, TRN15 und TRN16 vom n-Kanal-Typ ein. Eine Source des Transistors TRP11 ist mit einer Zufuhrquelle Vcc für hohe Spannungen verbunden, und eine Source des Transistors TRN16 ist mit einer Zufuhrquelle Vss für niedrige Spannungen verbunden. Eine Source des Transistors TRN15 ist mit der Zufuhrquelle Vss für niedrige Spannungen verbunden, und ein Drain davon ist mit einem Ausgangsende des Decoders verbunden. Ein Gate des Transistors TRP12 ist mit einem Gate des Transistors TRN14 verbunden, und ein Gate des Transistors TRN14 ist mit einem Ausgang eines Adressenpuffers AD2 verbunden. Ein getrenntes Nicht-Auswahl-Steuersignal AL wird den Gates der Transistoren TRP11 und TRN15 zugeführt, und ein Vollauswahlsignal An wird Gates der Transistoren TRP13 und TRN16 zugeführt.
  • Wenn das Nicht-Auswahl-Steuersignal AL auf den Hochpegel H eingestellt wird, wird der Transistor TRN15 EIN geschaltet, um den Ausgang des Decoders zu senken, wodurch eine Wort- oder Bitleitung in einen nicht-ausgewählten Zustand versetzt wird. Wenn die Nicht-Auswahl- und Vollauswahl-Steuersignale AL und An jeweils auf den Niederpegel L eingestellt werden, werden die Transistoren TRP11 und TRP13 EIN geschaltet. Als Ergebnis liefert der Decoder die hohe Spannung Vcc, um die Vollauswahl durchzuführen.
  • Der Decoder von 77 ist jenem von 76 ähnlich. Eine Decodiersektion von 77 ist eine NICHT-UND-Schaltung von CMOS-Transistoren. 77 unterscheidet sich dadurch von 76, dass sie ein Nicht-Auswahlsignal /An anstelle des Vollauswahlsignals An verwendet, und ein Inverter INV2 mit einem Ausgangsende des Decoders verbunden ist. Die Logik von 77 ist nämlich jener von 76 entgegengesetzt. Alle diese herkömmlichen Decoder haben die oben angegebenen Probleme.
  • Es ist eine Aufgabe des neunten Aspekts der Halbleiter-Speicheranordnung der vorliegenden Erfindung, eine kostengünstige Decoderschaltung vorzusehen, welche die Probleme des Standes der Technik löst. Die Decoderschaltung der vorliegenden Erfindung ist einfach und kompakt, um die vollauswahl und Nicht-Auswahl von Wort- oder Bitleitungen in einem Testmodus zu erzielen. Diese Decoderschaltung ist für eine hohe Integration geeignet.
  • Die 78 bis 81B zeigen Ausführungsformen einer Decoderschaltung einer Halbleiter-Speicheranordnung gemäß dem neunten Aspekt der vorliegenden Erfindung.
  • Eine Ausgangsreihe oder eine Decodierreihe der Decoderschaltung 901 ist, wie in 78 gezeigt, mit einer ersten Energiequelle 904 zum Zuführen einer hohen Spannung Vcc und mit einer zweiten Energiequelle 905 zum Zuführen einer niedrigen Spannung (Erdespannung) Vss oder der hohen Spannung Vcc ansprechend auf ein Steuersignal AH verbunden. Die Ausgangsreihe der Decoderschaltung 901 besteht aus Decodern DEC1 bis DECn. Jeder der Decoder DEC1 bis DECn ist nämlich mit der ersten Energiequelle 904 zum Zuführen der hohen Spannung Vcc verbunden, und jeder der Decoder DEC1 bis DECn empfängt Adressensignale A0 bis Am und /A0 bis /Am. Die Decoder DEC1 bis DECn (902) haben jeweils Ausgangsenden VOT1 bis VOTn.
  • Ansprechend auf das Steuersignal AH führt die zweite Energiequelle 905 die niedrige Spannung Vss oder die hohe Spannung Vcc zu. Die zweite Energiequelle 905. wird von den Decodern DEC1 bis DECn gemeinsam genutzt. Ein Ausgangsende der zweiten Energiequelle 905 ist nämlich mit Eingangsenden der Decoder DEC1 bis DECn verbunden. Ein Nicht-Auswahlsignal /An wird einem Eingangsende jedes der Decoder DEC1 bis DECn zugeführt.
  • Es ist zu beachten, dass im neunten Aspekt der vorliegenden Erfindung die zweite Energiequelle 905 eine beliebige Schaltungsanordnung haben kann, wenn sie die oben angegebene Funktion vorsehen kann. Die zweite Energiequelle 905 kann beispielsweise einen Inverter 906 wie in 78 gezeigt haben. Ansprechend auf den Pegel des Steuersignals AH liefert der Inverter 906 die hohe Spannung Vcc oder die niedrige Spannung Vss.
  • Als Nächstes wird der Betrieb der Decoderschaltung von 78 erläutert. Um eine Nicht-Auswahloperation durchzuführen, werden das Nicht-Auswahlsignal /An und das Steuersignal AH jeweils auf einen Hochpegel H eingestellt. Der Inverter 906 liefert die Spannung Vss mit dem Niederpegel L, und die mit dem Inverter 906 verbundenen Decoder DEC1 bis DECn arbeiten wie herkömmliche Decoder. Die Ausgangsenden VOT1 bis VOTn der Decoder DEC1 bis DECn sind jeweils auf dem Niederpegel L, um einen Nicht-Auswahlzustand herzustellen. Um hingegen eine Vollauswahloperation durchzuführen, wird das Nicht-Auswahlsignal /An auf den Hochpegel H eingestellt, und das Steuersignal AH auf den Niederpegel L. Der Inverter 906 liefert die Spannung Vcc mit dem Hochpegel H, und die mit dem Inverter 906 verbundenen Decoder DEC1 bis DECn empfangen die Spannung Vcc, und die Ausgangsenden VOT1 bis VOTn der Decoder DEC1 bis DECn liefern jeweils die Spannung Vcc mit dem Hochpegel H, um einen Vollauswahlzustand herzustellen.
  • Auf diese Weise wird die einzige zweite Energiequelle 905 von den Decodern DEC1 bis DECn gemeinsam genutzt, und daher sind keine zusätzlichen Schaltungen und auch keine Transistoren für die Decoderschaltung erforderlich. Dies führt zur Unterdrückung der Größe der Decoderschaltung und zur einfachen Durchführung der Vollauswahl- oder Nicht-Auswahloperation von Wort- oder Bitleitungen in einem Test modus.
  • Die Decoderschaltung von 79 ist grundsätzlich gleich wie jene von 78 und ist durch eine Decodierreihe 903 (dec1 bis decn) gekennzeichnet. Jeder der Decoder ist mit einer ersten Energiequelle 904 zum Zuführen einer hohen Spannung Vcc verbunden, und empfängt Decoderauswahlsignale A0 bis Am und /A0 bis /Am. Ausgangsenden N1 bis Nn der Decoder dec1 bis decn sind jeweils mit Ausgangsanschlüssen VOT1 bis VOTn durch Inverter INV7 – 1 bis INV7 – n verbunden.
  • Die Decoder dec1 bis decn nutzen eine zweite Energiequelle 905 gemeinsam, die eine niedrige (Erde) Spannung Vss oder die hohe Spannung Vcc ansprechend auf ein Steuersignal AL zuführt. Ein Ausgangsende der zweiten Energiequelle 905 ist nämlich mit einem Eingang jedes der Decoder dec1 bis decn verbunden. Ein Totalauswahlsignal An wird einem Eingang jedes der Decoder dec1 bis decn zugeführt. Die zweite Energiequelle 905 hat einen Inverter 906. Ansprechend auf den Pegel des Steuersignals AL liefert der Inverter 906 die hohe Spannung Vcc oder die niedrige Spannung Vss.
  • Als Nächstes wird der Betrieb von 79 erläutert. Um eine Vollauswahloperation durchzuführen, wird das Vollauswahlsignal An auf den Hochpegel H eingestellt, und das Steuersignal AL auf den Hochpegel H. Der Inverter 906 liefert die Spannung Vss mit dem Niederpegel L, und die mit dem Inverter 906 verbundenen Decoder dec1 bis decn arbeiten wie die herkömmlichen Decoder. Die Ausgangsenden N1 bis Nn der Decoder dec1 bis decn liefern jeweils die Spannung Vss mit dem Niederpegel L. Die Niederpegelsignale werden von den Invertern INV7 – 1 bis INV7 – n invertiert, so dass die Ausgangsenden VOT1 bis VOTn jeweils den Hochpegel H liefern, um einen Vollauswahlzustand herzustellen. Um hingegen eine Nicht-Auswahloperation zu erzielen, wird das Vollauswahlsignal An auf den Hochpegel H eingestellt, und das Steuersi gnal AL wird auf den Niederpegel L eingestellt. Der Inverter 906 liefert die Spannung Vcc mit dem Hochpegel H. Demgemäß empfangen die mit dem Inverter 6 verbundenen Decoder dec1 bis decn die Spannung Vcc, und die Ausgangsenden N1 bis Nn der Decoder dec1 bis decn liefern jeweils die Spannung Vcc mit dem Hochpegel H. Diese Hochpegelausgänge werden von den Invertern INV7 – 1 bis INV7 – n invertiert, so dass die Ausgangsenden VOT1 bis VOTn jeweils ein Niederpegel L werden, um einen Nicht-Auswahlzustand herzustellen.
  • Die Decoderschaltung von 80A ist grundsätzlich gleich wie jene von 78, invertiert jedoch die Polaritäten von Signalen.
  • Die Decoderschaltung 901 von 80A hat eine Ausgangsreihe von Decodern DEC1 bis DECn. Jeder der Decoder DEC1 bis DECn ist mit einer ersten Energiequelle 904 zum Zuführen einer niedrigen Spannung Vss verbunden, und empfängt Adressensignale A0 bis Am und /A0 bis /Am. Die Decoder haben jeweils Ausgangsenden VOT1 bis VOTn. Ansprechend auf ein Steuersignal AL führt die zweite Energiequelle 905 die niedrige Spannung Vss oder die hohe Spannung Vcc zu. Die zweite Energiequelle 905 wird von den Decodern DEC1 bis DECn gemeinsam genutzt. Ein Ausgangsende der zweiten Energiequelle 905 ist nämlich mit einem Eingangsende jedes der Decoder DEC1 bis DECn verbunden. Ein Vollauswahlsignal An wird jedem der Decoder DEC1 bis DECn zugeführt. Die zweite Energiequelle 905 hat einen Inverter 906, und der Inverter 906 liefert die hohe Spannung Vcc oder die niedrige Spannung Vss ansprechend auf den Pegel des Steuersignals AL.
  • Als Nächstes wird der Betrieb der Ausführungsform von 80A erläutert. Um eine Vollauswahloperation durchzuführen, werden das Vollauswahlsignal An und das Steuersignal AL jeweils auf den Niederpegel L eingestellt. Der Inverter 906 liefert die Spannung Vcc mit dem Hochpegel H, und die mit dem Inverter 906 verbundenen Decoder DEC1 bis DECn arbeiten wie herkömmliche Decoder. Die Ausgangsenden VOT1 bis VOTn der Decoder DEC1 bis DECn werden jeweils ein Hochpegel H, um einen Vollauswahlzustand herzustellen. Um hingegen eine Nicht-Auswahloperation durchzuführen, wird das Vollauswahlsignal An auf den Niederpegel L eingestellt, und das Steuersignal AL wird auf den Hochpegel H eingestellt. Der Inverter 906 liefert die Spannung Vss mit dem Niederpegel L. Demgemäß empfangen die mit dem Inverter 906 verbundenen Decoder DEC1 bis DECn die Spannung Vss, und die Ausgangsenden VOT1 bis VOTn werden jeweils ein Niederpegel L, um einen Nicht-Auswahlzustand herzustellen.
  • 80B zeigt eine Modifikation der in 80A gezeigten Decoderschaltung.
  • In dieser Modifikation, wie in 80B gezeigt, sind zwei zweite Energiequellen 905a und 905b für die Decoderschaltung 901 mit einer Ausgangsreihe von Decodern DEC1 bis DECn vorgesehen. Die Energiequelle 905a ist nämlich für die Decoder DEC1 bis DECk vorgesehen, und die Energiequelle 905b ist für die Decoder DECk + 1 bis DECn vorgesehen. Die Gesamtanzahl der Decoder DEC1 bis DECn ist beispielsweise als 1026 oder 512 spezifiziert, und jede der Energiequellen 905a und 905b ist jeweils für 512 oder 256 Decoder DEC1 bis DECk und DECk + 1 bis DECn vorgesehen. Es ist zu beachten, dass das an Inverter 906a und 906b der Energiequellen 905a und 905b angelegte Steuersignal AL dasselbe Signal ist. Ferner ist die Anzahl der Energiequellen nicht auf zwei beschränkt, sondern kann als vier oder mehr spezifiziert werden. In diesem Fall werden die Decoder DEC1 bis DECn in vier oder mehr pluralische Gruppen geteilt, und jede der Energiequellen ist jeweils für jede der geteilten Gruppen vorgesehen. In dieser in 80B gezeigten Modifikation können die Inverter 906a und 906b darstellende Transistoren in einer kleineren Größe gebildet werden als jener des in 80A gezeigten Inverters 906.
  • Die Decoderschaltung von 81A ist grundsätzlich gleich wie jene von 80A und ist durch eine Decodierreihe 903 gekennzeichnet.
  • Die Decodierreihe 903 schließt Decoder dec1 bis decn ein. Jeder dieser Decoder ist mit einer ersten Energiequelle 904 zum Zuführen einer niedrigen Spannung Vss verbunden, und sie empfangen Decoderauswahlsignale A0 bis Am und /A0 bis /Am. Ausgangsenden N1 bis Nn der Decoder dec1 bis decn sind jeweils mit Ausgangsanschlüssen VOT1 bis VOTn durch Inverter INV7 – 1 bis INV7 – n verbunden.
  • Die Decoder dec1 bis decn nutzen eine zweite Energiequelle 905 gemeinsam, welche die niedrige Spannung Vss oder eine hohe Spannung Vcc ansprechend auf ein Steuersignal AH zuführt. Ein Ausgangsende der zweiten Energiequelle 905 ist nämlich mit einem Eingangsende jedes der Decoder dec1 bis decn verbunden. Ein Nicht-Auswahlsignal /An wird jedem der Decoder dec1 bis decn zugeführt. Die zweite Energiequelle 905 hat einen Inverter 906. Ansprechend auf das Steuersignal AH liefert der Inverter 906 die hohe Spannung Vcc oder die niedrige Spannung Vss.
  • Der Betrieb der Ausführungsform von 81A wird erläutert. Um einen Nicht-Auswahlzustand herzustellen, werden das Nicht-Auswahlsignal /An und das Steuersignal AH jeweils auf den Niederpegel L eingestellt.
  • Der Inverter 906 liefert die Spannung Vcc mit dem Hochpegel H, und die mit dem Inverter 906 verbundenen Decoder dec1 bis decn arbeiten wie herkömmliche Decoder. Die Ausgangsenden N1 bis Nn der Decoder liefern jeweils die Spannung Vcc mit dem Hochpegel H. Diese Hochpegelausgänge werden von den Invertern INV7 – 1 bis INV7 – n invertiert, und die Ausgangsanschlüsse VOT1 bis VOTn liefern jeweils den Niederpe gel L, um den Nicht-Auswahlzustand herzustellen. Um hingegen einen Vollauswahlzustand herzustellen, wird das Nicht-Auswahlsignal /An auf den Niederpegel L eingestellt, und das Steuersignal AH auf den Hochpegel H. Der Inverter 906 liefert die Spannung Vss mit dem Niederpegel L. Demgemäß empfangen die mit dem Inverter 906 verbundenen Decoder dec1 bis decn jeweils die Spannung Vss, und die Ausgangsenden N1 bis Nn der Decoder liefern jeweils die Spannung Vss mit dem Niederpegel L. Diese Niederpegelausgänge werden von den Invertern INV7 – 1 bis INV7 – n invertiert, und die Ausgangsanschlüsse VOT1 bis VOTn liefern jeweils den Hochpegel H, um den Vollauswahlzustand herzustellen.
  • Auf diese Weise nutzen die Decoder DEC1 bis DECn die einzige zweite Energiequelle 905 gemeinsam. Die Decoderschaltung gemäß der vorliegenden Erfindung erfordert nämlich keine zusätzlichen Schaltungen oder Transistoren. Dies führt zur Realisierung einer kompakten Decoderschaltung, die eine Vollauswahl- oder Nicht-Auswahloperation von Wort- oder Bitleitungen leicht durchführt.
  • 81B zeigt eine Modifikation der in 81A gezeigten Decoderschaltung.
  • In dieser Modifikation, wie in 81B gezeigt, sind zwei zweite Energiequellen 905a und 905b für die Decoderschaltung 901 mit einer Ausgangsreihe von Decodern dec1 bis decn vorgesehen. Die Energiequelle 905a ist nämlich für die Decoder dec1 bis deck vorgesehen, und die Energiequelle 905b ist für die Decoder deck + 1 bis decn vorgesehen. Die Gesamtanzahl der Decoder dec1 bis decn ist beispielsweise als 1026 oder 512 spezifiziert, und jede der Energiequellen 905a und 905b ist jeweils für 512 oder 256 Decoder dec1 bis deck und deck + 1 bis decn vorgesehen. Es ist zu beachten, dass, ähnlich der Modifikation von 80B, das an die Inverter 906a und 906b der Energiequellen 905a und 905b angelegte Steuer signal AL dasselbe Signal ist. Ferner ist die Anzahl der Energiequellen nicht auf zwei beschränkt, sondern kann als vier oder mehr pluralische spezifiziert werden. In diesem Fall werden die Decoder dec1 bis decn in vier oder mehr pluralische Gruppen geteilt, und jede der Energiequellen ist jeweils für jede der geteilten Gruppen vorgesehen. In dieser in 81B gezeigten Modifikation können die Inverter 906a und 906b darstellende Transistoren in einer kleineren Größe gebildet werden als jener des in 81A gezeigten Inverters 906.
  • 82 zeigt ein Beispiel einer Halbleiter-Speicheranordnung (Flash-Speicher) unter Verwendung einer Decoderschaltung gemäß dem neunten Aspekt der vorliegenden Erfindung. In 82 bezeichnet die Bezugszahl 912 einen Reihendecoder, 914 bezeichnet einen Spaltendecoder, 917 bezeichnet einen Leseverstärker, und 919 bezeichnet eine Source-Spannungszufuhrschaltung. In 82 ist zu beachten, dass der Reihendecoder 912 einen Reihenadressenpuffer einschließt, und der Spaltendecoder 914 einen Spaltenadressenpuffer einschließt.
  • Die Halbleiter-Speicheranordnung, wie in 82 gezeigt, umfasst den Reihendecoder 912, den Spaltendecoder 914, einen Leseverstärker 917, und die Source-Spannungszufuhrschaltung 919. Ferner umfasst die Halbleiter-Speicheranordnung Speicherzellen (Zellentransistor) MCs, die jeweils aus einem MOS (MIS)-Transistor vom n-Kanal-Typ bestehen, Wortleitungen WLs, Bitleitungen BLs, und Sourceleitungen SLs. Die Source-Spannungszufuhrschaltung 919 ist mit den Sourcen der Speicherzellen MCs in einem Speicherzellen-Array durch die Sourceleitungen SLs verbunden, um elektrisch kollektiv die Speicherzellen zu löschen. Die Decoderschaltung gemäß dem neunten Aspekt der vorliegenden Erfindung wird beim Reihendecoder 912 oder Spaltendecoder 914 verwendet. Es ist zu beachten, dass die Decoderschaltung des neunten Aspekts der vorliegenden Erfindung nicht nur einen normale Decodierfunktion hat, sondern auch eine Testfunktion hat, um eine Vollauswahl- oder Nicht-Auswahloperation von Wort- oder Bitleitungen durchzuführen.
  • Die 83A und 83B zeigen die Details der Decoderschaltung von 78, und 83B zeigt Transistoren, welche die Decoderschaltung bilden.
  • In 83A hat die Decoderschaltung 901 die Ausgangsreihe 902, welche die Decoder DEC1 bis DECn involviert. Jeder der Decoder DEC1 bis DECn hat ein NICHT-UND-Gate 920 zum Empfangen der Adressensignale A0 bis Am und /A0 bis /Am, und ein WEDER-NOCH-Gate 921 zum Empfangen eines Ausgangs des NICHT-UND-Gates 920 und des Nicht-Auswahlsignals /An. Ein Ausgang des WEDER-NOCH-Gates 921 ist mit einem entsprechenden der Ausgangsanschlüsse VOT1 bis VOTn verbunden. Andere Anordnungen und der Betrieb von 83A sind gleich wie jene von 78.
  • 83B zeigt Transistoren, welche die Elemente von 83A bilden. Das NICHT-UND-Gate 920 hat MOS-Transistoren TRP91 und TRP92 vom p-Kanal-Typ, und MOS-Transistoren TRN931 und TRN93n vom n-Kanal-Typ. Diese Transistoren sind zwischen der Zufuhrquelle Vcc für hohe Spannungen und der Zufuhrquelle Vss für niedrige Spannungen angeordnet. Das WEDER-NOCH-Gate 921 kann ein bekanntes WEDER-NOCH-Gate sein wie das in 74 gezeigte. Der Inverter 906 kann ein bekannter CMOS-Inverter sein (Transistoren TRP906 und TRN906).
  • Der Betrieb der Decoderschaltung von 83A und 83B ist gleich wie jener der Decoderschaltung von 78 und wird daher nicht erneut erläutert.
  • Die 84A und 84B zeigen die Details der Decoderschaltung von 79, wobei 84B Transistoren zeigt, welche die Decoderschaltung bilden.
  • In 84A hat die Decoderschaltung 901 die Decoderreihe 903, welche die Decoder dec1 bis decn involviert. Die Decoderschaltung hat auch die Inverter INV7 – 1 bis INV7 – n, die für die Decoderschaltung von 83A nicht vorgesehen sind. Der Betrieb der Decoderschaltung von 84A und 84B ist gleich wie jener der Decoderschaltung von 79 und wird daher nicht erneut erläutert.
  • Die 85A und 85B zeigen die Gates und Transistoren der Decoderschaltung von 80A.
  • Die Decoderschaltung 901 von 85A und 85B unterscheidet sich dadurch von jenen von 83A, 83B und 84A, 84B, dass jeder Decoder der Decoderschaltung 901 aus NICHT-UND-Gates 920 und 920' gebildet ist. Es ist zu beachten, dass das NICHT-UND-Gate 920 gleich ist wie jenes von
  • 83A und 83B, und das NICHT-UND-Gate 920' gleich ist wie jenes von 76 und 77. Der Inverter 906 ist ein bekannter. Der Betrieb der Decoderschaltung von 85A und 85B ist gleich wie jener der Decoderschaltung von 80A und wird daher nicht erneut erläutert. Es ist zu beachten, dass die Transistoren TRP906 und TRN906, die den Inverter 906 bilden, aus größeren Transistoren gebildet sein können als die anderen Transistoren (beispielsweise Transistoren TRP91, TRP92 und TRN93, TRN9n), um durch parasitäre Kapazitäten und dgl. verursachte Übergangsströme adäquat weiterzugeben. Wenn, wie mit Bezugnahme auf 80A und 80B beschrieben, die Decoder (DEC1 bis DECn) in eine Vielzahl von Gruppen (DEC1 bis DECk, DECk + 1 bis DECn) geteilt sind, und eine Vielzahl von Invertern (906a und 906b) für die geteilten Gruppen vorgesehen ist, können ferner die Transistoren (TRP906, TRN906), welche jeden der Inverter darstellen, in einer kleineren Größe gebildet sein als jener des Inverters 906, der für alle Decoder (DEC1 bis DECn) vorgesehen ist.
  • Die 86A und 86B zeigen die Gates und Transistoren der Decoderschaltung von 81A.
  • Die Decoderschaltung von 86A und 86B ist jener von 85A und 85B ähnlich und unterscheidet sich von jenen von 83A, 83B und 84A, 84B dadurch, dass jeder Decoder der Decoderschaltung aus NICHT-UND-Gates 920 und 920' gebildet ist. Das NICHT-UND-Gate 920 ist identisch mit jenem von 83A und 83B, und das NICHT-UND-Gate 920' ist identisch mit jenem von 76 und 77. Der Inverter 906 ist ein bekannter. Der Betrieb der Decoderschaltung von 86A und 86B ist gleich wie jener der Decoderschaltung von 81A und wird daher nicht erneut erläutert. Es ist zu beachten, dass die Transistoren TRP906 und TRN906, welche den Inverter 906 darstellen, als größere Transistoren gebildet sein können als die anderen Transistoren, um durch parasitäre Kapazitäten und dgl. verursachte Übergangsströme adäquat weiterzugeben. Wenn, wie mit Bezugnahme auf 81A und 81B beschrieben, die Decoder (dec1 bis decn) in eine Vielzahl von Gruppen (dec1 bis deck, deck + 1 bis decn) geteilt sind, und eine Vielzahl von Invertern (906a und 906b) für die geteilten Gruppen vorgesehen ist, können ferner die Transistoren (TRP906, TRN906), welche jeden der Inverter darstellen, in einer kleineren Größe gebildet sein als jener des Inverters 906, der für alle Decoder (dec1 bis decn) vorgesehen ist.
  • Jede beliebige der Decoderschaltungen gemäß dem neunten Aspekt der vorliegenden Erfindung erzielt eine Wortleitungs-Vollauswahlfunktion, eine Wortleitungs-Nicht-Auswahlfunktion, eine Bitleitungs-Vollauswahlfunktion und eine Bitleitungs-Nicht-Auswahlfunktion. Der neunte Aspekt der vorliegenden Erfindung realisiert diese Funktionen nur durch das Vorsehen einer zweiten Energiequelle für die Decoderschaltung, die eine Vielzahl von Decodern involviert. Die zweite Energiequelle hat einen Schalter, der einen Inverter einschließt, zum Auswählen einer der zumindest zwei Energiequellenspannungen. Der neunte Aspekt der vorliegenden Erfindung realisiert diese Funktionen ohne Erhöhung der Größe der Decoderschaltung. Diese Decoderschaltung ist daher für eine integrierte Halbleiter-Speicheranordnung geeignet.
  • 87 zeigt eine Energiezufuhrschaltung für den in einer Halbleiter-Speicheranordnung gemäß dem neunten Aspekt der vorliegenden Erfindung verwendeten Decoder. In 87 bezeichnet eine Bezugszahl 905' eine zweite Energiequelle, die beispielsweise dem in 85A und 85B gezeigten Inverter 906 entspricht, ein Bezugszeichen EE bezeichnet ein Löschsteuersignal, und weitere Bezugszahlen 920 und 920' bezeichnen NICHT-UND-Gates, die gleich sind wie jene von 85A und 85B. Es ist zu beachten, dass ein Ausgang der Energiequelle 905' auf eine spezifische negative Spannung (beispielsweise –10 Volt) geändert wird, wenn eine Löschoperation durchgeführt wird.
  • Die Energiequelle 905', wie in 87 gezeigt, umfasst MOS-Transistoren TRP951, TRP952, TRP953, TRP954, TRP955 und TRP956 vom p-Kanal-Typ, und MOS-Transistoren TRN951, TRN952, TRN953, TRN954, TRN955 und TRN956 vom n-Kanal-Typ. Es ist zu beachten, dass das Löschsteuersignal EE auf einem Hochpegel H ist, wenn Lese- oder Schreiboperationen durchgeführt werden, und das Löschsteuersignal EE auf einem Niederpegel L ist, wenn eine Löschoperation durchgeführt wird. Ferner wird der Transistor (Transfergate) TRP954 verwendet, um eine negative Spannung zu sperren, und die Transistoren TRN954, TRN955 und TRN956 sind auf einer Triple-Well-Konfiguration gebildet. Ferner können Sourcespannungen VBB der Transistoren TRN954, TRN955 und TRN956 als normale niedrige Spannung (Erdespannung) Vss in den Lese- oder Schreiboperationen spezifiziert werden. Zusätzlich wird die Ausgangsspannung der Energiequelle 905' an die anderen Decoder angelegt. In dieser Ausführungsform wird ein Adressensignal ADD, das einen spezifischen Sektor anzeigt, an die NICHT-UND-Gates (Vordecoder) 920 angelegt, die Ausgangsspannung der Energiequelle 905' wird an die im spezifischen Sektor eingeschlossenen Decoder angelegt.
  • Die Decoderschaltung des neunten Aspekts der vorliegenden Erfindung, wie oben beschrieben, kann bei einem Flash-Speicher zum Durchführen einer Löschoperation (elektrischen und kollektiven Löschoperation) davon verwendet werden.
  • In den obigen Ausführungsformen erzielt die Decoderschaltung eine Wortleitungs-Vollauswahlfunktion, eine Wortleitungs-Nicht-Auswahlfunktion, eine Bitleitungs-Vollauswahlfunktion und eine Bitleitungs-Nicht-Auswahlfunktion in einem Testmodus, die Decoderschaltung des neunten Aspekts der vorliegenden Erfindung kann jedoch auch bei einem Flash-Speicher mit einer kollektiven Löschoperation verwendet werden. Bei der Löschoperation des Flash-Speichers müssen nämlich alle Wortleitungen kollektiv auf eine spezifische negative Spannung geändert werden, z. B. –10 Volt, und die Schaltungskonfiguration von 87 realisiert diese Löschoperation des Flash-Speichers.
  • In letzter Zeit wurden hochfunktionelle Halbleiteranordnungen (Halbleiter-Speicheranordnungen) wie Flash-Speicher mit einer niedrigen Spannung getrieben, und einige Halbleiter-Speicheranordnungen wurden sogar mit einer negativen Spannung getrieben. Wenn Halbleiter-Speicheranordnungen herkömmlicher Konfigurationen mit solch einer niedrigen oder negativen Spannung getrieben werden, ist die Decoderschaltung gemäß dem neunten Aspekt der vorliegenden Erfindung vorteilhaft zum Umschalten von Spannungen von der einen zur anderen.
  • Wenn eine Halbleiter-Speicheranordnung verschiedenste Tests durchführt, muss eine Normalspannung auf eine höhere Spannung als die Normalspannung geschaltet werden, um einen Testmodus einzustellen. Wenn eine derartige hohe Spannung irrtümlich an die Halbleiteranordnung angelegt wird, wird der Testmodus unerwartet starten, um Fehlfunktionen zu verursachen und Daten zu zerstören. Daher ist die hohe Spannung (extrem hohe Spannung: beispielsweise 12 Volt) zum Starten des Testmodus in einer Halbleiter-Speicheranordnung üblicherweise extrem hoch verglichen mit einer Spannung (normale hohe Spannung: beispielsweise 5 Volt) für einen Normalbetrieb.
  • 88 zeigt einen Detektor 930 zum Detektieren der extrem hohen Spannung zum Starten des Testmodus.
  • Ein MOS-Transistor TRP23 vom p-Kanal-Typ und ein MOS-Transistor TRN23 vom n-Kanal-Typ sind miteinander in Serie geschaltet. Ein Knoten N23 zwischen den Transistoren TRP23 und TRN23 ist mit einem Puffer BF23 verbunden, der mit einem Ausgangsende TEST verbunden ist. Das Ausgangsende TEST ist mit einer Testschaltung verbunden, und Gates der Transistoren TRP23 und TRN23 sind mit einer Zufuhrquelle Vcc für hohe Spannungen verbunden. Eine Source des Transistors TRP23 ist mit einer Energiequelle VIN verbunden, welche eine extrem hohe Spannung liefert, die viel höher ist als die hohe Spannung Vcc. Eine Source des Transistors TRN23 ist mit einer Zufuhrquelle Vss für niedrige Spannungen oder mit Erde verbunden. Der Detektor 930 für hohe Spannungen verursacht keine Probleme, wenn die Zufuhrquelle Vcc für hohe Spannungen stabil ist. Wenn die Zufuhrquelle Vcc für hohe Spannungen instabil ist, beispielsweise bei der Aktivierung, tritt das oben angegebene Problem auf.
  • Mit Bezugnahme auf 89 wird die hohe Spannung Vcc an die Halbleiteranordnung (Halbleiter-Speicheranordnung) zur Zeit t0 angelegt und ist nach der Zeit t1 stabilisiert. Ein Impuls P der extrem hohen Spannung VIN, die höher ist als die Spannung Vcc, wird zur Zeit t2 angelegt. Dann wird eine Sourcespannung des Transistors TRP23 höher als eine Gatespannung davon. Wenn die Differenz zwischen der Source- und Gatespannung eine Schwellenspannung des Transistors TRP23 überschreitet, wird der Transistor EIN geschaltet, und der Anschluss TEST liefert ein Testsignal T, um einen vorherbestimmten Testmodus zu starten.
  • Die hohe Spannung Vcc ist während einer Periode zwischen t0 und t1 instabil. Wenn die Spannung VIN während dieser Periode rasch steigt, und wenn eine Potentialdifferenz zwischen den Spannungen VIN und Vcc, zur Zeit t3, die Schwellenspannung des Transistors TRP23 überschreitet, wird der Anschluss TEST ein Testsignal TE liefern, um den Testmodus unerwartet zu starten. Dies führt zu einer Fehlfunktion.
  • Dieses Problem wird üblicherweise verursacht, wenn die Spannung VIN vor dem Anlegen der hohen Spannung Vcc angelegt wird.
  • 90 zeigt einen Testmodus-Signaldetektor einer Halbleiteranordnung (Halbleiter-Speicheranordnung) gemäß dem neunten Aspekt der vorliegenden Erfindung.
  • Der Detektor 930 hat eine erste Detektorsektion K1, eine zweite Detektorsektion K2, und eine Operationsschaltung E1. Die erste Detektorsektion K1 hat einen MOS T81 vom p-Kanal-Typ und einen MOS-Transistor T82 vom n-Kanal-Typ, und diese Transistoren T81 und T82 sind miteinander in Serie geschaltet. Ein Knoten zwischen den Transistoren T81 und T82 bildet ein erstes Ausgangsende N81 der ersten Detektorsektion K1. Gates der Transistoren T81 und T82 sind mit einer Zufuhrquelle Vcc für hohe Spannungen verbunden, und eine Source des Transistors T81 ist mit einem externen Eingangs anschluss VIN verbunden. Eine Source des Transistors T82 ist mit einer Zufuhrquelle Vss für niedrige Spannungen oder Erde GND verbunden.
  • Die zweite Detektorsektion K2 hat einen MOS-Transistor T83 vom p-Kanal-Typ und einen MOS-Transistor T84 vom n-Kanal-Typ, und die Transistoren T83 und T84 sind miteinander in Serie geschaltet. Ein Knoten zwischen den Transistoren T83 und T84 bildet ein zweites Ausgangsende N82 der zweiten Detektorsektion K2. Gates der Transistoren T83 und T84 sind mit der Zufuhrquelle Vcc für hohe Spannungen verbunden. Eine Source des Transistors T83 ist mit dem externen Eingangsanschluss VIN verbunden, und eine Source des Transistors T84 ist mit der Zufuhrquelle Vss für niedrige Spannungen oder mit Erde GND verbunden. Die Operationsschaltung E1 führt eine Logikoperation gemäß Ausgangssignalen von den Detektorsektionen K1 und K2 durch, um ein Testsignal TEST zu liefern.
  • Dieser Detektor verhindert effektiv das Anlegen eines unerwarteten Testsignals, ungeachtet der Reihenfolge des Anlegens von Spannungen. Der Detektor detektiert die extrem hohe Spannung VIN nur bei einem erwarteten Anlass, um einen Testmodus zu starten.
  • In 90 kann die Zufuhrquelle für die hohe Spannung Vcc eine interne Energiequelle oder eine externe Energiequelle sein. Der externe Eingangsanschluss VIN liefert die Testmodus-Startspannung (extrem hohe Spannung), die höher ist als die hohe Spannung Vcc. Die Operationsschaltung E1 kann ein NICHT-UND-Gate sein. Ein Ausgangsende der Schaltung E1 kann einen Inverter INV aufweisen, wenn notwendig.
  • Während eines Normalzustands, in dem die hohe Spannung Vcc stabil ist, ist der Transistor T83 EIN, und der Transistor T84 ist AUS. Demgemäß liefert das Ausgangsende N82 der Detektorsektion K2 ein Signal mit einem Hochpegel H, und daher liefert der Testanschluss TEST ein Ausgangssignal des Ausgangsanschlusses N81 der Detektorsektion K1, wodurch derselbe Betrieb sichergestellt wird wie bei der herkömmlichen Schaltung.
  • Wenn die hohe Spannung Vcc angelegt wird, besteht ein Risiko, dass das Ausgangsende N81 der Detektorsektion K1 irrtümlich ein Signal mit einem Hochpegel H liefern kann. Wenn die extrem hohe Spannung VIN höher ist als die Spannung Vcc, und eine Spannungsdifferenz zwischen diesen die Schwellenspannung des Transistors T81 überschreitet, wird der Transistor T83 schwach EIN geschaltet oder wird AUS geschaltet, um den Transistor T84 EIN zu schalten. Als Ergebnis liefert das Ausgangsende N82 der zweiten Detektorsektion K2 ein Signal mit einem Niederpegel L, und daher wird der Testanschluss TEST auf dem Niederpegel L gehalten.
  • Demgemäß verhindert die Ausführungsform des neunten Aspekts der vorliegenden Erfindung, wie in 91 gezeigt, vollständig den unerwarteten Start des Testmodus.
  • 92 zeigt eine Decoderschaltung, die in 85B gezeigt ist, unter Verwendung der Detektoren 930, die in 90 gezeigt sind.
  • Zwei Detektoren 930a und 930b, wie in 92 gezeigt, sind zum Anlegen von Signalen An und AL vorgesehen. Der Detektor 930a empfängt nämlich ein Adressensignal An durch einen Anschluss (An), und wenn ein Spannungspegel des Anschlusses An auf einer extrem hohen Spannung (beispielsweise 12 Volt), die höher ist als eine normale hohe Spannung (beispielsweise 5 Volt), zum Starten eines Testmodus in einer Halbleiter-Speicheranordnung ist, wird aus diesem ein Testsignal TEST mit einem Hochpegel H ausgegeben. Es ist zu beachten, dass, wenn das Testsignal TEST auf einem Hochpegel H ist, die Decoderschaltung 902 (901) einen Testmodus der Vollauswahl- oder Nicht-Auswahlfunktionen von Wort- oder Bitleitungen durchgeführt hat. Ferner empfängt der Detektor 930b ein Signal TT über einen Anschluss (TT), und wenn ein Spannungspegel des Anschlusses TT auf einer extrem hohen Spannung ist, die höher ist als eine normale hohe Spannung, wird die Decoderschaltung 901 (Decoder 902) auf einen Vollauswahlmodus eingestellt. Wenn ein Spannungspegel des Anschlusses TT hingegen auf einer niedrigen Spannung ist, wird die Decoderschaltung 901 (Decoder 902) auf einen Nicht-Auswahlmodus eingestellt.
  • Wenn nämlich das Testsignal TEST auf einem Hochpegel H ist, ist ein Signal An auf einem Niederpegel L. Wenn in diesem Zustand ein Steuersignal AL auf einem Niederpegel L ist, wird ein Vollauswahlmodus in einer Halbleiter-Speicheranordnung (beispielsweise EEPROM, Flash-Speicher) durch die Decoderschaltung 901 eingestellt. Wenn das Steuersignal AL hingegen auf einem Hochpegel H ist, wird ein Nicht-Auswahlmodus in der Halbleiter-Speicheranordnung durch die Decoderschaltung 901 eingestellt. Es ist zu beachten, dass im Normalbetrieb (Normalmodus) der Halbleiter-Speicheranordnung das Testsignal TEST auf einem Niederpegel L ist, das heißt der Spannungspegel des Anschlusses An ist auf einer Normalspannung (beispielsweise 0 Volt bis 5 Volt).
  • Die Detektoren können, wie oben beschrieben, zum Einstellen der Vollauswahl- oder Nicht-Auswahlfunktion (Testmodus) in der Halbleiter-Speicheranordnung vorgesehen werden.
  • Eine Halbleiter-Speicheranordnung gemäß dem ersten Aspekt der vorliegenden Erfindung, wie oben erläutert, setzt effektiv redundante Wortleitungen ein und erzielt stabile Schreib- und Verifikationsoperationen, wodurch die Ausbeute und Leistung von Halbleiterspeichern verbessert werden.
  • Eine Halbleiter-Speicheranordnung gemäß dem zweiten Aspekt der vorliegenden Erfindung ersetzt defekte reale Zel len durch redundante Zellen ohne Erhöhung der Größe einer Halbleiter-Speicheranordnung, wodurch die Ausbeute von Halbleiterspeichern mit großer Kapazität verbessert wird und die Kosten davon reduziert werden.
  • Eine Halbleiter-Speicheranordnung gemäß dem dritten Aspekt der vorliegenden Erfindung führt einen Auslieferungstest einer Halbleiter-Speicheranordnung mit maximal "n" Überschreiboperationen durch, wobei eine Verschlechterung aufgrund einer Erhöhung der Anzahl von Überschreiboperationen berücksichtigt wird, um dadurch die maximalen Überschreiboperationen N (N > n) für einen Benutzer zu garantieren.
  • Eine Halbleiter-Speicheranordnung gemäß dem vierten Aspekt der vorliegenden Erfindung sieht eine Halbleiter-Speicheranordnung vor, in welcher die Schwellenspannung eines Schreib-Spannungszufuhrtransistors keinen Einfluss auf eine Schreib-Drainspannung hat, so dass Daten sogar mit einer niedrigen Schreibspannung korrekt geschrieben werden.
  • Eine Halbleiter-Speicheranordnung gemäß dem fünften Aspekt der vorliegenden Erfindung liest Daten korrekt, auch wenn es überlöschte Zellentransistoren gibt.
  • Eine Halbleiter-Speicheranordnung gemäß dem sechsten Aspekt der vorliegenden Erfindung sichert überlöschte Zellentransistoren und liest Daten korrekt.
  • Eine Halbleiter-Speicheranordnung gemäß dem siebenten Aspekt der vorliegenden Erfindung löscht gleichzeitig Blöcke von Speicherzellen und verifiziert leicht das Löschen.
  • Eine Halbleiter-Speicheranordnung gemäß dem achten Aspekt der vorliegenden Erfindung erzielt eine Wortleitungs-Vollauswahlfunktion, eine Wortleitungs-Nicht-Auswahlfunktion, eine Bitleitungs-Vollauswahlfunktion und eine Bitleitungs-Nicht-Auswahlfunktion. Der achte Aspekt der vorliegenden Erfindung erzielt diese Funktionen nur durch das Vor sehen einer zweiten Energiequelle für die Decoderschaltung, die eine Vielzahl von Decodern enthält. Die zweite Energiequellenschaltung hat einen Schalter, der einen Inverter einschließt, zum Auswählen einer der zumindest zwei Energiequellenspannungen. Der achte Aspekt der vorliegenden Erfindung realisiert diese Funktionen ohne Erhöhung der Größe der Decoderschaltung. Diese Decoderschaltung ist für eine integrierte Halbleiteranordnung geeignet.
  • Eine Halbleiter-Speicheranordnung gemäß dem neunten Aspekt der vorliegenden Erfindung setzt zwei Energiequellen ein, ist jedoch genauso leicht handzuhaben, als hätte sie nur eine einzige Energiequelle. Dieser Speicher erfordert keine Aufwärtsschaltung für die Energiequellen und arbeitet mit niedrigen Spannungen.
  • Viele verschiedene Ausführungsformen der vorliegenden Erfindung können konstruiert werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen, und es ist klar, dass die vorliegende Erfindung nicht auf die spezifischen Ausführungsformen, die in dieser Schrift beschrieben sind, begrenzt ist, außer wie in den beigeschlossenen Ansprüchen definiert.

Claims (4)

  1. Halbleiter-Speicheranordnung mit einer Vielzahl von Wortleitungen (WLs), einer Vielzahl von Bitleitungen (BLs), und einer Vielzahl nicht-flüchtiger Speicherzellen (MCs), die jeweils aus einem MIS-Transistor gebildet sind, der an jedem Schnittpunkt der Wortleitungen und der Bitleitungen angeordnet ist, wobei eine Schwellenspannung des MIS-Transistors extern elektrisch steuerbar ist, dadurch gekennzeichnet, dass die nicht-flüchtigen Speicherzellen in eine Vielzahl von Zellenblöcken (B10, B20) geteilt sind, um gemäß einem Blockauswahlsignal ausgewählt zu werden, das von einem Blockadressenpuffer geliefert wird, wobei jeder der Zellenblöcke eine Datenlöscheinrichtung und eine Verriegelungseinrichtung zum Verriegeln des Blockauswahlsignals aufweist, so dass Daten der Zellenblöcke, die das Blockauswahlsignal verriegelt haben, gleichzeitig gelöscht werden.
  2. Halbleiter-Speicheranordnung nach Anspruch 1, wobei die Halbleiter-Speicheranordnung Datenentscheidungsschaltungen (7271, 7272) zum Diskriminieren von Zellendaten in den jeweiligen Zellenblöcken, Erwartungswert-Speicherschaltungen (7021, 7022) jeweils zum Speichern eines Erwartungswerts für Schreib- und Schreibverifikationsoperationen sowie eines Erwartungswerts für eine Löschverifikationsoperation, Koinzidenzschaltungen (7031, 7032) jeweils zum Vergleichen eines Ausgangssignals der Datenentscheidungsschaltung mit dem Erwartungswert und Liefern eines Koinzidenzsignals, und eine Logikschaltung (704) zum Vorsehen einer logischen Verknüpfung der Koinzidenzsignale von den jeweiligen Zellenblöcken umfasst.
  3. Halbleiter-Speicheranordnung nach Anspruch 1, wobei die Halbleiter-Speicheranordnung Datenentscheidungsschaltungen (7271, 7272) zum Diskriminieren von Zellendaten in den jeweiligen Zellenblöcken, Erwartungswertgeneratoren (7041, 7042) jeweils zum Generieren eines Erwartungswerts für Schreib- und Schreibverifikationsoperationen sowie eines Erwartungswerts für eine Löchverifikationsoperation, Koinzidenzschaltungen (7031, 7032) jeweils zum Vergleichen eines Ausgangssignals der Datenentscheidungsschaltung mit dem Erwartungswert und Liefern eines Koinzidenzsignals, und eine Logikschaltung (704) zum Vorsehen einer logischen Verknüpfung der Koinzidenzsignale von den jeweiligen Zellenblöcken umfasst.
  4. Halbleiter-Speicheranordnung nach Anspruch 1, wobei die Halbleiter-Speicheranordnung Datenentscheidungsschaltungen (7271, 7272) zum Diskriminieren von Zellendaten in den jeweiligen Zellenblöcken, Dateninversionsschaltungen (7061, 7062) jeweils zum Invertieren eines Ausgangssignals der Datenentscheidungsschaltung in Übereinstimmung mit Lösch- und Schreiboperationen, und eine Logikschaltung (704) zum Vorsehen einer logischen Verknüpfung der Dateninversionsschaltungen von den jeweiligen Zellenblöcken umfasst.
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