JPH06203590A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュメモリ等の電気的一括消去型の不
揮発性半導体記憶装置に関し、ワード線冗長を有効に導
入すると共に、安定した書き込みおよび各ベリファイを
可能として、高歩留りで高性能なデバイスの実現を目的
とする。 【構成】 ２ⁿ 本のワード線のうち２^m 本（ｎ＞ｍ）の
ワード線で構成されるワード線ブロック中のワード線を
同時に選択する手段101,102,120 と、前記２^m 本のワー
ド線で構成されるワード線ブロック中の２^k 本（ｍ＞
ｋ）で構成されるワード線ブロックを非選択する手段10
1,102,120 とを具備し、前記２^m 本のワード線ブロック
中の２^k 本のワード線ブロック中のワード線に欠陥があ
る場合、当該２^m 本のワード線ブロック中の２^k 本のワ
ード線ブロック中のワード線を非選択すると共に、前記
２ⁿ 本で構成されるワード線ブロック外に存在する２^k
本のワード線で構成されるワード線ブロック中のワード
線を選択する101,102,120; 120,130ように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、フラッシュメモリ等の電気的一括消去型の不揮発
性半導体記憶装置に関する。従来、紫外線による消去可
能で電気的に書き込み可能な不揮発性半導体記憶装置と
してＥＰＲＯＭが使用されており、また、近年、電気的
に書き換え可能な不揮発性半導体記憶装置としてフラッ
シュメモリが注目されている。これらの不揮発性半導体
記憶装置における冗長回路および書き込み回路の改良、
或いは、過剰消去対策等の改良が要望されている。

【０００２】

【従来の技術】図１１は本発明の第１の形態が適用され
る半導体記憶装置に使用するメモリセル（ＭＣ）を示
し、電気的一括消去型不揮発性半導体記憶装置（フラッ
シュメモリ）におけるセルトランジスタ（メモリセルＭ
Ｃ）の動作を説明するための図である。同図に示される
ように、セルトランジスタは、ソース−ドレイン間にど
の領域とも絶縁されたフローティングゲートＦＧが設け
られ、該フローティングゲートＦＧの上にコントロール
ゲートＣＧを形成して構成されている。

【０００３】書き込み時には、ドレイン領域ＤＤに印加
するドレイン電圧Ｖd をほぼ電源電圧Ｖccとし、コント
ロールゲートＣＧに印加するゲート電圧Ｖg を正の高電
圧（〜＋10ボルト程度) とし、ソース領域ＳＳに印加す
るソース電圧Ｖs を零ボルトとして、ドレイン端子(DD)
からフローティングゲート(FG)に電子を注入してデータ
“０”を書き込む。ここで、ドレイン電圧Ｖd には、書
き込み用の電源電圧Ｖppが存在すればそれを使用するこ
とができる。さらに、ゲート電圧Ｖg に印加する高電圧
は上記の書き込み用電圧Ｖppを使用してもよく、また、
電源電圧Ｖccから昇圧により発生させた電圧を使用して
もよい。

【０００４】消去時には、ゲート電圧Ｖg を負の高電圧
（〜−10ボルト程度) とし、ドレイン電圧Ｖd をオープ
ン（ドレイン領域DDをフローティング状態）とし、そし
て、ソース電圧Ｖs を電源電圧Ｖccとして、フローティ
ングゲート(FG)からソース端子(SS)に電子を引き抜いて
消去（データ“１”の書き込み）を行う。また、読み出
し時には、ゲート電圧Ｖg を電源電圧Ｖccとし、ドレイ
ン電圧Ｖd をほぼ１ボルト程度とし、そして、ソース電
圧Ｖs を零ボルトとして、ドレイン電流が流れるか否か
でセルトランジスタに書き込まれているデータが“１”
か“０”かを判別する。

【０００５】図２は本発明に係る半導体記憶装置の第１
の形態に対応する関連技術の半導体記憶装置の一例を示
すブロック回路図である。同図において、参照符号111
はロウアドレスバッファ,112はロウデコーダ,113はコラ
ムアドレスバッファ,114はコラムデコーダ,115はデータ
I/O バッファ,116は書き込み回路,117はセンスアンプ,1
18は負電圧発生回路, そして,119はソース電源回路を示
している。また、参照符号ＢＬはビット線, ＷＬはワー
ド線を示し、また、Ｗは書き込み時に高レベル“Ｈ”と
なる書き込み制御信号, Ｅは消去時に高レベル“Ｈ”と
なる消去制御信号を示している。

【０００６】図２に示す半導体記憶装置において、読み
出し時には、ロウアドレスおよびコラムアドレスにより
ワード線ＷＬおよびビット線ＢＬがそれぞれ一本ずつ選
択され、センスアンプ117 によりその選択されたメモリ
セルＭＣ（セルトランジスタ）が電流を流すかどうかに
より、該選択されたセルトランジスタに書き込まれてい
る内容がデータ“１”或いはデータ“０”かを判別して
出力する。

【０００７】データ書き込み時には、書き込み制御信号
Ｗを高レベル“Ｈ”として書き込み回路116 からバス線
ＢＵＳに書き込み電圧を供給し、コラムデコーダ114 に
より所定のビット線ＢＬにバス線ＢＵＳを接続し、さら
に、ロウデコーダ112 によりワード線ＷＬに書き込み電
圧を供給する。また、消去時においては、消去制御信号
Ｅを高レベル“Ｈ”としてソース電源回路119 によりセ
ルトランジスタＭＣのソースラインに消去電圧を印加す
ると共に、コラムアドレスバッファ113 によりビット線
ＢＬを非選択とする。さらに、ロウアドレスバッファ11
1 により所定の数のワード線ＷＬを同時選択すると共
に、ロウデコーダ112 により選択されたワード線ＷＬに
低レベル“Ｌ”を与え、且つ、非選択のワード線にＷＬ
に高レベル“Ｈ”を与え、そして、負電圧発生回路118
により上記低レベル“Ｌ”レベルのワード線ＷＬを負電
圧に設定する。

【０００８】図３は図２の半導体記憶装置におけるコラ
ムアドレスバッファ113 の一例を示す回路図、図４はロ
ウアドレスバッファ111 の一例を示す回路図、図５はロ
ウデコーダ112 の一例を示す回路図、そして、図６はコ
ラムデコーダ114 の一例を示す回路図である。まず、読
み出し時において、消去制御信号Ｅが低レベル“Ｌ”で
あるため、図３に示すコラムアドレスバッファ113 およ
び図４に示すロウアドレスバッファ111 は、入力アドレ
スに対して正および負論理を出力することになる。図５
に示すロウデコーダ112 において、参照符号φは、消去
および書き込み時に所定の周波数で振幅する信号であ
り、また、φ_R は、アドレス入力時しばらく高レベル
“Ｈ”となる信号である。

【０００９】図５に示すロウデコーダ112 は、読み出し
時において、書き込み制御信号Ｗが低レベル“Ｌ”であ
るため、トランジスタＴ₁,Ｔ₂ により電源電圧Ｖccが導
入されると共に、アドレス入力（ロウアドレスバッファ
111 からの出力）により、所定のデコーダが選択（例え
ば、図５中のノードＮ₃ が高レベル“Ｈ”）となる。こ
の状態で、信号φ_R に高レベル“Ｈ”のパルス信号が与
えられると、ノードＮ ₂,Ｎ₄ が零ボルトにリセットされ
ると共に、信号φ_R が低レベル“Ｌ”に復帰するのに応
じてノードＮ₂ が電源電圧Ｖccに充電される。さらに、
トランジスタＴ ₆,Ｔ₇ のセルフブートストラップ効果に
より、ノードＮ₄ も電源電圧Ｖccレベルに充電される。
ここで、コラムデコーダ114 における動作も、上述した
ロウデコーダ112 の動作と同様であり、結局、所定のワ
ード線ＷＬに電源電圧Ｖccが印加されると共に、所定の
ビット線ＢＬをセンスアンプ117 に接続するようになっ
ている。

【００１０】図７は図２の半導体記憶装置における書き
込み回路116 の一例を示す回路図であり、図８はソース
電源回路119 の一例を示す回路図である。図７に示す書
き込み回路116 において、書き込み制御信号Ｗが高レベ
ル“Ｈ”で且つデータが低レベル“Ｌ”（反転レベル信
号 /DATAが高レベル“Ｈ")のとき、バス線ＢＵＳには電
源電圧Ｖccを昇圧した高電圧が供給され、これにより所
定のセルトランジスタに書き込み処理を行なうことがで
きるようになっている。ここで、／ＤＡＴＡは、データ
I/O バッファ115 より書き込み信号として書き込み回路
116 に転送される信号である。

【００１１】消去時においては、消去制御信号Ｅは高レ
ベル“Ｈ”レベルとなり、図３のコラムアドレスバッフ
ァ113 においては、出力Ａおよび／Ａがともに低レベル
“Ｌ”となる。これらの出力Ａおよび／Ａは、コラムデ
コーダ114 に入力されて、コラム（ビット線ＢＬ）は非
選択状態となり、該ビット線ＢＬは電気的にいかなるノ
ードとも切り離される。また、ロウアドレスバッファ11
1 においては、全部でｎ個存在するもののうちｍ個に消
去制御信号Ｅを印加するように構成する。これにより、
２^m 本のワード線を図５のロウデコーダ112 により同時
に選択することが可能となる。尚、ロウデコーダ112 に
おいては、消去制御信号Ｅが高レベル“Ｈ”であるた
め、ノードＮ₂ は零ボルトになり、ノードＮ₅ には高レ
ベル“Ｈ”が印加される。これにより、選択されたワー
ド線ＷＬには低レベル“Ｌ”を印加し、非選択のワード
線ＷＬには高レベル“Ｈ”を印加することが可能とな
る。

【００１２】ここで、低レベル“Ｌ”のワード線ＷＬ
は、負電圧発生回路118 により消去電圧に設定されると
共に、高レベル“Ｈ”のワード線ＷＬは、図５における
ノアゲートの出力Ｎ₆ の電位が常に低レベル“Ｌ”とな
って信号φがノードＮ₆ に接続された容量素子に伝達さ
れなくなるため高レベル“Ｈ”を保持する。このとき、
セルトランジスタＭＣのソースＳＳには、図８に示すソ
ース電源回路119 により電源電圧Ｖccが印加される。こ
れにより、２^m 本のワード線を単位にしたワード線ブロ
ック中のセルトランジスタのデータを同時に消去するこ
とが可能となる。

【００１３】図９は図２の半導体記憶装置におけるセン
スアンプ117 の一例を示す回路図である。図９に示すセ
ンスアンプ117 においては、選択されたセルトランジス
タＭＣのドレイン電流がトランジスタＴ₈ の流すことの
できる電流より大きいか、或いは、小さいかにより、該
センスアンプ117 出力を高レベル“Ｈ”または低レベル
“Ｌ”とする。ここで、トランジスタＴ₉,Ｔ₁₀, Ｔ₁₁,
Ｔ₁₂は、バス線ＢＵＳの電位を１ボルト程度に設定する
バイアス回路を構成している。

【００１４】書き込み時においては、書き込み制御信号
Ｗを高レベル“Ｈ”とし、信号φを所定の周波数で振幅
させる。このとき、ノードＮ₁ には、トランジスタＴ₄,
Ｔ₅により書き込み電圧が供給される。そして、信号φ
_R による読み出し時と同様に高レベル“Ｈ”のパルスを
印加すると、ノードＮ₂ は書き込み電圧に充電されると
共に、ノードＮ₄ もトランジスタＴ₆,Ｔ₇ によるセルフ
ブートストラップ効果によりノードＮ₂ と同じレベルに
充電される。コラムデコーダ114 におていも動作は同様
であり、結局、所定のワード線ＷＬには書き込み電圧が
供給されると共に、ビット線ＢＬは書き込み回路116 に
接続されることになる。

【００１５】

【発明が解決しようとする課題】図２〜図９を参照して
説明したように、関連技術としての半導体記憶装置（フ
ラッシュメモリ）においては、消去セルブロックは、通
常、５１２ｋビット程度の大きな容量を単位とされるこ
とが多く、このブロック中に欠陥セルが存在する場合に
は、この大きなブロックをそのまま大きな容量を有する
冗長セルブロックに置き換える冗長方式しか使用できな
い。そのため、効率の良い（少ないスペア用セルで多く
の欠陥セルを置き換える）冗長を行なうことが困難とな
っている。具体的に、例えば、図１中のメモリセルＭＣ
₁₁が過剰消去となっていると、メモリセルＭＣ₁₁を介し
てビット線ＢＬ₁ に電流が常に流れ、正確な読み出し処
理および書き込み処理を行うことができない。

【００１６】図１０は半導体記憶装置（フラッシュメモ
リ）における書き込み特性曲線の一例を示す図である。
上述した関連技術の半導体記憶装置の構成では、書き込
み用のドレイン電圧を電源電圧Ｖccから昇圧して使用し
ているため、書き込み回路のビット線への駆動能力の限
界からビット線に大きな電流を流すとビット線電位が低
下するようになっている。過剰消去となったセルトラン
ジスタの特性によっては、図１０中の実線で示されるよ
うに、セルトランジスタの書き込み特性曲線は、書き込
み回路116 のロードカーブと書き込みの不可能な領域Ａ
でぶつかり、書き込みが不可となる事態に陥いることも
考えられる（Ｄ〜Ｂ点でないと書き込みは不可）。ま
た、消去および書き込みベリファイ用のワード線電圧
は、外部書き込み用電圧を降圧して使用するのが一般で
あるが、本構成では、外部書き込み用電圧を使用しない
構成なので、ベリファイ動作を行なうことが困難である
とともに、ワード線冗長の場合に過剰消去となったセル
トランジスタを単にスペア用セル（スペア用ワード線）
で置き換えてもデバイスの正常動作は望めない。この場
合、その過剰消去になったセルに再び書き込みを行うこ
とにより過剰消去が解消され正常な冗長動作を実現可と
できるが、過剰消去のセルは図１０中のＡ点付近でより
電流が大きくなるため、上記理由により書き込みが更に
困難となりうる。

【００１７】本発明の第１の形態は、ワード線冗長を有
効に導入すると共に、安定した書き込みおよび各ベリフ
ァイを可能として、高歩留りで高性能なデバイスの実現
を目的とする。

【００１８】

【課題を解決するための手段】図１は本発明に係る半導
体記憶装置の第１の形態の一実施例を示す回路図であ
る。本発明の第１の形態によれば、複数の２ⁿ 本のワー
ド線ＷＬと、複数のビット線ＢＬと、該各ワード線およ
び該各ビット線の交差個所にそれぞれ設けられ電気的に
外部から閾値電圧を制御できるＭＩＳトランジスタで構
成された複数の不揮発性のメモリセルＭＣと、選択され
たワード線およびビット線の交点に位置するメモリセル
にデータを書き込む書き込み回路106 と、前記メモリセ
ルに保持されたデータを検出して出力するセンスアンプ
107 とを具備する半導体記憶装置であって、前記２ⁿ 本
のワード線のうち２^m 本（ｎ＞ｍ）のワード線で構成さ
れるワード線ブロック中のワード線を同時に選択する手
段101,102,120 と、前記２^m 本のワード線で構成される
ワード線ブロック中の２^k 本（ｍ＞ｋ）で構成されるワ
ード線ブロックを非選択する手段101,102,120 とを具備
し、前記２^m 本のワード線ブロック中の２^k 本のワード
線ブロック中のワード線に欠陥がある場合、当該２^m 本
のワード線ブロック中の２^k 本のワード線ブロック中の
ワード線を非選択すると共に、前記２ⁿ 本で構成される
ワード線ブロック外に存在する２^k 本のワード線で構成
されるワード線ブロック中のワード線を選択する101,10
2,120; 120,130ようにしたことを特徴とする半導体記憶
装置が提供される。

【００１９】

【作用】本発明の半導体記憶装置の第１の形態によれ
ば、２^m 本のワード線ブロック中の２^k 本のワード線ブ
ロック中のワード線に欠陥がある場合、２^m 本のワード
線ブロック中の２^k 本のワード線ブロック中のワード線
を非選択すると共に、２ⁿ本で構成されるワード線ブロ
ック外に存在する２^k 本のワード線で構成されるワード
線ブロック中のワード線を選択するようになっている。
ここで、書き込み処理に付いては、ゲート電圧を制御し
て、後述する図１０中の点線のような書き込み回路のロ
ードカーブの電流値を越えないようにセルの書き込みカ
ーブを実現させ書き込みを行なえばよい。また、ベリフ
ァイに関しては、ワード線電圧をＶccの昇圧および降圧
により発生させるか、或いは、センスアンプのデータ判
定電流値を制御する。さらに、過剰消去のセルを冗長救
済するには、過剰消去になったセルに対して再びデータ
を書き込んだ後に冗長を行なう。

【００２０】以上により、本発明の半導体記憶装置の第
１の形態によれば、効率の良いワード線冗長が可能とな
り、また、外部書き込み電源をなくした場合（例えば、
５ボルト単一電源）にした場合でも効果的に書き込みが
できる。さらに、本発明の半導体記憶装置の第１の形態
によれば、過剰消去のセルにも書き込むことが可能とな
り、過剰消去セルの冗長も可能になると共に、ベリファ
イも良好に行なうことができる。

【００２１】

【実施例】以下、図面を参照して本発明に係る半導体記
憶装置の各実施例を説明する。まず、図１および図１１
〜図１９を参照して本発明に係る半導体記憶装置の第１
の形態を説明する。図１は本発明に係る半導体記憶装置
（フラッシュメモリ）の第１の形態の一実施例を示すブ
ロック回路図である。図１から明らかなように、本実施
例の半導体記憶装置は、図２に示す関連技術の半導体記
憶装置に対して、入力アドレスと不良アドレスを比較す
る一致回路120,および，冗長ロウデコーダ130 が追加さ
れた構成となっている。ここで、本実施例の半導体記憶
装置におけるロウアドレスバッファ101,ロウデコーダ10
2,コラムアドレスバッファ103,コラムデコーダ104,デー
タI/O バッファ105,書き込み回路106,センスアンプ107,
負電圧発生回路108,および, ソース電源回路109 は、図
２の関連技術の半導体記憶装置におけるロウアドレスバ
ッファ111,ロウデコーダ112,コラムアドレスバッファ11
3,コラムデコーダ114,データI/O バッファ115,書き込み
回路116,センスアンプ117,負電圧発生回路118,および,
ソース電源回路119 に対応するものである。

【００２２】本実施例における動作を説明すると、ま
ず、読み出し時および書き込み時においては、一致回路
120 に格納された不良アドレスと入力されるアドレスが
一致した場合、該一致回路120 からの出力信号はロウア
ドレスバッファ101 および冗長ロウデコーダ130 に入力
され、ロウデコーダ102 を非選択状態にすると共に、冗
長ロウデコーダ130 を選択状態にする。これにより、欠
陥セルをアクセスする代わりに冗長セルをアクセスする
ことができる。消去時においては、消去制御信号Ｅが高
レベル“Ｈ”となり、コラムアドレスバッファ103,ロウ
アドレスバッファ101,ロウデコーダ102,一致回路120,お
よび，冗長ロウデコーダ130 に入力される。

【００２３】まず、セルアレイ中に欠陥セルトランジス
タ（欠陥セル）が存在しないとき（冗長していないと
き）は、上述したのと全く同様の動作をする。すなわ
ち、一致回路120 からの冗長制御信号ＲＥＤは、いずれ
の回路をも冗長動作させないような論理となっている。
次に、或るリード線上に欠陥セルが存在し、一致回路12
0 にその欠陥セルのアドレスが格納されている場合を考
える。本実施例では、全体のワード線数を２ⁿ本とし、
消去ブロックの大きさは２^m 本のワード線で構成され、
また、２^k 本のスペアワード線を備えた構成を例にして
いる。書き込み時および読み出し時を考えると、一致回
路120 中の不良アドレス格納用メモリ素子のビットの必
要数はｎ−ｋ個となり、また、消去ブロック中のワード
線の数は２^m 本なので消去ブロックを選択するためには
ｎ−ｍ個のアドレスのビット数が必要となる。消去時に
おいては、或る２^m 本で構成されるワード線ブロックを
選択するためｎ−ｍ個のワード線ブロック選択アドレス
が入力されることになる。この入力アドレスは、一致回
路120 に格納されたｎ−ｋ個のアドレスビットのうちｎ
−ｍ個の上位からのアドレスと比較され、もし、この入
力アドレスと格納されているｎ−ｍ個のアドレスが一致
したとすると、欠陥を含む２^k 本のワード線ブロックが
その消去ブロック中に存在することを示す。

【００２４】上記した２^m 本で構成されるワード線ブロ
ック中で、欠陥を含んだ２^k 本で構成されるワード線ブ
ロックを示すアドレス情報は、一致回路120 に格納され
たアドレス情報のうちｍ−ｋ個で示される残りのビット
で示されることになる。すなわち、本実施例の半導体記
憶装置は、ｍ−ｋ個のアドレスで指定される２^m 本のワ
ード線ブロック中の２^k 本で構成されるワード線ブロッ
クを、ロウデコーダ102 により非選択とすると共に、ｎ
−ｍ個のアドレスが一致した場合に、消去時には、冗長
ロウデコーダ130 を選択して２^m 本で構成される消去ブ
ロックの内の２ ^k 本単位で構成したワード線ブロックの
消去冗長を行うことができるようになっている。

【００２５】図１２は図１の半導体記憶装置におけるロ
ウアドレスバッファ101 の一例を示す回路図、図１３は
ロウデコーダ102 の一例の要部を示す回路図、そして、
図１４は一致回路120 の一例を示す回路図である。図１
２に示されるように、全体でｎ個のロウアドレスバッフ
ァ101 の内、下位のｍ個には消去制御信号Ｅが入力さ
れ、これにより、２^m 本のワード線が消去時に全選択さ
れることになる。ここで、上記ｍ個のアドレスバッファ
の内のいずれか一つには冗長制御信号ＲＥＤが入力さ
れ、これにより、書き込み時および読み出し時におい
て、冗長制御信号ＲＥＤが高レベル“Ｈ”のとき（不良
アドレスと入力アドレスが一致したとき）ワード線ＷＬ
を非選択とするようになっている。

【００２６】ここで、冗長制御信号ＲＥＤは、図１４に
示す一致回路120 の出力信号であり、この一致回路120
は、２^k 本のワード線ブロックを２ⁿ 本のワード線中か
ら選択するために必要なアドレス記憶用ヒューズと、冗
長使用の信号を記憶するヒューズ（ＲＵＳＥ）を備えて
いる。そして、消去時以外は、消去制御信号Ｅが低レベ
ル“Ｌ”なので、全てのヒューズの情報と入力アドレス
が一致しないと冗長制御信号ＲＥＤは高レベル“Ｈ”と
はならないが、消去のときは、アドレス A_RBm＋１〜 A
_RBn （すなわち上位ｎ−ｍ個のアドレス）が一致するだ
けで冗長制御信号ＲＥＤが高レベル“Ｈ”となる。ま
た、アドレス A_RBk+1 〜 A_RBm （ｍ−ｋ個のアドレス）
のヒューズのデータは直接外部にとり出され、図１２に
示すナンドゲートに入力される。これにより２^m 本中の
ワード線のうち２^k 本のワード線で構成されるブロック
を非選択とすることができる。また、同時に、冗長制御
信号ＲＥＤは冗長用ロウデコーダに入力され、スペアワ
ード線を選択するため２^m 本のワード線で構成される消
去ブロック中の２^k 本で構成される任意のワード線ブロ
ックを冗長することが可能となる。

【００２７】ところで、フラッシュメモリにおいては、
過剰消去による不良で歩留りを下げることがよくある。
上述した半導体記憶装置の構成では、ビット線がスペア
セルとリアルセルで共通となっているため、スペアセル
で過剰消去セルを置き換えただけでは、冗長救済するこ
とはできない。具体的に、例えば、図１１においてメモ
リセル（セルトランジスタ）ＭＣ₁₁が過剰消去セルとす
ると、該過剰消去セルＭＣ₁₁を冗長セルＭＣＲ₁₁で置き
換えた場合、ワード線ＷＬ₁ を低レベル“Ｌ”にしても
過剰消去セルＭＣ₁₁が電流を流すため、このビット線Ｂ
Ｌ₁ 上に存在するセルのデータ（データ“０”）を正常
に読み出すことはできないからである。しかしながら、
この問題は、過剰消去セルを冗長する前に、そのセルに
データ“０”を書き込み、すなわち、フローティングゲ
ートへ電子を注入し、その後に冗長を行なえば容易に解
決することができる。

【００２８】過剰消去されたセルにおいては、フローテ
ィングゲートが正に帯電しているために、図１０に示す
セルの書き込み特性曲線において、Ａ点の電流がさらに
増すことになり、書き込みがおこなえないことになる。
これを解決するには、書き込み時にゲートレベルを制御
してＡ点付近のセルトランジスタの電流が書き込み回路
106 のロードカーブを越えない状態を作るように制御す
る必要がある。これを実現するには、書き込み時にワー
ド線ＷＬを連続パルス状に動作させることで容易に行な
うことができる。すなわち、ワード線ＷＬを連続パルス
的に動作させた場合、図１０の書き込み特性曲線におい
ては、ワード線ＷＬが低レベル“Ｌ”から高レベル
“Ｈ”へ、或いは、高レベル“Ｈ”から低レベル“Ｌ”
への遷移中に、必ず曲線Ｃ（図１０中の破線の特性曲
線）を実現することができ、フローティングゲートの状
態がいかなる場合においても書き込みが可能となる。

【００２９】図１５は図１の半導体記憶装置におけるロ
ウデコーダ102 の一例の要部を示す回路図であり、図５
を参照して説明した関連技術の半導体記憶装置のロウデ
コーダ112 における入力部Ｂに対応する回路構成を示す
図である。ここで、図１５のノアゲートの入力に供給さ
れる信号φＷは、図１６に示すパルス状の波形とされて
いる。これにより、図５中のノードＮ₂ の電位を零ボル
トと書き込み電位との間で連続的に振幅させることがで
き、ワード線ＷＬに連続パルスを与えることが可能とな
る。ここで、書き込み処理および消去処理は、ベリファ
イを行いながら実行するのが一般的であり、また、これ
らのベリファイは、ベリファイ電圧をワード線に印加し
てデータを読み出すことによって実行するのが一般的で
ある。また、ベリファイ電圧は、デバイスの周囲環境が
変化（電源電圧等が変化）しても一定であることが望ま
しいが、そのためには、デバイスの基準電位（Ｖss）を
基準にして昇圧により作成するのが有効である。尚、パ
ルスを与える以外にも、ワード線に対して中間電圧を生
成する回路を用いてもよい。

【００３０】図１７は図１の半導体記憶装置におけるベ
リファイ電圧発生回路150 の一例を示す回路図であり、
図５に示すロウデコーダ回路112(102)中のノードＮ₁ に
印加するベリファイ電圧を発生するための回路である。
図１７に示されるように、ベリファイ電圧発生回路150
は、クランプ回路151,発振回路152,および, 昇圧回路15
3 より構成されている。クランプ回路151 において、ト
ランジスタＴ₁₃, Ｔ₁₄はクランプ電圧を決定する回路で
ありＰチャネル型およびＮチャネル型のＭＯＳトランジ
スタが直列にダイオード接続されている。ここで、ＣＭ
ＯＳプロセスにおいて、各チャネル領域の作成は同一工
程で行なわれるため、各トランジスタにおけるしきい値
のずれは相補的に打ち消され、その結果、安定したクラ
ンプ電圧が得られることになる。

【００３１】トランジスタＴ₁₅は、しきい値が〜零ボル
トのＮチャネル型ＭＯＳトランジスタであり、発振回路
152 に対してクランプ電圧を供給するようになってい
る。また、昇圧回路153 は、低電源電圧（接地電圧）Ｖ
ssを基準に動作し、これにより、ベリファイ電圧（ノー
ドＮ₁ の電位）は、電源電圧に左右されずに安定した値
とすることができる。さらに、消去ベリファイおよび書
き込みベリファイは、その電圧値が異なるが、これは、
クランプ回路151 のトランジスタの段数（Ｔ₁₃,Ｔ₁₄;
……）を変えれば容易に所定の電位のクランプ電圧を発
生することができる。ここで、参照符号Ｖ_R は、ベリフ
ァイ時に高レベル“Ｈ”となる信号である。尚、各ベリ
ファイは、センスアンプの判定電流を変化させることで
も実現することができる。

【００３２】図１８は図１の半導体記憶装置におけるセ
ンスアンプ107 の一例を示す回路図である。同図に示さ
れるように、センスアンプ107 は、ロード用トランジス
タとしてＰチャネル型トランジスタＴ_L1, Ｔ_L2を備えて
いる。ここで、各トランジスタの電流供給能力は、Ｔ_L1
＞Ｔ_L2の関係にある。また、フラッシュメモリの読み出
しモードには、消去ベリファイ, 通常読み出し, およ
び，書き込みベリファイの３つのモードがある。そし
て、これら３つのモードにおけるロードトランジスタ
（トータル）の大きさは、消去ベリファイ＞通常リード
＞書き込みベリファイの関係が必要となる。尚、図１８
の回路における上記の関係は、消去ベリファイ時：Ｖ_R1
＝Ｖ_R2＝“Ｌ”、通常リード時：Ｖ_R1＝“Ｌ",Ｖ_R2＝
“Ｈ”、書き込みベリファイ時：Ｖ_R1＝“Ｈ",Ｖ_R2＝
“Ｌ”として実現できる。

【００３３】図１９は図１８のセンスアンプに供給する
制御信号Ｖ_R1, Ｖ_R2を作成する論理回路の一例を示す回
路図である。同図において、参照符号Ｗｖは書き込みベ
リファイ信号、Ｅｖは消去ベリファイ信号を示してい
る。本構成を採用した場合には、ベリファイ電圧の発生
に必要なロウデコーダの電源回路を簡略化することがで
きるという利点がある。このように、本構成によれば、
ロードコントロール用の論理回路を追加することによ
り、フラッシュメモリにおける消去ベリファイに適用す
ることが可能となる。

【００３４】次に、図２０〜図２８を参照して本発明に
係る半導体記憶装置の第２の形態を説明する。図２０は
本発明に係る半導体記憶装置の第２の形態に対応する従
来の半導体記憶装置における冗長回路210 の一例を示す
ブロック回路図である。同図において、参照符号211 は
ヒューズを示し、不良アドレスを記憶させるための素子
（欠陥アドレス指定手段）であり、切断しているかどう
かでアドレスの高レベル“Ｈ”または低レベル“Ｌ”を
記憶させるようになっている。また、参照符号214 はア
ドレス比較回路を示し、ヒューズ211 の情報と外部入力
アドレスが一致しているかどうかを比較判別するもので
あり、一致すると、例えば、アドレス一致信号を高レベ
ル“Ｈ”とするようになっている。

【００３５】図２１は図２０に示す従来の冗長回路の構
成例を示す図である。同図に示す冗長回路2100の構成例
においては、図２０に示す冗長回路210 を複数個設け、
それらの出力をナンドゲートおよびインバータを介して
出力することにより冗長信号を作成するようになってい
る。そして、各入力アドレスが全ての冗長回路210 にお
けるヒューズ(211) の情報と一致する場合にだけ、冗長
信号を高レベル“Ｈ”とし冗長セルのデータを読み出す
ようになっている。

【００３６】図２２は図２１に示す従来の冗長回路2100
を使用した半導体記憶装置の一例を示すブロック図であ
る。同図に示す半導体記憶装置全体の構成図において、
冗長回路2100から冗長信号が出ると、リアルセル選択回
路217 によりリアルセル218の読み出しが禁止され、代
わりに冗長セル選択回路215 により冗長セル216 の読み
出しが行われる。これにより、欠陥のあるリアルセル部
分を冗長用セルで置き換えるようになっている。ここ
で、図２２において、参照符号219 は、冗長セル216 ま
たはリアルセル218 の選択されたセルトランジスタ（メ
モリセル）のデータを読み出すデータ読み出し回路を示
している。

【００３７】上述した従来の方法では、ヒューズ１つに
対してアドレス比較回路が１つ必要になるため、多数の
欠陥部分を置き換えるには、その置き換え数だけのヒュ
ーズおよびアドレス比較回路が必要となる。その結果、
従来の冗長回路では、チップ面積の増大を引き起こすと
共に、コストアップにもなっている。このように、半導
体記憶装置における従来の冗長方式では、回路数の増加
から、置き換え数が増加した場合にチップ面積が増加
し、また、コストアップにも繋がるという解決すべき課
題がある。

【００３８】図２３は本発明に係る半導体記憶装置の第
２の形態における冗長回路の一実施例を示すブロック回
路図である。同図から明らかなように、本実施例の冗長
回路200 においては、図２０の冗長回路210 におけるヒ
ューズ211 として、トランジスタＴ_A およびヒューズ20
1Aと、トランジスタＴ_B およびヒューズ201Bとを設け、
外部入力アドレスＡn (/Ａn:アドレスＡn の反転信号)
の論理によりヒューズ201A,201B が選択されるようにな
っている。ここで、アドレスＡn (/Ａn)は、複数のブロ
ックに分割されたリアルセルを選択するブロック選択ア
ドレスを示す上位アドレスを示している。このように、
本実施例の冗長回路200 によれば、１つのアドレス比較
回路214 を２つのヒューズ201A,201B で共用することに
よって、全体としてのアドレス比較回路214 の数を削減
し、チップ面積の増大およびコストアップを抑えるよう
になっている。

【００３９】図２４は図２３に示す本発明の冗長回路が
適用される半導体記憶装置におけるリアルセル208 およ
び冗長セル206 の構成を示す図である。同図に示される
ように、リアルセル208 は、例えば、ブロック選択アド
レスＡn が低レベル“Ｌ”で選択される第１のリアルセ
ルブロック208A, および, ブロック選択アドレスＡnが
高レベル“Ｈ”(/Ａn が低レベル“Ｌ")で選択される第
２のリアルセルブロック208Bにより構成されている。ま
た、冗長セル206 も、例えば、第１のリアルセルブロッ
ク208Aを冗長するための第１の冗長セルブロック206A,
および, 第２のリアルセルブロック208Bを冗長するため
の第２の冗長セルブロック206Bにより構成されている。
これにより、分割されたリアルセルのブロック206A,206
B に共通なアドレス（例えば、Ａ_n-1,Ａ_n-2,…) が欠陥
セルを含んでいる場合には、ブロックアドレスＡn の論
理により指定されたブロックにおいて、欠陥を含むリア
ルセルの所定範囲を冗長セルに置き換えるようになって
いる。

【００４０】図２５は図２３に示す本発明の冗長回路を
使用した半導体記憶装置の一例を示すブロック図であ
る。同図に示す半導体記憶装置全体の構成図において、
冗長回路200 から冗長信号が出ると、リアルセル選択回
路207 によりリアルセル208 の読み出しが禁止され、代
わりに冗長セル選択回路205 により冗長セル206 の読み
出しが行われる。ここで、図２２および図２４の半導体
記憶装置のブロック図の比較から明らかなように、本実
施例の半導体記憶装置においては、アドレス入力（ブロ
ック選択アドレスＡn)が冗長セル選択回路205 にも供給
され、冗長回路200 におけるアドレスＡn の論理により
選択されるヒューズ201A,201B に対応した冗長セル206
A,206B を選択するようになっている。すなわち、冗長
セル選択回路205 には、ブロックアドレスＡn が入力さ
れ、該ブロックアドレスＡn により選択されるリアルセ
ルブロック208A,208B に対応した冗長セル206A,206B を
選択して冗長処理を行うようになっている。尚、図２４
において、参照符号209 は、冗長セル206 またはリアル
セル208 の選択されたセル（メモリセル）のデータを読
み出すデータ読み出し回路を示している。

【００４１】以上により、複数の冗長セル206A,20Bに対
してアドレス比較回路204 を共通に使用して、図２２に
示す従来の半導体記憶装置と同様に、欠陥のあるリアル
セル部分を冗長用セルで置き換えることができる。ここ
で、以上の説明では、１ビットのブロック選択アドレス
Ａn が２分割されたリアルセルの一方を選択するように
構成されているが、例えば、２ビットのブロック選択ア
ドレスＡn,Ａ_n-1 により４分割されたリアルセルの一つ
を選択すると共に、４分割された冗長セルの一つを選択
するように構成してもよい。

【００４２】図２６は本発明に係る半導体記憶装置の第
２の形態における冗長回路の他の実施例200'を示すブロ
ック回路図である。同図において、参照符号220 はセル
選択回路,221,223は冗長情報記憶用セルアレイ,222,224
は読み出し回路を示している。図２６に示されるよう
に、本実施例の冗長回路200'は、２組みの冗長情報記憶
用セルアレイ221,223 および読み出し回路222,224 を備
えている。

【００４３】冗長情報記憶用セルアレイ221,223 は、例
えば、ＥＰＲＯＭ等の複数の不揮発性メモリセルトラン
ジスタで構成され、外部からの入力アドレスにおいて欠
陥のあるアドレスにデータを書き込むために使用されて
いる。セル選択回路220 は、冗長情報記憶用セルアレイ
221,223 をアドレス入力により選択するようになってい
る。読み出し回路222,224 の出力は、アンドゲート225
A,225B,225C,225D およびインバータ226A,226B を介し
て、４つの冗長信号として出力されるようになってい
る。ここで、本実施例では、２つの冗長情報記憶用セル
アレイ221,223 から２ビット並列にデータを読み出すよ
うになっており、４個所の欠陥部分に対して冗長セルへ
の置き換えを行えるようになっているが、３ビット以上
のデータを並列に読み出すように構成することができる
のはいうまでもない。

【００４４】図２７は本発明に係る半導体記憶装置の第
２の形態における冗長回路のさらに他の実施例200"を示
すブロック回路図であり、図２８は図２７に示す本発明
の冗長回路を使用した半導体記憶装置の一例を示すブロ
ック図である。図２６に示す冗長回路200'では、複数ビ
ット（２ビット）を並列に読み出す方式を示したが、単
一ビットのみを読み出し、リアルセル208 における複数
の欠陥部分を冗長セル206 で置き換えることもできる。

【００４５】図２７に示す冗長回路200"では、アドレス
入力により単一ビットを読み出し、その論理により冗長
信号を出力するようになっている。そして、図２８は、
図２７に示す冗長回路200"を使用した半導体記憶装置の
構成を示す。ここで、冗長セル選択回路205'およびリア
ルセル選択回路207'には、冗長回路200"から冗長信号が
供給されると共に、アドレス入力の一部（リアルセルの
ブロック選択アドレスＡn)が供給されている。これによ
り、複数の冗長セルの内、どの冗長セルを使用してリア
ルセルの冗長を行うかが決定される。

【００４６】次に、図２９〜図３２を参照して本発明に
係る半導体記憶装置の第３の形態を説明する。ところ
で、近年、電気的に情報の書き込み／消去が可能な不揮
発性半導体記憶装置、特に、フラッシュメモリと呼ばれ
るものにおいて、書き込み若しくは消去を内部アルゴリ
ズムによって自動的に行なうモードを有するものが提案
されている。

【００４７】このような、フラッシュメモリにおいて、
書き込み（或いは、消去）は、まず、書き込みパルスを
印加してから読み出し処理（ベリファイ）を行ない、こ
の読み出し処理で十分な書き込み深さに達していなけれ
ば、再度書き込みパルスを印加するということを繰り返
し行なう方法が適用されている。そして、上記書き込み
パルスの最大印加回数（ベリファイの回数）を仕様上規
定しており、この制御は全て外部から制御されるように
なっている。

【００４８】また、最近のフラッシュメモリでは、この
アルゴリズムを内部にもたせて自動的に書き込み若しく
は消去を行なわせるものが提案されている。この自動的
に書き込みや消去を行う方法ではユーザに対して、その
最大書き込み（消去）時間を提示するようになってい
る。しかし、例えば、半導体記憶装置（フラッシュメモ
リ）出荷試験において、最大時間だけでは、書き換え回
数の増大による書き換え回数の劣化に対する保証ができ
ず、出荷試験を通過した半導体記憶装置がユーザ側で不
良になってしまう可能性がある。

【００４９】そこで、本発明に係る半導体記憶装置の第
３の形態は、ユーザ側での最大回数とは別に、製造側で
の試験（例えば、出荷試験）時には、劣化による書き換
え時間の増大を見込んだ最大回数で試験することによっ
て、ユーザ側での最大回数を保証することを目的とす
る。図２９は本発明に係る半導体記憶装置の第３の形態
における基礎となる内部書き込みアルゴリズムの一例を
示すフローチャートである。

【００５０】まず、書き込み処理が開始されると、ステ
ップＳ301 において、書き込みパルスが印加され、さら
に、ステップＳ302 に進んで、ベリファイを行う。すな
わち、ステップＳ302 において、読み出しが行われて、
十分な書き込み深さに達しているかどうかが判別され
る。このステップＳ302 において、十分な書き込み深さ
に達していると判別されると、書き込み処理は終了し、
また、十分な書き込み深さに達していないと判別される
と、ステップＳ303 に進んで、パルス回数がＮに達した
かどうかが判別される。すなわち、ステップＳ303 にお
いて、ベリファイの回数が予め定められたＮに達したか
どうかが判別され、Ｎに達していなければ、ステップ30
1 およびステップＳ302 の処理を繰り返し、また、Ｎに
達していれば、書き込み失敗となる。すなわち、書き込
みパルスをＮ回印加してもセルトランジスタに対する十
分な書き込み処理が行えないことになる。

【００５１】本発明の第３の形態においては、例えば、
書き込みパルスの最大パルス印加回数を通常のＮよりも
少ない数のｎにより出荷試験を行い、通常よりも厳しい
条件により出荷試験を行うようになっている。このよう
に、本発明の第３の形態によれば、劣化による書き換え
時間の増大を見込んだ最大回数ｎ（ｎ＜Ｎ）により出荷
試験を行うことによって、ユーザ側での最大回数Ｎを保
証することができる。

【００５２】図３０は本発明の半導体記憶装置の第３の
形態の一実施例を示すブロック図である。同図におい
て、参照符号311 は書き込み制御回路,312は書き込みパ
ルス発生回路,313はセルアレイ,314はパルスカウンタ,3
15はスイッチ部,316は停止信号発生回路, そして,317は
高電圧検出回路を示している。書き込み制御回路311
は、外部制御信号および書き込み停止信号を受け取り、
書き込みパルス発生回路312 を制御してセルアレイ313
の各セルトランジスタへの書き込み処理を行うようにな
っている。書き込みパルス発生回路312 の出力（書き込
みパルス）は、セルアレイ313 に供給されると共に、パ
ルスカウンタ314に供給され、印加された書き込みパル
スの回数（ベリファイの回数）をカウントするようにな
っている。尚、パルスカウンタ314 は、容易にカウント
数を加えられるように、ナンド回路の入力に対して直接
入力する配線と、インバータの出力の配線を予め作り込
んでおき、製造工程においてナンド回路とそれらの配線
を選択的に接続してもよい。

【００５３】スイッチ部315 は、通常の最大パルス印加
回数Ｎと、例えば、出荷試験時の最大パルス印加回数ｎ
（ｎ＞Ｎ）とを切り替えるようになっており、また、停
止信号発生回路316 は、上記選択された最大パルス印加
回数Ｎまたはｎに応じて書き込み停止信号ＷＳを書き込
み制御回路311 に供給する。ここで、スイッチ部315の
切り替え動作は、高電圧検出回路317 から外部高電圧が
印加されているかどうかを検出して出力されるスイッチ
制御信号ＳＣに応じて行われる。

【００５４】図３１は図３０の半導体記憶装置における
要部の回路例を示す図であり、図３２は図３１の回路の
動作を説明するためのタイミング図である。ここで、図
３１および図３２において、参照符号QC0iはパルスカウ
ントの各段数出力を表わしている。図３１および図３２
に示されるように、通常の最大パルス印加回数Ｎに対応
するストップ信号ＷＳ(N) は、パルスカウント出力QCO
2,QCO3,QCO4から作成され、また、例えば、出荷試験時
の最大パルス印加回数ｎに対応するストップ信号ＷＳ
(n) は、パルスカウント出力QCO0,QCO1,QCO2から作成さ
れるようになっている。ここで、高電圧検出回路(EWCMG
N)317 の出力（スイッチ制御信号) ＳＣが低レベル
“Ｌ”のとき、すなわち、高電圧が印加されていないと
き、通常の最大パルス印加回数Ｎに対応するストップ信
号ＷＳ(N) がパルス信号QCO0の２１回目のタイミングで
出力される。逆に、高電圧検出回路317 の出力ＳＣが高
レベル“Ｈ”のとき、すなわち、所定の端子に対して高
電圧が印加されているとき、例えば、出荷試験時の最大
パルス印加回数ｎに対応するストップ信号ＷＳ(n) がパ
ルス信号QCO0の４回目のタイミングで出力される。

【００５５】以上の説明では、例えば、ストップ信号Ｗ
Ｓが出力されるまでの書き込みパルスの印加回数を通常
時（ユーザ使用時）と、出荷試験時とで変化させるよう
に構成したが、書き込みパルスの印加回数の代わりに、
書き込みパルスのパルス幅を変化させるように構成して
もよい。すなわち、例えば、出荷試験時には、書き込み
パルスのパルス幅を通常よりも厳しい条件となるように
短くするように構成してもよい。尚、この場合にも、例
えば、出荷試験時における書き込みパルスのパルス幅の
短縮は、所定の端子に対する高電圧の印加を検出して行
うようにしてもよい。さらに、以上の説明は、書き込み
処理について説明したが、消去処理についても同様であ
る。

【００５６】このように、本発明の半導体記憶装置の第
３の形態によれば、内部アルゴリズムにおけるメモリセ
ルに対する情報の書き込み若しくは消去の許容値を可変
にすることによって、例えば、出荷試験を通過した半導
体記憶装置がユーザ側で不良になることを防止すること
ができる。次に、図３３〜図３６を参照して本発明に係
る半導体記憶装置の第４の形態を説明する。

【００５７】図３３は本発明に係る半導体記憶装置の第
４の形態におけるメモリセル（ＭＣ ₀)を示し、電気的一
括消去型不揮発性半導体記憶装置（フラッシュメモリ）
におけるセルトランジスタ（メモリセルＭＣ₀)の動作を
説明するための図である。同図に示されるように、セル
トランジスタは、ソース−ドレイン間にどの領域とも絶
縁されたフローティングゲートＦＧが設けられ、該フロ
ーティングゲートＦＧの上にコントロールゲートＣＧを
形成して構成されている。

【００５８】まず、読み出し時には、ゲート電圧Ｖg を
電源電圧Ｖccとし、ドレイン電圧Ｖd をほぼ１ボルト程
度とし、そして、ソース電圧Ｖs をグランドレベルＶss
として、ドレイン電流が流れるか否かでセルトランジス
タに書き込まれているデータが“１”か“０”かを判別
する。また、書き込み時には、ドレイン領域ＤＤに印加
するドレイン電圧Ｖd を高電圧（通常、Ｖcc＜高電圧＜
Ｖpp）とし、コントロールゲートＣＧに印加するゲート
電圧Ｖg を書き込み用電圧Ｖpp（〜＋10ボルト程度) と
し、ソース領域ＳＳに印加するソース電圧Ｖs をグラン
ドレベルＶssとして、ドレイン端子(DD)からフローティ
ングゲート(FG)に電子を注入してデータ“０”を書き込
む。ここで、近年の書き込み用電圧の低電圧化に伴っ
て、書き込み用電圧を効率よくドレイン端子に印加する
必要性が強くなっている。

【００５９】図３４は本発明の半導体記憶装置の第４の
形態に対応する関連技術としての半導体記憶装置（フラ
ッシュメモリ）の一例を示すブロック回路図である。同
図において、参照符号411 はロウアドレスバッファ,412
はロウデコーダ,413はコラムアドレスバッファ,414はコ
ラムデコーダ,415はバッファ回路,416は書き込み電圧供
給用トランジスタ, 417 はセンスアンプ, そして,418は
バス線を示している。また、参照符号ＢＬはビット線,
ＷＬはワード線を示し、また、／ＷＤは書き込みデータ
（反転レベル）、Ｗは書き込み制御信号を示している。

【００６０】図３４に示す半導体記憶装置において、読
み出し時には、ロウアドレスおよびコラムアドレスによ
りワード線ＷＬおよびビット線ＢＬがそれぞれ一本ずつ
選択され、センスアンプ417 によりその選択されたメモ
リセルＭＣ₀(セルトランジスタ）が電流を流すか否かに
より、該選択されたセルトランジスタに書き込まれてい
る内容がデータ“１”或いはデータ“０”かを判別して
出力する。

【００６１】データ書き込み時には、書き込み制御信号
Ｗにより、各ワード線およびビット線の選択信号が書き
込み用電圧Ｖppとされる。このとき、書き込みデータ／
ＷＤが入力されるとトランジスタ416 がオンして、バス
線418(セルトランジスタMC₀のドレイン端子）に対して
書き込み用電圧Ｖpp（トランジスタ416 の閾値電圧分だ
け低い電圧）が印加される。ここで、図３４に示すフラ
ッシュメモリ（半導体記憶装置）においては、例えば、
書き込み用電圧Ｖppとして十分に高い電圧を使用するこ
とが可能だったので、書き込み電圧供給用トランジスタ
416 は、Ｎチャネル型ＭＯＳトランジスタで構成するこ
とができた。すなわち、書き込み電圧供給用トランジス
タ416 としてＮチャネル型ＭＯＳトランジスタを使用す
ると、書き込み用電圧Ｖppは、該Ｎチャネル型ＭＯＳト
ランジスタの閾値電圧分だけ低くなってセルトランジス
タMC₀ のドレインに印加されることになる。

【００６２】ところで、近年、フラッシュメモリを使用
する場合にも、例えば、５ボルト単一電源化の要求に応
じて、書き込み用電圧を低電圧化する必要が生じてい
る。このように、例えば、５ボルト単一電源によりフラ
ッシュメモリを駆動する場合には、書き込み電圧供給用
トランジスタ416 の閾値電圧により供給電圧が書き込み
用電圧Ｖppよりも低下して効率のよい書き込み用電圧の
ドレイン端子への供給が難しくなる。

【００６３】本発明に係る半導体記憶装置の第４の形態
は、書き込み電圧供給用トランジスタでの閾値電圧によ
る書き込みドレイン電圧の低下を防止することによっ
て、書き込み用電圧の低電圧化においても良好なデータ
の書き込みを実現することを目的とする。図３５は本発
明の半導体記憶装置の第４の形態の一実施例を示すブロ
ック回路図である。図３４に示す関連技術としての半導
体記憶装置との比較から明らかなように、本実施例の半
導体記憶装置においては、書き込み電圧供給用トランジ
スタをＰチャネル型ＭＯＳトランジスタ406 で構成し、
バッファ回路405 に供給する書き込みデータを正論理の
信号ＷＤとしている。ここで、図３５に示す本実施例の
ロウアドレスバッファ401,ロウデコーダ402,コラムアド
レスバッファ403,コラムデコーダ404,および, バッファ
回路405 は、図３４に示す関連技術のロウアドレスバッ
ファ411,ロウデコーダ412,コラムアドレスバッファ413,
コラムデコーダ414,および, バッファ回路415 に対応し
ている。尚、参照符号ＢＬはビット線, ＷＬはワード
線, そして, Ｗは書き込み制御信号を示している。

【００６４】図３５に示す半導体記憶装置において、読
み出し時には、ロウアドレスおよびコラムアドレスによ
りワード線ＷＬおよびビット線ＢＬがそれぞれ一本ずつ
選択され、センスアンプ407 によりその選択されたメモ
リセルＭＣ₀(セルトランジスタ）が電流を流すか否かに
より、該選択されたセルトランジスタに書き込まれてい
る内容がデータ“１”或いはデータ“０”かを判別して
出力する。

【００６５】データ書き込み時には、書き込み制御信号
Ｗにより、各ワード線およびビット線の選択信号が書き
込み用電圧Ｖppとされる。このとき、書き込みデータＷ
Ｄは、バッファ回路405 により書き込み用電圧Ｖppのレ
ベルの信号に変換される。そして、書き込み電圧供給用
トランジスタ406 のゲート信号が低レベル“Ｌ”になる
と、該トランジスタ406 がオンして書き込み用電圧Ｖpp
がバス線408 に供給される。ここで、図３５に示す本実
施例のフラッシュメモリ（半導体記憶装置）において
は、書き込み電圧供給用トランジスタ406 がＰチャネル
型ＭＯＳトランジスタで構成されているので、該トラン
ジスタ406 のソースに印加される書き込み用電圧Ｖpp
は、該トランジスタ406 の閾値電圧分だけ電圧降下され
ることなく、バス線408 の電位を書き込み用電圧Ｖpp付
近まで上昇させることができ、セルトランジスタMC₀ の
ドレイン端子に対して効率よく書き込み用電圧Ｖppを印
加させることができる。従って、例えば、フラッシュメ
モリを５ボルト単一電源で使用する場合にも、低電圧化
された書き込み用電圧Ｖppを使用して有効にデータの書
き込み処理を行なうことが可能となる。

【００６６】図３６は本発明の半導体記憶装置の第４の
形態の他の実施例の要部を示す回路図であり、図３４に
示す関連技術の半導体記憶装置における書き込み電圧供
給用トランジスタおよびバッファ回路に対応する部分を
示す回路図である。図３６に示されるように、本実施例
においては、書き込み電圧供給用トランジスタ426 を、
図３４に示す関連技術の半導体記憶装置と同様に、Ｎチ
ャネル型ＭＯＳトランジスタで構成している。しかし、
図３４に示す関連技術の半導体記憶装置におけるバッフ
ァ回路417 を、Ｎチャネル型ＭＯＳトランジスタ4251,4
252,4253, インバータ4255,4256,4257, および, 容量42
53によるブートストラップ回路で構成するようになって
いる。ここで、図３６に示すブートストラップ回路は、
書き込みデータＷＤが高レベル“Ｈ”から低レベル
“Ｌ”へ変化すると、トランジスタ4251のゲートは高レ
ベル“Ｈ”となり、その後、トランジスタ4252のゲート
は低レベル“Ｌ”となることによりノードＮ₄₀の電位が
上昇する。このとき、容量4253によりトランジスタ4251
のゲートはさらに昇圧され、最終的には、約Ｖpp＋Ｖcc
のレベルまで上昇することになる。この電位を書き込み
電圧供給用トランジスタ426 のゲートに印加すれば、バ
ス線(418) の電位はほぼ書き込み用電圧Ｖppまで上昇す
ることになる。

【００６７】これにより、Ｎチャネル型ＭＯＳトランジ
スタで構成した書き込み電圧供給用トランジスタ426 の
ゲートに対して、書き込み用電圧Ｖpp以上に昇圧された
データ信号を印加し、バス線に対して書き込み用電圧Ｖ
ppと同等の電圧を供給して低電圧化された書き込み用電
圧Ｖppを使用して有効にデータの書き込み処理を行なう
ことが可能となる。

【００６８】上述したように、本発明の半導体記憶装置
の第４の形態によれば、書き込み電圧供給用トランジス
タでの閾値電圧による書き込みドレイン電圧の低下を防
止することによって、書き込み電圧の低電圧化において
も良好なデータの書き込みを実現することができる。

【００６９】次に、図３７〜図４５を参照して本発明に
係る半導体記憶装置の第５の形態を説明する。図３７は
本発明に係る半導体記憶装置の第５の形態に対応する従
来の半導体記憶装置（フラッシュメモリ）の一例を示す
ブロック回路図である。同図において、参照符号512 は
ロウデコーダ,514はコラムデコーダ,517はセンスアン
プ, そして,519はソース電源回路を示している。また、
参照符号ＭＣはＮチャネル型ＭＩＳトランジスタで構成
されたメモリセルトランジスタ（メモリセル),ＷＬはワ
ード線，ＢＬはビット線，そして，ＳＬはソース線を示
している。ここで、ソース電源回路519 は、ソース線Ｓ
Ｌを介してメモリセルアレイにおける各メモリセルトラ
ンジスタのソースに接続され、電気的に一括消去を行え
るようになっている。また、メモリセルＭＣは図３３に
示すものと同様である。

【００７０】図３８は図３７の半導体記憶装置における
ロウデコーダ512 の構成を示す回路図、図３９はコラム
デコーダ514 の構成を示す回路図、そして、図４０はコ
ラムデコーダ514 におけるビット線トランスファーゲー
ト5145の構成を示す回路図である。図３８に示されるよ
うに、ロウデコーダ512 は、電源回路5121, ロウアドレ
スが供給されるゲートＲＧ₁ 〜ＲＧn,該ゲートＲＧ₁ 〜
ＲＧn と電源回路5121との間に設けられたトランジスタ
5122, および, 電源回路5121と低電位電源Ｖss（グラン
ドレベルGND:０ボルト）との間に設けられワード線ＷＬ
のレベルを制御するインバータ（トランジスタ5123,512
4)を備えている。これにより、例えば、入力されるロウ
アドレスが全て高レベル“Ｈ”となってゲートＲＧ₁ 〜
ＲＧn がオンするアドレスに対応したワード線（選択ワ
ード線）ＷＬには、トランジスタ5123を介して電源回路
5121の出力（Ｖcc) を印加し、他の非選択ワード線ＷＬ
には、トランジスタ5124を介して低電位電圧（Ｖss：０
ボルト）を印加するようになっている。

【００７１】図３９に示されるように、コラムデコーダ
514 は、電源回路5141, コラムアドレスが供給されるゲ
ートＣＧ₁ 〜ＣＧm,該ゲートＣＧ₁ 〜ＣＧm と電源回路
5141との間に設けられたトランジスタ5142, ビット線ト
ランスファーゲート5145, および, 電源回路5121と低電
位電源Ｖssとの間に設けられビット線トランスファーゲ
ート5145を制御するインバータ（トランジスタ5143,514
4)を備えている。これにより、例えば、入力されるコラ
ムアドレスが全て高レベル“Ｈ”となってゲートＣＧ₁
〜ＣＧm がオンするアドレスに対応したビット線（選択
ビット線）ＢＬをセンスアンプ517 に接続するようにな
っている。

【００７２】ここで、図４０に示されるように、複数の
ビット線トランスファーゲート51451 〜5145m がバス線
(BUS) を介して１つのセンスアンプ517 に接続され、ビ
ット線トランスファーゲート51451 〜5145m における選
択された１つのビット線（選択ビット線）だけがセンス
アンプ517 に接続されるようになっている。そして、上
述した選択ワード線と選択ビット線との交点に一するメ
モリセルＭＣの内容がセンスアンプ517 を介して出力さ
れるようになっている。

【００７３】ところで、フラッシュメモリは、電気的に
全ビットの一括消去が可能であり、一括消去を行う際に
は回路技術上の簡便さから一般的に全てのセルトランジ
スタ（メモリセルＭＣ）に対して同時に同様の消去動作
を行う。そして、この消去動作は、全てのセルトランジ
スタが消去されるまで繰り返される。しかしながら、セ
ルアレイ中には統計的な理由により、比較的消去が容易
なセルトランジスタおよび比較的消去が困難なセルトラ
ンジスタが混在している。そのため、上述したような方
法で全ビットの一括消去を行うと、消去が容易なセルト
ランジスタと消去が困難なセルトランジスタの特性的な
差が非常に大きい場合、消去が容易なセルトランジスタ
に対する消去動作が必要以上になされてしまう。ここ
で、セルトランジスタの特性的な差は、ウエハープロセ
ス的なゆらぎや、長時間にわたる書き込み／消去の繰り
返しによるストレス等により、比較的容易に出現し得
る。

【００７４】また、フラシュメモリのセルトランジスタ
に対する書き込みおよび消去動作は、通常、セルトラン
ジスタのフローティングゲートに対する電荷の注入およ
び放出により行われる。そのため、上述したような必要
以上に消去動作のなされたメモリセルＭＣは、見掛け
上、書き込まれた際とは逆の極性の電荷がフローティン
グゲートに注入される（フローティングゲートが正に帯
電する）ことになる。このような状態を過剰消去（オー
バーイレース）の状態と呼ぶ。

【００７５】さて、不揮発性半導体記憶装置（フラッシ
ュメモリ）の場合、一般的に、セルアレイはＮＯＲ型と
呼ばれる構成を取っている。このＮＯＲ型の不揮発性半
導体記憶装置において、セルトランジスタ（Ｎチャネル
型ＭＩＳトランジスタ）のドレインは、ビット線毎に共
通接続され、一様にバイアスを与えた状態で、選択する
セルトランジスタのゲートにだけバイアス（正の電圧）
を与え、且つ、非選択のセルトランジスタのゲートには
バイアスを与えない（０ボルト）ことより、所定のセル
トランジスタ（メモリセル）を選択するようになってい
る。尚、全てのセルトランジスタのソースはソース電源
回路519 を介して接地されている。ここで、セルトラン
ジスタは、エンハンスメント型のＭＩＳトランジスタ
（Ｎチャネル型ＭＩＳトランジスタ）を用いるため、非
選択のセルトランジスタは電流を流さず、選択されたセ
ルトランジスタのみがフローティングゲート中の電荷の
量に応じて電流を流したり或いは流さなかったりする。
この選択されたセルトランジスタを流れる電流に応じて
データ“０”およびデータ“１”が割り当てられるよう
になっている。

【００７６】フラッシュメモリにおいては、エンハンス
メント型のセルトランジスタに対して上述した過剰消去
が生じると、セルトランジスタは見掛け上デプリション
型に特性が変じてしまう。そして、ＮＯＲ型のセルアレ
イを用いた場合、非選択のセルトランジスタはゲートに
バイアスを与えない状態では電流を流さないようにして
いるが、過剰消去が生じたセルトランジスタは見掛け上
デプリション型の特性を示すため、非選択のセルトラン
ジスタであっても電流を流してしまう。このため、例
え、選択されたセルトランジスタが電流を流さない状態
であっても、過剰消去の非選択のセルトランジスタが電
流を流すため、データ“０”とデータ“１”とが誤って
判定される場合が生じるという問題がある。

【００７７】本発明に係る半導体記憶装置の第５の形態
は、過剰消去を起こしたセルトランジスタが存在しても
データを正確に読み出すことを目的とする。図４１は本
発明に係る半導体記憶装置（フラッシュメモリ）の第５
の形態の一実施例を示すブロック回路図である。同図に
おいて、参照符号502 はロウデコーダ,504はコラムデコ
ーダ,507はセンスアンプ, そして,509はソース電源回路
を示している。ここで、本実施例の半導体記憶装置は、
基本的には、図３７を参照して説明した半導体記憶装置
と同様であり、その説明は省略するが、ロウデコーダ50
2 の構成が異なっている。

【００７８】図４２は図４１の半導体記憶装置における
ロウデコーダ502 の構成を示す回路図である。同図に示
されるように、本実施例のロウデコーダ502 は、所定の
正電圧を発生する正電源回路5021, ロウアドレスが供給
されるゲートＲＧ₁ 〜ＲＧn,該ゲートＲＧ₁ 〜ＲＧn と
正電源回路5021との間に設けられたトランジスタ5022,
負電源回路5025, および, 正電源回路5021と負電源回路
5025との間に設けられワード線ＷＬのレベルを制御する
インバータ（トランジスタ5023,5024)を備えている。こ
れにより、例えば、入力されるロウアドレスが全て高レ
ベル“Ｈ”となってゲートＲＧ₁ 〜ＲＧn がオンするア
ドレスに対応したワード線（選択ワード線）ＷＬには、
トランジスタ5123を介して正電源回路5021の出力（Ｖc
c) を印加し、他の非選択ワード線ＷＬには、トランジ
スタ5024を介して負電源回路5025の出力（負の電圧）を
印加するようになっている。尚、負電源回路5025の具体
的な回路としては、図５に示す関連技術としての半導体
記憶装置における負電圧発生回路118 を適用して構成す
ることができるのはもちろんである。

【００７９】ここで、負電源回路5025の出力は、過剰消
去を起こしてデプリション型となっているセルトランジ
スタＭＣのゲートに印加された場合に、該過剰消去のセ
ルトランジスタＭＣを非選択状態にして電流を流さない
ようにする電圧となっている。すなわち、負電源回路50
25の出力は、デプリション型のＮチャネル型ＭＩＳトラ
ンジスタ（過剰消去のセルトランジスタ）におけるゲー
ト電圧が、閾値電圧以下となるような負の電圧となって
いる。これにより、例え、選択されたビット線に過剰消
去のセルトランジスタが存在していても、ワード線によ
り選択されたセルトランジスタに書き込まれた内容がセ
ンスアンプ507 を介して正確に出力されることになる。

【００８０】図４３は本発明に係る半導体記憶装置の第
５の形態の他の実施例を示すブロック回路図である。同
図において、参照符号5221は、図４１におけるロウデコ
ーダ502 に対応する第１のロウデコーダ、5222は図４１
におけるソース電源回路509の機能および非選択のワー
ド線ＷＬに対応するソース線ＳＬに対して選択ビット線
のレベル以上の電圧を印加するための第２のロウデコー
ダを示している。ここで、コラムデコーダ524,センスア
ンプ527 等の構成は、前述した図４１に示すものと同様
である。

【００８１】本実施例の半導体記憶装置において、第１
のロウデコーダ5221は、読み出し時の選択ワード線ＷＬ
に対して通常の電圧Ｖccを印加し、該選択ワード線ＷＬ
に接続されたメモリセル（セルトランジスタ）ＭＣを選
択する。また、第２のロウデコーダ5222は、選択ワード
線に接続されたセルトランジスタのソース（ＳＷＬ）に
対して低電位の電源電圧Ｖss：０ボルト）を印加すると
共に、読み出し時の非選択ワード線に接続された全ての
セルトランジスタのソースに対して、選択されたビット
線のレベル（ドレイン電圧）以上の電圧を印加するよう
になっている。これにより、非選択状態とされている場
合、一括消去により過剰消去状態になったセルトランジ
スタに対しても、ゲート電圧がソース電圧よりも低くな
るためカットオフ（非選択状態）させることができる。
ここで、読み出し時の非選択ワード線に接続されたメモ
リセルのソースに印加する電圧としては、選択されたビ
ット線のレベルと同じ電圧に設定してもよい。すなわ
ち、過剰消去により、例え、チャネルが生成されていて
も、ドレインとソースとの間に電位差がなければ電流は
流れないので、非選択の過剰消去のセルトランジスタが
読み出し動作に影響を与えることない。

【００８２】図４４は図４３の半導体記憶装置における
第１のロウデコーダ5221および第２のロウデコーダ5222
の一例を示す回路図であり、図４５は図４４の第２のロ
ウデコーダの一部を示す回路図である。図４４に示され
るように、第１のロウデコーダ5221は、電源回路（Ｖc
c)52211, ロウアドレスが供給されたナンドゲート5221
2,および，インバータ52213 で構成され、また、第２の
ロウデコーダ5222は、電源回路（Ｖcc)52221, ロウアド
レスが供給されたナンドゲート52222,インバータ52223,
52224,および, 電源回路5225で構成されている。ここ
で、電源回路52225 は、読み出し時の非選択ワード線に
接続されたセルトランジスタのソースに対して印加する
選択されたビット線のレベル（ドレイン電圧）以上の電
圧を供給するためのものであリ、図４５にその一例の回
路を示す。

【００８３】以上、説明したように、本発明の半導体記
憶装置の第５の形態によれば、例えば、フラッシュメモ
リにおける一括消去により過剰消去のメモリセルが生じ
た場合であっても、正常にデータ“０”或いはデータ
“１”を正確に読み出すことができ、ウエハープロセス
上のゆらぎや、長時間に渡る書き込み／消去の繰り返し
に等による過剰消去が存在してもデータを正確に読み出
すことで歩留りの向上およびデバイスの信頼性の大幅な
向上が期待できる。

【００８４】次に、図４６〜図４９を参照して本発明に
係る半導体記憶装置の第６の形態を説明する。まず、本
第６の形態においても、前述した本発明の半導体記憶装
置の第５の形態と同様に、フラッシュメモリにおける一
括消去により過剰消去のメモリセルが生じた場合におい
ても正確なデータを読み出すようにしたものである。す
なわち、図３７〜図４０を参照して説明したように、フ
ラッシュメモリは、電気的に全ビットの一括消去が可能
であり、一括消去を行う際には回路技術上の簡便さから
一般的に全てのセルトランジスタ（メモリセルＭＣ）に
対して同時に同様の消去動作を行い、この消去動作を全
てのセルトランジスタが消去されるまで繰り返すように
なっている。しかしながら、セルアレイ中には、比較的
消去が容易なセルトランジスタおよび比較的消去が困難
なセルトランジスタが混在しているため、全ビットの一
括消去を行うと、消去が容易なセルトランジスタに対す
る消去動作が必要以上になされて過剰消去となってしま
う。そして、セルトランジスタの特性的な差は、ウエハ
ープロセス的なゆらぎや長時間にわたる書き込み／消去
の繰り返しによるストレス等により比較的容易に出現し
得るため、過剰消去セルの出現も比較的頻繁に生じるこ
とになっている。ここで、フラッシュメモリのセルトラ
ンジスタに対する書き込みおよび消去動作は、図３７〜
図４０を参照して説明した通りである。

【００８５】また、フラッシュメモリの場合、一般的
に、セルアレイはＮＯＲ型と呼ばれる構成を取ってお
り、Ｎチャネル型ＭＩＳトランジスタ（セルトランジス
タ）のドレインは、ビット線毎に共通接続され、一様に
バイアスを与えた状態で、選択するセルトランジスタの
ゲートにだけ正のバイアス電圧を与え、且つ、非選択の
セルトランジスタのゲートにはバイアスを与えない（０
ボルト）ことより、所定のセルトランジスタを選択する
ようになっている。ここで、セルトランジスタは、エン
ハンスメント型のＮチャネル型ＭＩＳトランジスタを用
いるため、非選択のセルトランジスタは電流を流さず、
選択されたセルトランジスタのみがフローティングゲー
ト中の電荷の量に応じて電流を流したり或いは流さなか
ったりする。この選択されたセルトランジスタを流れる
電流に応じてデータ“０”およびデータ“１”が割り当
てられるようになっている。

【００８６】フラッシュメモリにおいては、エンハンス
メント型のセルトランジスタに対して上述した過剰消去
が生じると、セルトランジスタは見掛け上デプリション
型に特性が変じてしまう。そして、ＮＯＲ型のセルアレ
イを用いた場合、非選択のセルトランジスタはゲートに
バイアスを与えない状態では電流を流さないようにして
いるが、過剰消去が生じたセルトランジスタは見掛け上
デプリション型の特性を示すため、非選択のセルトラン
ジスタであっても電流を流してしまう。このため、例
え、選択されたセルトランジスタが電流を流さない状態
であっても、過剰消去の非選択のセルトランジスタが電
流を流すため、データ“０”とデータ“１”とが誤って
判定される場合が生じるという問題がある。

【００８７】本発明に係る半導体記憶装置の第６の形態
は、過剰消去を起こしたセルトランジスタが生じたら、
該過剰消去セルを救済して、正確なデータを読み出すよ
うにすることを目的とする。図４６は本発明に係る半導
体記憶装置の第６の形態の要部を示す回路図である。同
図において、参照符号602 はロウデコーダ,604はコラム
デコーダ, そして,607はセンスアンプを示している。ま
た、参照符号ＭＣはＮチャネル型ＭＩＳトランジスタで
構成されたメモリセルトランジスタ（メモリセル),ＷＬ
₁,ＷＬ₂ はワード線，そして, ＢＬはビット線を示して
いる。ここで、メモリセルＭＣは図３３に示すものと同
様である。

【００８８】図４７は図４６における半導体記憶装置の
センスアンプ607 の一例を示す回路図であり、Ｎチャネ
ル型ＭＯＳトランジスタ6071,6072,6073,6074,6075,607
7 およびＰチャネル型ＭＯＳトランジスタ6076,6078 で
構成されている。本第６の形態において、例えば、一括
消去により過剰消去を起こしたセルトランジスタ（過剰
消去セル）を検出するには、一括消去処理が行われたメ
モリセルアレイに対して、まず、ロウデコーダ602 によ
り全てのワード線ＷＬ₁,ＷＬ₂,…を低レベル“Ｌ”と
し、次に、コラムデコーダ604 によりコラムゲートＧ60
1,Ｇ602,…を順次選択してビット線ＢＬ₁,ＢＬ₂,…を順
次センスアンプ607 に接続する。このとき、センスアン
プ607 の出力は、過剰消去セルが接続されているビット
線が選択されたときに低レベル“Ｌ”となるため、セン
スアンプ607 の出力が低レベル“Ｌ”となるビット線を
選択し、その状態において、センスアンプ607のトラン
ジスタ6077をオンとして該センスアンプ607 の駆動電流
を増大して、過剰消去セルが電流を流さないようにす
る。さらに、ロウデコーダ602 によりワード線ＷＬ₁,Ｗ
Ｌ₂,…をスキャンして、センスアンプ607 の出力が高レ
ベル“Ｈ”となるセルトランジスタが過剰消去セルとし
て検出される。

【００８９】図４８は本発明に係る半導体記憶装置の第
６の形態が適用されるシステムの一例を概略的に示すブ
ロック図である。同図において、参照符号610 はフラッ
シュメモリ,620は読み出し専用メモリ（ＲＯＭ),そし
て,630は中央処理装置（ＣＰＵ) を示している。図４８
に示すシステムでは、後述する図４９に示すアルゴリズ
ムをＲＯＭ620に格納しておき、ＣＰＵ630 が該アルゴ
リズムに従ってフラッシュメモリ610 を制御するように
なっている。すなわち、ＣＰＵ630 は、ＲＯＭ620 に格
納されたアルゴリズムに従って、フラッシュメモリ610
における過剰消去セルを救済するようになっている。

【００９０】図４９は本発明に係る半導体記憶装置の第
６の形態における処理の一例を説明するためのフローチ
ャートである。同図に示されるように、フラッシュメモ
リの消去処理が開始されると、ステップＳ611 におい
て、消去前書き込み処理を行う。この消去前書き込み処
理は、フラッシュメモリのメモリセルアレイを一括消去
する前に、メモリセルアレイの全てのセルトランジスタ
に対してデータ“０”の書き込み処理を行うものであ
る。

【００９１】次に、ステップＳ612 において一括消去を
行うと共に、ステップＳ613 において消去ベリファイを
行う。すなわち、メモリセルアレイの全てのセルトラン
ジスタに対して、一括的に、少しずつフローティングゲ
ートからの電子の放出を行わせるようにして、消去処理
を実効する。さらに、ステップＳ614 に進んで、過剰消
去セルが存在するかどうかの過剰消去チェックを行う。
ここで、ステップＳ614 において、過剰消去セルが存在
しないと判別されると（過剰消去チェックをパスする
と）消去処理は終了し、また、過剰消去セルが存在する
と判別されると（過剰消去チェックでフェイルになる
と）ステップＳ615 に進む。尚、ステップＳ614 におけ
る過剰消去チェックは、図４６および図４７を参照して
説明したように、過剰消去となっているセルトランジス
タを１つだけ検出することになる。

【００９２】ステップＳ615 において、ステップＳ614
で検出された１つの過剰消去セル（過剰消去ビット）に
対して書き込み処理を行い、ステップＳ616 に進んで、
ステップＳ614 と同様な過剰消去チェックを行う。ここ
で、ステップＳ615 における書き込み処理により、ステ
ップＳ614 で検出された１つの過剰消去セルの過剰消去
状態がなくなり正常な消去の状態になったとすると、他
に過剰消去セルがなければ、ステップＳ617 に進んで、
ステップＳ613 と同様な消去ベリファイを行う。そし
て、ステップＳ617 の消去ベリファイをパスすれば、消
去処理は終了し、また、ステップＳ617 の消去ベリファ
イでファイルになると、ステップＳ618 およびＳ619 に
おいて、消去および消去ベリファイを行う。

【００９３】一方、ステップＳ615 における書き込み処
理により、ステップＳ614 で検出された１つの過剰消去
セルの過剰消去状態がなくなり正常な消去の状態になっ
たが、他にも過剰消去セルが存在すれば、ステップＳ61
6 において、ステップＳ614で検出された過剰消去セル
とは異なる他の１つの過剰消去セルが検出され、ステッ
プＳ615 に戻って書き込み処理が行われる。このように
して、メモリセルアレイにおける全ての過剰消去セルに
対して１つずつ書き込み処理が行われて、全ての過剰消
去セルを正常な消去状態にする。

【００９４】ここで、図４９に示す消去処理は、前述し
たように、例えば、図４８に示すシステムのＲＯＭ620
に格納しておき、それをＣＰＵ630 が読み出して処理す
ることもできるが、フラッシュメモリ自体に図４９に示
す消去処理を実現するような論理回路等を内蔵してハー
ド的に構成することも可能である。上述したように、本
発明の半導体記憶装置の第６の形態によれば、過剰消去
を起こしたセルトランジスタを救済して、正確なデータ
を読み出すようにすることができ、ウエハープロセス上
のゆらぎや、長時間に渡る書き込み／消去の繰り返しに
等による過剰消去が存在してもデータを正確に読み出す
ことで歩留りの向上およびデバイスの信頼性の大幅な向
上が期待できる。

【００９５】次に、図５０〜図６１を参照して本発明に
係る半導体記憶装置の第７の形態を説明する。図５０は
本発明の半導体記憶装置の第７の形態に使用するメモリ
セル（ＭＣ）を示し、電気的一括消去型不揮発性半導体
記憶装置（フラッシュメモリ）におけるセルトランジス
タ（メモリセルＭＣ）の動作を説明するための図であ
る。同図に示されるように、セルトランジスタは、ソー
ス−ドレイン間にどの領域とも絶縁されたフローティン
グゲートＦＧが設けられ、該フローティングゲートＦＧ
の上にコントロールゲートＣＧを形成して構成されてい
る。

【００９６】書き込み時には、ドレイン領域ＤＤに印加
するドレイン電圧Ｖd を、例えば、６ボルトとし、コン
トロールゲートＣＧに印加するゲート電圧Ｖg を書き込
み用電圧（消去用電圧）Ｖppとし、ソース領域ＳＳに印
加するソース電圧Ｖs を零ボルトとして、ドレイン端子
(DD)からフローティングゲート(FG)に電子を注入してデ
ータ“０”を書き込む。

【００９７】消去時には、ゲート電圧Ｖg およびドレイ
ン電圧Ｖd をオープン（フローティング状態）とし、ソ
ース電圧Ｖs を消去用電圧Ｖppとして、フローティング
ゲート(FG)からソース端子(SS)に電子を引き抜いて消去
（データ“１”の書き込み）を行う。また、読み出し時
には、ゲート電圧Ｖg を電源電圧Ｖccとし、ドレイン電
圧Ｖd を１ボルト程度とし、そして、ソース電圧Ｖs を
零ボルトとして、ドレイン電流が流れるか否かでセルト
ランジスタに書き込まれているデータが“１”か“０”
かを判別する。

【００９８】図５１は本発明に係る半導体記憶装置の第
７の形態に対応する関連技術の半導体記憶装置の一例を
示すブロック回路図である。同図において、参照符号71
0 はブロックアドレスバッファ,7101,7102はブロック選
択ゲート,711はロウアドレスバッファ,712はロウデコー
ダ,713はコラムアドレスバッファ,714はコラムデコー
ダ,715はデータI/O バッファ,716は書き込み回路,717は
センスアンプ, そして,7191,7192はソース電源回路を示
している。また、参照符号ＢＬはビット線, ＷＬはワー
ド線, ＭＣはメモリセルを示し、また、Ｗは書き込み時
に高レベル“Ｈ”となる書き込み制御信号, Ｅは消去時
に高レベル“Ｈ”となる消去制御信号を示している。

【００９９】図５１に示す半導体記憶装置における動作
は、例えば、前述した図２に示す関連技術の半導体記憶
装置と基本的には同様であるが、図５１に示す半導体記
憶装置では、ブロックアドレスバッファ710 およびブロ
ック選択ゲート7101,7102 がさらに設けられている。す
なわち、図５１に示す半導体記憶装置においては、複数
のブロックＢ1,Ｂ2 が設けられ、ブロックアドレスバッ
ファ710 からのブロック選択信号によりブロック選択ゲ
ート7101,7102 を選択して任意の一つのブロックを書き
込み回路716 或いはセンスアンプ717 に接続するように
なっている。ここで、メモリセルアレイは、ソースを共
通にした２つのブロックＢ1,Ｂ2 で構成され、各ブロッ
クＢ1,Ｂ2 に設けられたソース電源回路7191,7192 によ
りブロック毎に消去（ブロック消去）が行えるようにな
っている。

【０１００】図５１の半導体記憶装置において、消去時
には、高レベル“Ｈ”となる消去信号Ｅがロウアドレス
バッファ711,コラムアドレスバッファ713 に入力され、
ロウアドレスバッファ711 およびコラムアドレスバッフ
ァ713 の出力を非選択論理（例えば、相補出力が共に低
レベル“Ｌ”）とし、全てのワード線ＷＬおよびビット
線ＢＬが非選択となる。さらに、消去信号Ｅはブロック
アドレスバッファ710からのブロック選択信号と共にソ
ース電源回路7191,7192 に入力され、例えば、該ブロッ
ク選択信号が高レベル“Ｈ”となる所定の１つのソース
電源回路を消去用電圧Ｖppとして、所定のブロックの消
去が実行される。

【０１０１】また、書き込み時には、高レベル“Ｈ”と
なる書き込み制御信号Ｗがロウアドレスバッファ711,コ
ラムアドレスバッファ713 に入力され、ロウデコーダ71
2 およびコラムデコーダ714 に入力され、これにより、
ワード線ＷＬは書き込みレベルＶppとされ、また、ビッ
ト線ＢＬはブロック選択信号により選択されたブロック
選択ゲート7101,7102 を介して書き込み回路716 に接線
される。ここで、書き込み回路716 から選択されたブロ
ックの所定のビット線ＢＬには、書き込み電圧（例え
ば、６ボルト）が供給され、書き込みが実行される。

【０１０２】上述した図５１に示す関連技術の半導体記
憶装置では、ブロック消去を実行することは可能である
が、両ブロック（複数ブロック）を同時に消去すること
は不可能である。すなわち、図５１の半導体記憶装置で
は、各ブロック毎の消去をシーケンシャルに行って、複
数ブロックの消去を行うようになっている。さらに、消
去後のベリファイに関しても、消去を行ったブロック毎
のべリファイをシーケンシャルに行うようになってい
る。そのため、複数ブロックを消去する場合には、長時
間を要すると共に、ベリファイ処理も複雑化することに
なっている。

【０１０３】本発明に係る半導体記憶装置の第７の形態
は、複数ブロックを同時に消去すると共に、複数ブロッ
クを同時に消去した場合でも簡単にベリファイを実効す
ることを目的とする。図５２は本発明に係る半導体記憶
装置の第７の形態の一実施例を示すブロック回路図であ
る。同図において、参照符号701 はブロックアドレスバ
ッファ,7021,7022は期待値データ格納回路,7031,7032は
一致回路,704は論理回路（ナンドゲート),721 はロウア
ドレスバッファ,722はロウデコーダ,723はコラムアドレ
スバッファ,724はコラムデコーダ,725はデータI/O バッ
ファ,7261,7262は書き込み回路,7271,7272はセンスアン
プ, そして,7091,7092はソース電源回路を示している。
また、参照符号ＢＬはビット線, ＷＬはワード線, ＭＣ
はメモリセルを示し、また、Ｗは書き込み時に高レベル
“Ｈ”となる書き込み制御信号, Ｅは消去時に高レベル
“Ｈ”となる消去制御信号を示している。すなわち、図
５２に示す実施例は、図５１の関連技術の半導体記憶装
置に対して、期待値データ格納回路7021,7022,一致回路
7031,7032,マルチプレクサ（データI/O バッファ)725,
および, ナンドゲート704 が追加された構成となってい
る。

【０１０４】まず、消去時においては、ブロックアドレ
スバッファ701 からの出力信号で選択されるソース電源
回路7091,7092 のいずれかに選択信号をラッチ制御信号
ＬＴを高レベル“Ｈ”としてラッチさせる。この後、消
去制御信号Ｅを高レベル“Ｈ”として選択信号がラッチ
されたソース電源回路の全てを動作させ、これにより複
数ブロックの消去処理を同時に実効する。

【０１０５】図５３は図５２の半導体記憶装置における
ソース電源回路の一例を示す回路図であり、図５４は期
待値データ格納回路の一例を示す回路図、そして、図５
５は一致回路の一例を示す回路図である。図５３に示さ
れるように、ソース電源回路7091(7092)は、ブロックア
ドレス信号（ブロック選択信号）およびラッチ制御信号
が入力されたナンドゲート731 と、ラッチ回路を構成す
るナンドゲート732 およびインバータ733 と、該ラッチ
回路の出力および消去制御信号Ｅが入力されたナンドゲ
ート734 と、消去用電源(Vpp) が印加されたＰチャネル
型ＭＯＳトランジスタ736,737 およびＮチャネル型ＭＯ
Ｓトランジスタ738 を備えて構成されている。また、図
５４に示されるように、期待値データ格納回路7021(702
2)は、インバータ741,744,745,746,750,および, ナンド
ゲート742,743,747,748,749 を備えて構成されている。
ここで、ナンドゲート743 およびインバータ744 はラッ
チ回路を構成し、該ラッチ回路の出力は反転制御信号IN
V に応じて制御されるようになっている。さらに、図５
５に示されるように、一致回路7031(7032)は、インバー
タ753,ナンドゲート751,752,755,および, エクスクルー
シブオアゲート754 を備えて構成されている。ここで、
ナンドゲート752 およびインバータ753 はラッチ回路を
構成し、センスアンプ7271(7272)の出力（センスアンプ
データ）と期待値データ格納回路7021(7022)の出力（リ
ファレンスデータ）とが一致するか否かの判定を行うよ
うになっている。

【０１０６】上述した各回路により、まず、ブロックア
ドレス信号をラッチして行う消去動作においては、その
ラッチした消去回路のみを消去制御信号“Ｅ”で動作さ
せるようになっており、また、消去前書き込みでは、同
様にラッチ制御信号ＬＴを高レベル“Ｈ”とすることに
より書き込みデータ“０”を期待値データ格納回路7021
(7022)にラッチするようになっている。この場合、ブロ
ックアドレス信号によって選択された期待値データ格納
回路7021(7022)にデータＩ／Ｏバッファ725 からデータ
“０”を転送し、該データ“０”をラッチ制御信号ＬＴ
を高レベル“Ｈ”とすることでラッチするようになって
いる。ここで、一致回路7031(7032)の出力は、選択され
たブロック以外では強制的に高レベル“Ｈ”を出力させ
るようになっている。以上により、書き込み制御信号Ｗ
を高レベル“Ｈ”として書き込みを実行させると、選択
された複数のブロックは同時に書き込みが実行される。

【０１０７】次に、ベリファイ時には、期待値データ格
納回路7021(7022)に格納された期待値データと、センス
アンプ7271(7272)の出力とが比較されナンドゲート704
へ一致回路7031および7032の出力が送られる。もし、書
き込みが充分に行なわれればセンスアンプ出力は低レベ
ル“Ｌ”となるから、一致信号出力は高レベル“Ｈ”と
なり、全てのセルブロックにデータが書き込まれると、
ナンドゲート704 のベリファイ出力VER は低レベル
“Ｌ”となって書き込みが全ブロックの所定アドレスで
終了したことが確認できる。ここで、消去ベリファイ時
には、反転信号INVにより期待値データを反転してベリ
ファイすれば、もし、全ての選択されたブロック中の所
定のアドレスデータがデータ“１”となった場合、書き
込みと同様にベリファイ出力VER が低レベル“Ｌ”とな
ってデータ消去が行なわれたことが検出できる。このよ
うに、本実施例の半導体記憶装置によれば、一致回路70
31(7032)の全ての出力が高レベル“Ｈ”の時だけ、ナン
ドゲート704 の出力が低レベル“Ｌ”となり、一つでも
出力が低レベル“Ｌ”となる一致回路が存在すれば、不
良ビットが存在することが確認されることになる。

【０１０８】図５６は本発明に係る半導体記憶装置の第
７の形態の他の実施例を示すブロック回路図である。図
５６に示す半導体記憶装置は、上述した図５２の半導体
記憶装置における期待値データ格納回路7021(7022)を、
期待値データ発生回路7041(7042)に置き換えるようにし
たものである。図５２に示す半導体記憶装置において
は、消去前の書き込みおよび消去するのに必要なリファ
レンスデータは、全ビットともデータ“０”或いはデー
タ“１”であるため、ランダムデータを格納する手段を
使用しなくても実現は可能である。しかしながら、図５
６に示す本実施例においては、ブロックアドレス信号に
より選択された期待値データ発生回路7041(7042)にその
選択信号をラッチ制御信号ＬＴを高レベル“Ｈ”とする
ことによってラッチするようになっている。そして、ラ
ッチされた期待値データ発生回路7041(7042)からは、強
制的にデータ“０”が発生される。また、消去時には、
反転制御信号INV によりその期待値データを反転させれ
ば、前述したのと同様な消去ベリファイも可能となる。

【０１０９】図５７は図５６の半導体記憶装置における
期待値データ発生回路の一例を示す回路図である。同図
に示されるように、期待値データ発生回路7041(7042)
は、インバータ763,764,767,768,ナンドゲート761,762,
766,769,770,および, ノアゲート765 を備えて構成され
ている。ここで、ナンドゲート762 およびインバータ76
3 はラッチ回路を構成している。この図５７に示す期待
値データ発生回路7041(7042)では、アドレスデータ信号
（ブロック選択信号）をラッチ回路(762,763) にラッチ
すると、リファレンスデータは強制的に低レベル“Ｌ”
となり、また、反転制御信号INV を高レベル“Ｈ”とす
ると、リファレンスデータは高レベル“Ｈ”となる。

【０１１０】図５８は本発明に係る半導体記憶装置の第
７の形態のさらに他の実施例を示すブロック回路図であ
る。図５８に示す実施例においては、図５２の期待値デ
ータ格納回路7021(7022), 書き込み回路7261(7262)およ
び一致回路7031(7032)を、ブロック選択信号格納回路70
51(7052), 書き込み回路7161(7162)およびデータ反転回
路7061(7062)に置き換えた構成となっている。すなわ
ち、本実施例では、ブロック選択信号格納回路7051(705
2)に格納された選択信号により、消去前書き込みおよび
そのベリファイと消去ベリファイを制御するようになっ
ている。

【０１１１】図５８に示す半導体記憶装置において、ま
ず、消去前書き込み時には、ブロック選択信号（ブロッ
クドレス信号）により所定のブロックのセルに書き込み
を行なう。ここで、データ反転回路7061(7062)は、セン
スアンプ7271(7272)のデータを消去ベリファイ時と書き
込みベリファイ時とで反転させる機能を持ち、書き込み
および消去が十分に行なわれると出力が高レベル“Ｈ”
となるようにされている。また、このとき非選択のブロ
ックにおいては、ブロック選択信号格納回路7051(7052)
の出力信号により常に高レベル“Ｈ”となるようにされ
ている。これにより、前述のような消去前書き込みおよ
び消去を実現することができる。

【０１１２】図５９は図５８の半導体記憶装置における
ブロック選択信号格納回路の一例を示す回路図、図６０
は書き込み回路の一例を示す回路図、そして、図６１は
データ反転回路の一例を示す回路図である。図５９に示
されるように、ブロック選択信号格納回路7051(7052)
は、ブロックアドレス信号（ブロック選択信号）および
ラッチ制御信号が入力されたナンドゲート771 と、ラッ
チ回路を構成するナンドゲート772 およびインバータ77
3 で構成されている。また、図６０に示されるように、
書き込み回路7161(7162)は、インバータ781,ノアゲート
782,ナンドゲート783,および, 書き込み用電源(Vpp) が
印加されたＰチャネル型ＭＯＳトランジスタ785,786 お
よびＮチャネル型ＭＯＳトランジスタ787 を備えて構成
されている。さらに、図６１に示されるように、データ
反転回路7061(7062)は、インバータ792,793 およびナン
ドゲート791,794,795,796 を備えて構成されている。そ
して、反転信号INV に応じてセンスアンプ7271(7272)の
出力を反転してナンドゲート704 へ供給するようになっ
ている。

【０１１３】図５９に示すブロック選択信号格納回路70
51(7052)において、ブロックアドレス信号をラッチ制御
信号ＬＴの高レベル“Ｈ”に従ってラッチ回路(772,77
3) にラッチする構成となっている。そして、選択信号
のラッチされたブロックでは、入力データのレベルにか
かわらず、書き込み制御信号Ｗを高レベル“Ｈ”とする
ことによりバス線に書き込み電圧Ｖppを印加するように
なっている。

【０１１４】図６１に示すデータ反転回路7061(7062)に
おいて、書き込みベリファイ時には反転制御信号INV を
低レベル“Ｌ”とすると、センスアンプ7271(7272)の出
力が低レベル“Ｌ”（書き込みが行なわれた状態）とな
って、ナンドゲート704 への出力が高レベル“Ｈ”とな
る。また、消去ベリファイ時には、反転制御信号INVを
高レベル“Ｈ”とする。ここで、非選択ブロックにおい
てはブロック選択信号（ブロックアドレス信号）が低レ
ベル“Ｌ”となり、ナンドゲート704 への出力は強制的
に高レベル“Ｈ”となる。これにより、任意のブロック
を同時に消去を実行できるようになる。尚、マルチプレ
クサ725 は、書き込みデータおよびセンスアンプデータ
をブロック選択アドレスに従って、所定のブロックに供
給し、また、所定のブロックのデータを出力するかを制
御するものである。

【０１１５】以上、説明したように、本発明に係る半導
体記憶装置の第７の形態によれば、各セルブロックのソ
ース電源回路にブロック選択信号のラッチ回路を備え、
同時に各セルソース電源回路を動作させると共に、各セ
ルブロックにセンスアンプとベリファイの期待値データ
発生回路とセンスアンプ出力と期待値の一致を確認する
回路を備え、且つ、該一致回路の出力の論理積をとる回
路を備えることによって、同時に消去およびベリファイ
を行なうことが可能となる。

【０１１６】

【発明の効果】以上、詳述したように、本発明の半導体
記憶装置の第１の形態によれば、ワード線冗長を有効に
導入できるとともに、安定した書き込みおよび各ベリフ
ァイが可能となり、高歩留りで高性能なデバイスを実現
することができる。本発明の半導体記憶装置の第２の形
態によれば、リアルセルにおける複数の欠陥を冗長セル
で置き換える場合に回路の増大を少なくして対応するこ
とができ、チップ面積を小さくすることができる。ま
た、リアルセルにおける複数の欠陥を置き換えることが
できるため、大容量の半導体記憶装置を高歩留りで且つ
低コストで提供することができる。

【０１１７】本発明の半導体記憶装置の第３の形態によ
れば、劣化による書き換え時間の増大を見込んだ最大回
数ｎ（ｎ＜Ｎ）により出荷試験を行うことによって、ユ
ーザ側での最大回数Ｎを保証することができる。本発明
の半導体記憶装置の第４の形態によれば、書き込み電圧
供給用トランジスタでの閾値電圧による書き込みドレイ
ン電圧の低下を防止することによって、書き込み電圧の
低電圧化においても良好なデータの書き込みを実現する
ことができる。

【０１１８】本発明の半導体記憶装置の第５の形態によ
れば、過剰消去を起こしたセルトランジスタが存在して
もデータを正確に読み出すことができる。本発明の半導
体記憶装置の第６の形態によれば、過剰消去を起こした
セルトランジスタを救済して、正確なデータを読み出す
ようにすることができる。本発明に係る半導体記憶装置
の第７の形態によれば、複数ブロックを同時に消去する
と共に、複数ブロックを同時に消去した場合でも簡単に
ベリファイを実効することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の第１の形態の一
実施例を示すブロック回路図である。

【図２】本発明に係る半導体記憶装置の第１の形態に対
応する関連技術の半導体記憶装置の一例を示すブロック
回路図である。

【図３】図２の半導体記憶装置におけるコラムアドレス
バッファの一例を示す回路図である。

【図４】図２の半導体記憶装置におけるロウアドレスバ
ッファの一例を示す回路図である。

【図５】図２の半導体記憶装置におけるロウデコーダの
一例を示す回路図である。

【図６】図２の半導体記憶装置におけるコラムデコーダ
の一例を示す回路図である。

【図７】図２の半導体記憶装置における書き込み回路の
一例を示す回路図である。

【図８】図２の半導体記憶装置におけるソース電源回路
の一例を示す回路図である。

【図９】図２の半導体記憶装置におけるセンスアンプの
一例を示す回路図である。

【図１０】図２の半導体記憶装置における書き込み特性
曲線の一例を示す図である。

【図１１】本発明が適用される半導体記憶装置に使用す
るメモリセルの動作を説明するための図である。

【図１２】図１の半導体記憶装置におけるロウアドレス
バッファの一例を示す回路図である。

【図１３】図１の半導体記憶装置におけるロウデコーダ
の一例の要部を示す回路図である。

【図１４】図１の半導体記憶装置における一致回路の一
例を示す回路図である。

【図１５】図１の半導体記憶装置におけるロウデコーダ
の一例の要部を示す回路図である。

【図１６】図１５の回路に印加される信号の波形を示す
図である。

【図１７】図１の半導体記憶装置におけるベリファイ電
圧発生回路の一例を示す回路図である。

【図１８】図１の半導体記憶装置におけるセンスアンプ
の一例を示す回路図である。

【図１９】図１８のセンスアンプに供給する制御信号を
作成する論理回路の一例を示す回路図である。

【図２０】本発明に係る半導体記憶装置の第２の形態に
対応する従来の半導体記憶装置における冗長回路の一例
を示すブロック回路図である。

【図２１】図２０に示す従来の冗長回路の構成例を示す
図である。

【図２２】図２０に示す従来の冗長回路を使用した半導
体記憶装置の一例を示すブロック図である。

【図２３】本発明に係る半導体記憶装置の第２の形態に
おける冗長回路の一実施例を示すブロック回路図であ
る。

【図２４】図２３に示す本発明の冗長回路が適用される
半導体記憶装置におけるリアルセルおよび冗長セルの構
成を示すブロック図である。

【図２５】図２３に示す本発明の冗長回路を使用した半
導体記憶装置の一例を示すブロック図である。

【図２６】本発明に係る半導体記憶装置の第２の形態に
おける冗長回路の他の実施例を示すブロック回路図であ
る。

【図２７】本発明に係る半導体記憶装置の第２の形態に
おける冗長回路のさらに他の実施例を示すブロック回路
図である。

【図２８】図２７に示す本発明の冗長回路を使用した半
導体記憶装置の一例を示すブロック図である。

【図２９】本発明に係る半導体記憶装置の第３の形態に
おける内部書き込みアルゴリズムを示すフローチャート
である。

【図３０】本発明の半導体記憶装置の第３の形態の一実
施例を示すブロック図である。

【図３１】図３０の半導体記憶装置における要部の回路
例を示す図である。

【図３２】図３１の回路の動作を説明するためのタイミ
ング図である。

【図３３】本発明に係る半導体記憶装置の第４の形態に
おけるメモリセルの動作を説明するための図である。

【図３４】本発明の半導体記憶装置の第４の形態に対応
する関連技術としての半導体記憶装置の一例を示すブロ
ック回路図である。

【図３５】本発明の半導体記憶装置の第４の形態の一実
施例を示すブロック回路図である。

【図３６】本発明の半導体記憶装置の第４の形態の他の
実施例の要部を示す回路図である。

【図３７】本発明に係る半導体記憶装置の第５の形態に
対応する従来の半導体記憶装置の一例を示すブロック回
路図である。

【図３８】図３７の半導体記憶装置におけるロウデコー
ダの構成を示す回路図である。

【図３９】図３７の半導体記憶装置におけるコラムデコ
ーダの構成を示す回路図である。

【図４０】図３９のコラムデコーダにおけるビット線ト
ランスファーゲートの構成を示す回路図である。

【図４１】本発明に係る半導体記憶装置の第５の形態の
一実施例を示すブロック回路図である。

【図４２】図４１の半導体記憶装置におけるロウデコー
ダの構成を示す回路図である。

【図４３】本発明に係る半導体記憶装置の第５の形態の
他の実施例を示すブロック回路図である。

【図４４】図４３の半導体記憶装置における第１および
第２のロウデコーダの一例を示す回路図である。

【図４５】図４４の第２のロウデコーダの一部を示す回
路図である。

【図４６】本発明に係る半導体記憶装置の第６の形態の
要部を示す回路図である。

【図４７】図４６における半導体記憶装置のセンスアン
プの一例を示す回路図である。

【図４８】本発明に係る半導体記憶装置の第６の形態が
適用されるシステムの一例を概略的に示すブロック図で
ある。

【図４９】本発明に係る半導体記憶装置の第６の形態に
おける処理の一例を説明するためのフローチャートであ
る。

【図５０】本発明の半導体記憶装置の第７の形態に使用
するメモリセルの動作を説明するための図である。

【図５１】本発明に係る半導体記憶装置の第７の形態に
対応する関連技術の半導体記憶装置の一例を示すブロッ
ク回路図である。

【図５２】本発明に係る半導体記憶装置の第７の形態の
一実施例を示すブロック回路図である。

【図５３】図５２の半導体記憶装置におけるソース電源
回路の一例を示す回路図である。

【図５４】図５２の半導体記憶装置における期待値デー
タ格納回路の一例を示す回路図である。

【図５５】図５２の半導体記憶装置における一致回路の
一例を示す回路図である。

【図５６】本発明に係る半導体記憶装置の第７の形態の
他の実施例を示すブロック回路図である。

【図５７】図５６の半導体記憶装置における期待値デー
タ発生回路の一例を示す回路図である。

【図５８】本発明に係る半導体記憶装置の第７の形態の
さらに他の実施例を示すブロック回路図である。

【図５９】図５８の半導体記憶装置におけるブロック選
択信号格納回路の一例を示す回路図である。

【図６０】図５８の半導体記憶装置における書き込み回
路の一例を示す回路図である。

【図６１】図５８の半導体記憶装置におけるデータ反転
回路の一例を示す回路図である。

【符号の説明】

101 …ロウアドレスバッファ 102 …ロウデコーダ 103 …コラムアドレスバッファ 104 …コラムデコーダ 105 …データI/O バッファ 106 …書き込み回路 107 …センスアンプ 108 …負電圧発生回路 109 …ソース電源回路 120 …一致回路 130 …冗長ロウデコーダ 140 …ベリファイ電圧発生回路 200 …冗長回路 201A,201B …ヒューズ 202 …抵抗器 203 …インバータ 204 …アドレス比較回路 205 …冗長セル選択回路 206 …冗長セル 207 …リアルセル選択回路 208 …リアルセル 209 …データ読み出し回路 311 …書き込み制御回路 312 …書き込みパルス発生回路 313 …セルアレイ 314 …パルスカウンタ 315 …スイッチ部 316 …停止信号発生回路 317 …高電圧検出回路 401 …ロウアドレスバッファ 402 …ロウデコーダ 403 …コラムアドレスバッファ 404 …コラムデコーダ 405 …バッファ回路 406 …書き込み電圧供給用トランジスタ（Ｐチャネル型
ＭＯＳトランジスタ） 407 …センスアンプ 408 …バス線 502 …ロウデコーダ 504 …コラムデコーダ 507 …センスアンプ 509 …ソース電源回路 5221…第１のロウデコーダ 5222…第２のロウデコーダ 602 …ロウデコーダ 604 …コラムデコーダ 607 …センスアンプ 610 …フラッシュメモリ 620 …ＲＯＭ 630 …ＣＰＵ 704 …論理回路（ナンドゲート） 721 …ロウアドレスバッファ 722 …ロウデコーダ 723 …コラムアドレスバッファ 724 …コラムデコーダ 725 …データI/O バッファ（マルチプレクサ） 7021,7022 …期待値データ格納回路 7031,7032 …一致回路 7041,7042 …期待値データ発生回路 7051,7052 …ブロック選択信号格納回路 7061,7062 …データ反転回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｈ０１Ｌ 27/115 (72)発明者 山下 実 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 笠 靖 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 板野 清義 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (25)

【特許請求の範囲】
1. 【請求項１】 複数の２ⁿ 本のワード線(WL)と、複数の
   ビット線(BL)と、該各ワード線および該各ビット線の交
   差個所にそれぞれ設けられ電気的に外部から閾値電圧を
   制御できるＭＩＳトランジスタで構成された複数の不揮
   発性のメモリセル(MC)と、選択されたワード線およびビ
   ット線の交点に位置するメモリセルにデータを書き込む
   書き込み回路(106) と、前記メモリセルに保持されたデ
   ータを検出して出力するセンスアンプ(107) とを具備す
   る半導体記憶装置であって、 前記２ⁿ 本のワード線のうち２^m 本（ｎ＞ｍ）のワード
   線で構成されるワード線ブロック中のワード線を同時に
   選択する手段(101,102,120) と、 前記２^m 本のワード線で構成されるワード線ブロック中
   の２^k 本（ｍ＞ｋ）で構成されるワード線ブロックを非
   選択する手段(101,102,120) とを具備し、前記２^m 本の
   ワード線ブロック中の２^k 本のワード線ブロック中のワ
   ード線に欠陥がある場合、当該２^m 本のワード線ブロッ
   ク中の２^k 本のワード線ブロック中のワード線を非選択
   すると共に、前記２ⁿ 本で構成されるワード線ブロック
   外に存在する２^k 本のワード線で構成されるワード線ブ
   ロック中のワード線を選択する(101,102,120; 120,130)
   ようにしたことを特徴とする半導体記憶装置。
2. 【請求項２】 前記選択されたワード線を負の電圧に設
   定し、且つ、前記非選択状態のワード線を零ボルト若し
   くは正の電圧に設定するようにしたことを特徴とする請
   求項１の半導体記憶装置。
3. 【請求項３】 前記２ⁿ 本で構成されるワード線ブロッ
   クはリアルセルブロックを構成し、前記２^m 本のワード
   線で構成されるワード線ブロックは消去ブロックを構成
   し、且つ、前記２ⁿ 本で構成されるワード線ブロック外
   に存在する２ ^k 本のワード線で構成されるワード線ブロ
   ックは冗長セルブロックを構成したことを特徴とする請
   求項１の半導体記憶装置。
4. 【請求項４】 複数の２ⁿ 本のワード線(WL)と、複数の
   ビット線(BL)と、該各ワード線および該各ビット線の交
   差個所にそれぞれ設けられ電気的に外部から閾値電圧を
   制御できるＭＩＳトランジスタで構成された複数の不揮
   発性のメモリセル(MC)と、選択されたワード線およびビ
   ット線の交点に位置するメモリセルにデータを書き込む
   書き込み回路(106) と、前記メモリセルに保持されたデ
   ータを検出して出力するセンスアンプ(107) とを具備す
   る半導体記憶装置であって、 前記２ⁿ 本のワード線のうち２^m 本（ｎ＞ｍ）のワード
   線で構成されるワード線ブロック中のワード線を同時に
   選択する手段(101,102,120) と、 前記２^m 本のワード線で構成されるワード線ブロック中
   の２^k 本（ｍ＞ｋ）で構成されるワード線ブロックを非
   選択する手段(101,102,120) とを具備し、前記２^k 本の
   ワード線で構成されるワード線ブロック中の非選択状態
   のワード線電位よりも閾値が低いセルトランジスタに
   は、該セルトランジスタに非選択状態のワード線電位よ
   りも閾値が高くなるように書き込みを行い、且つ、前記
   ２ⁿ 本で構成されるワード線ブロック外の２^k 本で構成
   されるワード線ブロックを冗長ワード線として使用する
   ようにしたことを特徴とする半導体記憶装置。
5. 【請求項５】 複数のワード線(WL)と、複数のビット線
   (BL)と、該各ワード線および該各ビット線の交差個所に
   それぞれ設けられ電気的に外部から閾値電圧を制御でき
   るＭＩＳトランジスタで構成された複数の不揮発性半の
   メモリセル(MC)と、選択されたワード線およびビット線
   の交点に位置するメモリセルにデータを書き込む書き込
   み回路(106) と、前記メモリセルに保持されたデータを
   検出して出力するセンスアンプ(107) とを具備する半導
   体記憶装置であって、 前記ワード線に接続されたセルトランジスタに対して該
   セルトランジスタに非選択状態のワード線電位よりも閾
   値が高くなるように書き込む場合、該セルトランジスタ
   のドレインに供給される電流を、当該セルトランジスタ
   のチャネル電流を越えないように、前記ワード線を制御
   するようにしたことを特徴とする半導体記憶装置。
6. 【請求項６】 複数のワード線(WL)と、複数のビット線
   (BL)と、該各ワード線および該各ビット線の交差個所に
   それぞれ設けられ電気的に外部から閾値電圧を制御でき
   るＭＩＳトランジスタで構成された複数の不揮発性のメ
   モリセル(MC)と、選択されたワード線およびビット線の
   交点に位置するメモリセルにデータを書き込む書き込み
   回路(106) と、前記メモリセルに保持されたデータを検
   出して出力するセンスアンプ(107) とを具備する半導体
   記憶装置であって、 前記センスアンプの判定電流を２つの大きさの異なるロ
   ードトランジスタをオンにする組み合せで変化させ、通
   常のデータ読み出し処理、消去時のベリファイ処理、お
   よび、書き込み時のベリファイ処理の３つの処理状態を
   実効するようにしたことを特徴とする半導体記憶装置。
7. 【請求項７】 前記ワード線に接続されたセルトランジ
   スタの書き込みベリファイ時および消去ベリファイ時の
   ワード線電圧は、基準電圧（Ｖss）を昇圧して発生する
   ようにしたことを特徴とする請求項１〜６のいずれかの
   半導体記憶装置。
8. 【請求項８】 前記ワード線に接続されたセルトランジ
   スタの書き込みベリファイ時および消去ベリファイ時の
   ワード線電圧は、同一工程で作成されるＰチャネル型ト
   ランジスタおよびＮチャネル型トランジスタを直列にダ
   イオード接続して構成するようにしたことを特徴とする
   請求項１〜６のいずれかの半導体記憶装置。
9. 【請求項９】 複数のメモリセルを有し、複数のブロッ
   クに分割されたリアルセル(208) と、 該リアルセルにおける欠陥個所を置き換える冗長セル(2
   06) と、 前記リアルセルの各ブロックにおける欠陥アドレスを示
   す複数の欠陥アドレス指定手段(201A,Ｔ_A ,201B,Ｔ_B )
   と、 該複数の欠陥アドレス指定手段に対して共通に設けら
   れ、前記複数の欠陥アドレスと前記リアルセルの各ブロ
   ックにおけるアドレスとを比較するアドレス比較手段(2
   04) とを具備することを特徴とする半導体記憶装置。
10. 【請求項１０】 前記半導体記憶装置は、 前記欠陥アドレス指定手段および前記アドレス比較手段
    を有する冗長回路(200) と、 該冗長回路の出力および前記分割されたリアルセルのブ
    ロックを指定するブロックアドレスが供給され、該指定
    されたリアルセルのブロックにおけるメモリセルの選択
    および非選択を制御するリアルセル選択手段(205) と、 前記冗長回路の出力および前記ブロックアドレスが供給
    され、前記冗長セルの選択および非選択を制御する冗長
    セル選択手段(205) とを具備する請求項９の半導体記憶
    装置。
11. 【請求項１１】 複数のメモリセルを有するリアルセル
    アレイ(208) と、 リアルセルにおける欠陥個所を置き換える冗長セル(20
    6) と、 外部からのアドレス入力において欠陥のあるアドレスに
    データを書き込む冗長情報記憶用セルアレイ(221; 221,
    223)と、 該冗長情報記憶用セルアレイを前記アドレス入力により
    選択するセル選択回路(220) と、 該セル選択回路の出力に対応した前記冗長情報記憶用セ
    ルアレイの出力を読み出して、冗長信号を出力する読み
    出し回路(222; 222,224)とを具備する半導体記憶装置。
12. 【請求項１２】 電気的に情報の書き換えが可能な不揮
    発性のメモリセルを有し、該メモリセルに対する情報の
    書き込み若しくは消去を該半導体記憶装置の内に設けた
    内部アルゴリズムに従って自動的に行なう半導体記憶装
    置であって、 前記内部アルゴリズムにおける前記メモリセルに対する
    情報の書き込み若しくは消去時間許容値を可変にするよ
    うにしたことを特徴とする半導体記憶装置。
13. 【請求項１３】 前記最大パルス印加回数の変更は、出
    荷試験時において、通常よりも厳しい条件となるように
    該最大パルス印加回数を少なくするようにしたことを特
    徴とする請求項１２の半導体記憶装置。
14. 【請求項１４】 複数のワード線(WL)と、複数のビット
    線(BL)と、該各ワード線および該各ビット線の交差個所
    にそれぞれ設けられ電気的に外部から閾値電圧を制御で
    きるＭＩＳトランジスタで構成された複数のメモリセル
    (MC0) と、書き込み用電圧(Vpp) を前記メモリセルのド
    レインに印加する書き込み電圧供給用トランジスタ(40
    6) とを具備する半導体記憶装置であって、 前記書き込み電圧供給用トランジスタをＰチャネル型Ｍ
    ＩＳトランジスタで構成し、前記書き込み用電圧を前記
    メモリセルのドレインに有効に印加するようにしたこと
    を特徴とする半導体記憶装置。
15. 【請求項１５】 複数のワード線(WL)と、複数のビット
    線(BL)と、該各ワード線および該各ビット線の交差個所
    にそれぞれ設けられ電気的に外部から閾値電圧を制御で
    きるＭＩＳトランジスタで構成された複数のメモリセル
    (MC0) と、書き込み用電圧(Vpp) を前記メモリセルのド
    レインに印加する書き込み電圧供給用トランジスタ(40
    6) と、 前記書き込み電圧供給用トランジスタをＮチャネル型Ｍ
    ＩＳトランジスタで構成し、ゲート電極を書き込み用電
    圧と該Ｎチャネル型ＭＩＳトランジスタの閾値電圧の和
    以上に昇圧する昇圧手段を具備することを特徴とする半
    導体記憶装置。
16. 【請求項１６】 複数のワード線(WL)と、複数のビット
    線(BL)と、該各ワード線および該各ビット線の交差個所
    にそれぞれ設けられフローティングゲートへの電荷の注
    入の有無により電気的に外部から閾値電圧を制御できる
    ＭＩＳトランジスタで構成された複数のメモリセルトラ
    ンジスタ(MC)を有するメモリセルアレイとを具備し、該
    メモリセルアレイの複数のメモリセルトランジスタのフ
    ローティングゲートより同時に電荷の放出を行って一括
    消去を行い得る半導体記憶装置であって、 読み出し時の選択ワード線に対して通常の選択電圧を印
    加し、該選択ワード線に接続されたメモリセルトランジ
    スタを選択する第１の電源回路(5021)と、 読み出し時の非選択ワード線に対して、前記一括消去に
    より過剰消去状態になったメモリセルトランジスタを含
    めて非選択にする第２の電源回路(5025)とを具備するこ
    とを特徴とする半導体記憶装置。
17. 【請求項１７】 前記メモリセルトランジスタをエンハ
    ンスメント型のＮチャネル型ＭＩＳトランジスタで構成
    し、前記第１の電源回路を通常の正電圧（Ｖcc）を発生
    する正電圧電源として構成し、且つ、前記第２の電源回
    路を前記一括消去による過剰消去でデプレッション型と
    して機能するようになった前記Ｎチャネル型ＭＩＳトラ
    ンジスタをカットオフする所定の負電圧を発生する負電
    圧電源として構成したことを特徴とする請求項１６の半
    導体記憶装置。
18. 【請求項１８】 複数のワード線(WL)と、複数のビット
    線(BL)と、該各ワード線および該各ビット線の交差個所
    にそれぞれ設けられフローティングゲートへの電荷の注
    入の有無により電気的に外部から閾値電圧を制御できる
    ＭＩＳトランジスタで構成された複数のメモリセルトラ
    ンジスタ(MC)を有するメモリセルアレイとを具備し、該
    メモリセルアレイの複数のメモリセルトランジスタのフ
    ローティングゲートより同時に電荷の放出を行って一括
    消去を行い得る半導体記憶装置であって、 読み出し時の選択ワード線に対して通常の電圧を印加
    し、該選択ワード線に接続されたメモリセルトランジス
    タを選択する第１のロウデコーダ(5221)と、 該選択ワード線に接続されたメモリセルトランジスタの
    ソースに対して所定電位の電源電圧（Ｖss) を印加する
    と共に、読み出し時の非選択ワード線に接続された全て
    のメモリセルトランジスタのソースに対して前記一括消
    去により過剰消去状態になったメモリセルトランジスタ
    を含めて非選択状態とする電圧を印加する第２のロウデ
    コーダ(5222)とを具備することを特徴とする半導体記憶
    装置。
19. 【請求項１９】 前記メモリセルトランジスタをエンハ
    ンスメント型のＮチャネル型ＭＩＳトランジスタで構成
    し、 前記第２のロウデコーダを、選択ワード線に接続された
    メモリセルトランジスタのソースに対して低電位の電源
    電圧（Ｖss) を印加し、非選択ワード線に接続された全
    てのメモリセルトランジスタのソースに対して選択され
    たビット線のレベル以上の電圧を印加するようにしたこ
    とを特徴とする請求項１８の半導体記憶装置。
20. 【請求項２０】 前記第２のロウデコーダは、読み出し
    時の非選択ワード線に接続された全てのメモリセルトラ
    ンジスタのソースに対して、前記選択されたビット線の
    レベルと等しい電圧を印加するようにしたことを特徴と
    する請求項１９の半導体記憶装置。
21. 【請求項２１】 複数のワード線(WL)と、複数のビット
    線(BL)と、該各ワード線および該各ビット線の交差個所
    にそれぞれ設けられフローティングゲートへの電荷の注
    入の有無により電気的に外部から閾値電圧を制御できる
    ＭＩＳトランジスタで構成された複数のメモリセルトラ
    ンジスタ(MC)を有するメモリセルアレイとを具備し、該
    メモリセルアレイの複数のメモリセルトランジスタのフ
    ローティングゲートより同時に電荷の放出を行って一括
    消去を行い得る半導体記憶装置の過剰消去セル救済方法
    であって前記一括消去により過剰消去となったメモリセ
    ルトランジスタを検出し、該過剰消去のメモリセルトラ
    ンジスタに対して書き込み処理を行って該過剰消去とな
    ったメモリセルトランジスタを救済するようにしたこと
    を特徴とする半導体記憶装置の過剰消去セル救済方法。
22. 【請求項２２】 複数のワード線(WL)と、複数のビット
    線(BL)と、該各ワード線および該各ビット線の交差個所
    にそれぞれ設けられフローティングゲートへの電荷の注
    入の有無により電気的に外部から閾値電圧を制御できる
    ＭＩＳトランジスタで構成された複数のメモリセルトラ
    ンジスタ(MC)を有するメモリセルアレイとを具備する半
    導体記憶装置であって、 消去前に前記メモリセルアレイの全てのメモリセルトラ
    ンジスタに対して書き込み処理を行う消去前書き込み手
    段と、 該消去前書き込みが行われたメモリセルアレイの全ての
    メモリセルトランジスタに対して消去処理および消去ベ
    リファイを行う消去手段と、 該消去処理および消去ベリファイが行われたメモリセル
    アレイにおいて、過剰消去のメモリセルトランジスタを
    検出する過剰消去セル検出手段と、 該検出された過剰消去セルに対して書き込み処理を行っ
    て過剰消去セルを救済する過剰消去セル救済手段とを具
    備することを特徴とする半導体記憶装置。
23. 【請求項２３】 複数のワード線(WL)と、複数のビット
    線(BL)と、該各ワード線および該各ビット線の交差個所
    にそれぞれ設けられ電気的に外部から閾値電圧を制御で
    きるＭＩＳトランジスタで構成された複数の不揮発性の
    メモリセル(MC)とを具備し、該複数の不揮発性メモリセ
    ルは、ブロックアドレスバッファからのブロック選択信
    号により選択される複数のセルブロック(B10,B20) を構
    成している半導体記憶装置であって、 前記各セルブロックは、データ消去手段を備え、且つ、
    前記ブロック選択信号をラッチする手段を有し、該ブロ
    ック選択信号がラッチされたセルブロックのデータ消去
    を同時に行うようにしたことを特徴とする半導体記憶装
    置。
24. 【請求項２４】 前記半導体記憶装置は、前記各セルブ
    ロックにおけるセルデータを判定するデータ判定回路(7
    271,7272) と、書き込み並びに書き込みベリファイ時の
    期待値データおよび消去ベリファイ時の期待値データを
    格納する期待値データ格納回路(7021,7022) と、前記デ
    ータ判定回路の出力信号と前記期待値データとを比較し
    一致信号を発生する一致回路(7031,7032) と、前記各セ
    ルブロックに対する一致信号の論理積をとる論理回路(7
    04) とを備えることを特徴とする請求項２３の半導体記
    憶装置。
25. 【請求項２５】 前記半導体記憶装置は、前記各セルブ
    ロックにおけるセルデータを判定するデータ判定回路(7
    271,7272) と、書き込み並びに書き込みベリファイ時の
    期待値データおよび消去ベリファイ時の期待値データを
    発生する期待値データ発生回路(7041,7042) と、前記デ
    ータ判定回路の出力信号と前記期待値データとを比較し
    一致信号を発生する一致回路(7031,7032) と、前記各セ
    ルブロックに対する一致信号の論理積をとる論理回路(7
    04) とを備えることを特徴とする請求項２３の半導体記
    憶装置。