JP4714380B2 - 小占有面積の行デコーディング回路を有するフラッシュメモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、占有レイアウト面積を縮小できる行デコ−ダ回路を備えたフラッシュメモリ装置に関する。
【０００２】
【従来の技術】
一般的に、デ−タを貯蔵するための半導体メモリ装置は揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分類される。揮発性半導体メモリ装置はパワ−オフ時デ−タを失う反面、不揮発性半導体メモリ装置はパワ−オフ時でもデ−タを維持する。そのため、不揮発性半導体メモリ装置は急に電源が遮断される応用分野に広く使用されてきた。
【０００３】
ＮＯＲ型フラッシュメモリ装置のような不揮発性半導体メモリ装置は電気的に消去及びプログラム可能なＲＯＭセルを含み、そのようなセルは“フラッシュＥＥＰＲＯＭ”と呼ばれる。一般的に、フラッシュＥＥＰＲＯＭセルはセルトランジスタを含む。セルトランジスタは、図１に示すように、第１導電型（例えば、Ｐ型）の半導体基板１又はバルクと、相互離れている第２導電型（例えば、Ｎ型）のソ−ス及びドレイン領域２，３と、電荷を貯蔵してソ−ス及びドレイン領域２，３の間のチャネル上に配置された浮遊ゲ−ト４と、浮遊ゲ−ト４上に配置された制御ゲ−ト５とを含む。浮遊ゲ−ト４と制御ゲ−ト５とは電気的に相互分離されている。ソ−ス領域２はソ−スラインＳＬに連結され、ドレイン領域３はビットラインＢＬに連結され、制御ゲ−ト５はワ−ドラインＷＬに連結される。
【０００４】
図２には不揮発性半導体メモリ装置、特に、ＮＯＲ型フラッシュメモリ装置がブロック図の形態で示されている。メモリ装置はメモリセルアレイを含み、アレイは複数の、例えば、２個のブロック又はセクタ１０で分離される。各セクタ１０は複数のフラッシュＥＥＰＲＯＭセルで構成され、セルは行（又はワ−ドライン）と列（又はビットライン）とのマトリックス状に配列される。メモリ装置はグロ−バルワ−ドラインデコ−ダ回路１２、セクタ１０に各々対応するロ−カルデコ−ダ回路１４、そして、ロ−カルデコ−ダ回路１４に各々対応するセクタプリデコ−ダ回路１６を含む。
【０００５】
図２に示すように、複数のグロ−バルワ−ドライン（ＧＷＬｉ，ｉ＝０〜ｎ）がセクタ１０を通じて並列に配列されてグロ−バルワ−ドラインデコ−ダ回路１２に連結される。ロ−カルデコ−ダ回路１４の各々はグロ−バルワ−ドラインＧＷＬｉに各々対応するように連結された複数のロ−カルデコ−ダで構成される。各セクタ１０内に配列されたワ−ドラインは複数のセグメントに分離され、各セグメントは複数のワ−ドラインで構成される。各セクタのワ−ドラインのセグメントは各セクタ１０のロ−カルデコ−ダに各々対応する。各セグメントのワ−ドラインは対応するロ−カルデコ−ダに共通に連結される。各セクタ１０に対応するセクタプリデコ−ダ回路１６は各セグメントのワ−ドラインに各々対応する選択信号Ｓｉを各ロ−カルデコ−ダに供給する。
【０００６】
任意のグロ−バルワ−ドラインＧＷＬｎに連結されたロ−カルデコ−ダの詳細回路図が図３に示されている。ロ−カルデコ−ダはグロ−バルワ−ドラインＧＷＬｎとグロ−バルワ−ドラインＧＷＬｎに対応するセグメントのワ−ドラインＷＬ０−ＷＬｍとに連結され、グロ−バルワ−ドラインＧＷＬｎの信号及び選択信号Ｓ０−Ｓｍに応答してワ−ドラインＷＬ０−ＷＬｍ中の一つを選択する。ロ−カルデコ−ダはインバ−タＩＮＶ１、複数のＰＭＯＳトランジスタＭＰ０，ＭＰ１，…，ＭＰ２、複数の第１ＮＭＯＳトランジスタＭＮ０，ＭＮ２，…，ＭＮ４そして複数の第２ＮＭＯＳトランジスタＭＮ１，ＭＮ３，…，ＭＮ５で構成され、図３に示すように連結されている。
【０００７】
図４は各動作モ−ドによる従来のＮＯＲ型フラッシュメモリ装置のバイアス条件を示す図面である。以後、従来のＮＯＲ型フラッシュメモリ装置の消去／読み取り／プログラム動作によるロ−カルデコ−ダ回路動作を図２乃至図４に基づき詳細に説明する。ただし、二個のセクタ１０中の一つが選択されたと仮定する。
【０００８】
プログラム動作時、グロ−バルワ−ドラインデコ−ダ１２はグロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎ中の一つを選択し、選択されたグロ−バルワ−ドライン（例えば、ＧＷＬ０）に約９Ｖの電圧を供給する。グロ−バルワ−ドラインデコ−ダ１２は非選択されたグロ−バルワ−ドラインＧＷＬ１−ＧＷＬｎに０Ｖの電圧を供給する。選択されたセクタに対応するセクタプリデコ−ダ回路１６は選択信号Ｓ０−Ｓｍ中の一つ（例えば、Ｓ０）を選択し、選択された信号に約９Ｖの電圧を供給する。この際、非選択された信号Ｓ１−Ｓｍの各々は０Ｖの電圧を有する。プログラム動作が遂行される間、ロ−カルデコ−ダに印加される電圧Ｖｅｘは図４に示すように０Ｖの電圧で維持される。
【０００９】
選択されたグロ−バルワ−ドラインと関連し、前述したバイアス条件によると、ロ−カルデコ−ダ内のＰＭＯＳトランジスタＭＰ０，ＭＰ１，…，ＭＰ２と第１ＮＭＯＳトランジスタＭＮ０，ＭＮ２，…，ＭＮ４とはタ−ンオンされ、第２ＮＭＯＳトランジスタＭＮ１，ＭＮ３，…，ＭＮ５はタ−ンオフされる。したがって、ワ−ドラインＷＬ０はＰＭＯＳ及びＮＭＯＳトランジスタＭＰ０，ＭＮ０を通じて選択された選択信号S0から９Ｖの電圧を供給され、残りのワ−ドラインＷＬ１−ＷＬｍは対応するＰＭＯＳ及びＮＭＯＳトランジスタを通じて０Ｖの電圧を供給される。
【００１０】
一方、非選択されたグロ−バルワ−ドラインに関連し、ＰＭＯＳトランジスタＭＰ０，ＭＰ１，…，ＭＰ２，第１ＮＭＯＳトランジスタＭＮ０，ＭＮ２，…，ＭＮ４はタ−ンオフされ、第２ＮＭＯＳトランジスタＭＮ１，ＭＮ３，…，ＭＮ５はタ−ンオンされる。したがって、非選択されたグロ−バルワ−ドラインに対応するセグメント各々のワ−ドラインは全て対応する第２ＮＭＯＳトランジスタを通じて電圧Ｖｅｘ（図４参照、例えば、０Ｖ）を供給される。
【００１１】
選択された信号ラインＧＷＬ０，Ｓ０が９Ｖの代わりに４．５Ｖを供給される点を除外して読み取り動作はプログラム動作と同一であるから、それに対する説明は省略する。
【００１２】
この分野に熟練された者によく知られているように、選択されたセクタ内の全てのフラッシュメモリセルは同時に消去される。具体的には、図４に示すようにグロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎは全て−９Ｖの電圧を供給され、選択信号Ｓ０−Ｓｍは全て０Ｖの電圧を供給される。この際、選択されたセクタに関連する各ロ−カルデコ−ダには−９Ｖの電圧Ｖｅｘが印加される。前述したバイアス条件によると、ＰＭＯＳトランジスタＭＰ０，ＭＰ１，…，ＭＰ２と第１ＮＭＯＳトランジスタＭＮ０，ＭＮ２，…，ＭＮ４とはタ−ンオフされる反面、第２ＮＭＯＳトランジスタＭＮ１，ＭＮ３，…，ＭＮ５はタ−ンオンされる。したがって、選択されたセクタ内の全てのワ−ドラインには−９Ｖの電圧Ｖｅｘが供給される。
【００１３】
【発明が解決しようとする課題】
従来のロ−カルデコ−ダ回路によると、ワ−ドライン当たり３個のＭＯＳトランジスタ（即ち、２個のＮＭＯＳトランジスタと一つのＰＭＯＳトランジスタ）が要求される。これはロ−カルデコ−ダ回路に対応するレイアウト面積の増加によりチップサイズの増加原因になる。
本発明は、占有面積を縮小できる行デコ−ダ回路を備えた不揮発性半導体メモリ装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
前述の目的を達成するために本発明によると、フラッシュメモリ装置は複数の第１ワ−ドライン、複数のビットライン及びワ−ドラインとビットラインとの交差領域に配列された複数のフラッシュＥＥＰＲＯＭセルを備えたメモリセルアレイと、第１ワ−ドラインに各々対応するようにメモリセルアレイを通じて配列された複数の第２ワ−ドラインと、第１ワ−ドラインに連結され、各動作モ−ド時に第１ワ−ドラインに印加されるワ−ドライン電圧で第２ワ−ドラインを駆動する第１選択回路と、制御信号に応答して第１ワ−ドラインと第２ワ−ドラインとを連結するスイッチ回路と、メモリセルアレイを選択するためのアドレス情報により制御信号を発生する第２選択回路とを含む。スイッチ回路は対応する第１及び第２ワ−ドラインの間に各々連結された複数の空乏型ＭＯＳトランジスタを備え、空乏型ＭＯＳトランジスタは制御信号により共通に制御される。
空乏型ＭＯＳトランジスタの各々は負のスレッショルド電圧を有する空乏型ＮＭＯＳトランジスタを含む。
【００１５】
第１選択回路は第２ワ−ドラインに各々連結され、各々が対応する第２ワ−ドラインをワ−ドライン電圧で駆動する複数のデコ−ダを含み、デコ−ダの各々は対応する第２ワ−ドラインが欠陥のある時、消去動作中、ワ−ドライン電圧が対応する第２ワ−ドラインから供給されることを防止する手段を含む。
【００１６】
フラッシュメモリ装置は複数の第３ワ−ドライン、複数の第２ビットライン及び第３ワ−ドラインとビットラインとの交差領域に配列された複数の第２フラッシュＥＥＰＲＯＭセルを有する第２メモリセルアレイと、第２制御信号に応答して第３ワ−ドラインを第２ワ−ドラインと連結する第２スイッチ回路と、第２メモリセルアレイを選択するためのアドレス情報により第２制御信号を発生する第３選択回路とを付加的に含む。
【００１７】
第２スイッチ回路は対応する第２及び第３ラインの間に各々連結された複数の第２空乏型ＭＯＳトランジスタを含み、第２空乏型ＭＯＳトランジスタは第２制御信号により共通に制御される。
第２空乏型ＭＯＳトランジスタの各々は負のスレッショルド電圧を有する空乏型ＮＭＯＳトランジスタを含む。
【００１８】
消去動作中に第１及び第２メモリセルアレイ中の一つが選択される時、選択されないメモリセルアレイに対応するスイッチ回路に印加される制御信号の電圧レベルは、選択されないメモリセルアレイ内のワ−ドラインがフロ−ティングされるように、空乏型ＮＭＯＳトランジスタのスレッショルド電圧より低く設定される。
【００１９】
【発明の実施の形態】
以下、本発明による望ましい実施の形態を参照図面に基づき詳細に説明する。
図５を参照すると、本発明による不揮発性半導体メモリ装置がブロック図の形態で示されている。不揮発性半導体メモリ装置はメモリセルアレイを含み、アレイは複数のセクタ又はブロックに分離されている。セクタの各々は行（又はワ−ドライン）と列（又はビットライン）とに配列された複数のメモリセルを含む。ただし、説明の便宜上、２個のセクタ１００ａ，１００ｂがメモリセルアレイを構成するものとする。メモリ装置は複数のグロ−バルワ−ドラインＧＷＬｉ（ｉ＝０〜ｎ）を含み、グロ−バルワ−ドラインＧＷＬｉはセクタ１００ａ，１００ｂを通じて並列に配列される。
【００２０】
この実施形態において、各セクタ１００ａ，１００ｂ内のワ−ドラインＷＬｉ（以後、“ロ−カルワ−ドライン”と称する）の数はグロ−バルワ−ドラインＧＷＬｉの数と同一である。即ち、ロ−カルワ−ドライン対グロ−バルワ−ドラインの比は１：１である。
【００２１】
本発明のメモリ装置はグロ−バルワ−ドラインデコ−ダ回路１２０、第１及び第２ロ−カルデコ−ダ回路１４０ａ，１４０ｂ及び第１及び第２セクタ選択回路１６０ａ，１６０ｂを含む。グロ−バルワ−ドラインデコ−ダ回路１２０にはグロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎが連結される。第１及び第２ロ−カルデコ−ダ回路１４０ａ，１４０ｂはセクタ１００ａ，１００ｂに各々対応し、第１及び第２セクタ選択回路１６０ａ，１６０ｂは第１及び第２セクタ選択回路１４０ａ，１４０ｂに各々対応する。
【００２２】
図５にすように、第１及び第２ロ−カルデコ−ダ回路１４０ａ，１４０ｂの各々は複数の空乏型ＮＭＯＳトランジスタＭ０−Ｍｎを含み、各トランジスタは対応するセクタのロ−カルワ−ドラインＷＬ０−ＷＬｎに対応する。第１ロ−カルデコ−ダ回路１４０ａの空乏型ＮＭＯＳトランジスタＭ０−Ｍｎは第１セクタ選択回路１６０ａから供給される選択信号又は制御信号ＳＷＳａに共通に連結されるゲ−トを有する。同様に、第２ロ−カルデコ−ダ回路１４０ｂの空乏型ＮＭＯＳトランジスタＭ０−Ｍｎは第２セクタ選択回路１６０ｂから供給される選択信号又は制御信号ＳＷＳｂに共通に連結されたゲ−トを有する。
【００２３】
図６には、任意のグロ−バルワ−ドラインに対応するグロ−バルワ−ドラインデコ−ダ回路の望ましい実施例が示されている。グロ−バルワ−ドラインデコ−ダ１２０は対応するグロ−バルワ−ドラインに連結され、行プリデコ−ダ回路（図示せず）からのデコ−ダ信号Ｄｉ，Ｄｊに応答してグロ−バルワ−ドラインをワ−ドライン電圧Ｖｐｘ／Ｖｅｘで駆動する。グロ−バルワ−ドラインデコ−ダは２個のＰＭＯＳトランジスタ１２１，１２２、４個のＮＭＯＳトランジスタ１２３，１２４，１２５,１２７、フュ−ズ１２６、ＮＡＮＤゲ−ト１２８そしてＮＯＲゲ−ト１２９を含み、図６に示されたように連結されている。
【００２４】
ここで、ＰＭＯＳ及びＮＭＯＳトランジスタ１２２，１２５はドライバを構成し、ＮＡＮＤゲ−ト１２８，ＮＯＲゲ−ト１２９，ＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２３，１２４はドライバ駆動を制御するための回路を構成し、フュ−ズ１２６とＮＭＯＳトランジスタ１２７とは対応するグロ−バルワ−ドラインに欠陥のある時、消去動作中電圧Ｖｅｘが対応するグロ−バルワ−ドラインに供給されることを防止する手段を構成する。
【００２５】
プログラム／読み取り動作時、ＮＡＮＤゲ−ト１２８の出力がデコ−ダ信号Ｄｉによりロ−になり、ＮＭＯＳトランジスタ１２４がデコ−ダ信号Ｄｊによりタ−ンオンされる時、選択されたグロ−バルワ−ドラインＧＷＬはＰＭＯＳトランジスタ１２２を通じて電圧Ｖｐｘで駆動され、選択されないグロ−バルワ−ドラインはフュ−ズ１２６とＮＭＯＳトランジスタ１２７との中でいずれか一つを通じて電圧Ｖｅｘで駆動される。グロ−バルワ−ドラインデコ−ダ回路で使用される各信号の電圧レベルが図８に要約されている。
【００２６】
前述したように、グロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎが各セクタ１００ａ／１００ｂのロ−カルワ−ドラインＷＬ０−ＷＬｎに対応するように配列されているので、隣接したグロ−バルワ−ドラインWL0−WLｎが対応するローカルワードラインWL0―WLｎに電気的に連結できる。欠陥のあるグロ−バルワ−ドラインはプログラム／読み取り／消去動作中選択されないように冗長回路（図示せず）により対応する冗長ワ−ドラインで代替される。
【００２７】
具体的には、任意のグロ−バルワ−ドラインに欠陥のある時、欠陥のあるグロ−バルワ−ドラインに対応するフュ−ズ１２６は切断される。プログラム／読み取り動作時、ＮＯＲゲ−ト１２９に印加されるワ−ドラインディスエ−ブル信号ＷＬｄｉｓはロ−レベルからハイレベルへ遷移し、制御信号ＥＲＡ Ｖｎｅｇはハイレベルになる（図８参照）。したがって、ＮＭＯＳトランジスタ１２３はデコ−ダ信号Ｄｉ，Ｄｊに関係なくタ−ンオフされ、結合グロ−バルワ−ドラインはＮＭＯＳトランジスタ１２７を通じて電圧Ｖｅｘに連結される。消去動作時、信号ＥＲＡ ＶｎｅｇはＮＭＯＳトランジスタ１２７がタ−ンオフされるように負の電圧レベル（例えば、−９Ｖ）を有する。したがって、消去動作中に、電圧Ｖｅｘが欠陥グロ−バルワ−ドラインに供給されることが防止できる。
【００２８】
もし−９Ｖの電圧Ｖｅｘが消去動作中欠陥グロ−バルワ−ドラインへ印加されると、欠陥グロ−バルワ−ドライン即ち、欠陥グロ−バルワ−ドラインに対応するロ−カルワ−ドラインに連結されたメモリセルは過って消去される。これはプログラム動作中過って消去されたセルに連結されたビットライン上の電荷が過って消去されたセルを通じて漏泄され、結局プログラムフェイルを招く。
【００２９】
図７は本発明によるセクタ選択回路の望ましい実施例である。セクタ選択回路１６０ａ，１６０ｂは２個のＮＡＮＤゲ−ト１６１，１６３、ＯＲゲ−ト１６２、３個のＰＭＯＳトランジスタ１６４，１６５,１６９、３個のＮＭＯＳトランジスタ１６６，１６８,１７０、そしてインバ−タ１６７で構成され、図７に示すように連結されている。プログラム／読み取り動作時、セクタ選択回路１６０ａ／１６０ｂは制御信号ＳＥＣＴｉ，ＥＲＡに応答して選択された信号ラインＳＷＳａ／ＳＷＳｂへ電圧Ｖｐｘを印加し、選択されない信号ラインＳＷＳｂ／ＳＷＳａへ電圧Ｖｅｘｍを印加する。制御信号ＳＥＣＴｉはセクタイネ−ブル信号であり、制御信号ＥＲＡは消去動作を示す。
【００３０】
例えば、制御信号ＳＥＣＴｉがハイレベルであり、制御信号ＥＲＡがハイレベルの時、即ち選択されたセクタの場合において、ＮＭＯＳトランジスタ１６６，１７０とＰＭＯＳトランジスタ１６５とはタ−ンオンされ、その結果信号ラインＳＷＳａ／ＳＷＳｂは電圧Ｖｅｘｍに連結される。制御信号ＳＥＣＴｉがロ−レベルであり、制御信号ＥＲＡがハイレベルの時、即ち選択されないセクタの場合において、ＮＭＯＳトランジスタ１６８とＰＭＯＳトランジスタ１６９とはタ−ンオンされ、その結果信号ラインＳＷＳａ／ＳＷＳｂは電圧Ｖｐｘに連結される。
【００３１】
この実施形態において、セクタ選択回路は消去動作時選択されたセクタの信号ラインと、非選択されたセクタの信号ラインＳＷＳａ，ＳＷＳｂ（又はＳＷＳｂ，ＳＷＳａ）とに他の電圧Ｖｅｘｍを印加する。具体的には、選択されたセクタに関連する選択信号ＳＷＳａ／ＳＷＳｂが０Ｖの電圧を有し、選択されないセクタに関連する信号ＳＷＳｂ／ＳＷＳａが−１１Ｖの電圧を有するように、電圧Ｖｅｘｍが負の電圧レベルシフト（図示せず）を通じてセクタ選択回路１６０ａ／１６０ｂに印加される。以下詳細に説明する。
【００３２】
図８は本発明によるメモリ装置の各動作モ−ドのバイアス条件を示した図表である。本発明による読み取り、プログラム及び消去動作を参照図面に基づき詳細に説明する。図５のセクタ１００ａが選択されてセクタ１００ｂが選択されないとの仮定で、プログラム／読み取り／消去動作を説明する。
【００３３】
グロ−バルワ−ドラインデコ−ダ回路１２０がプログラム／読み取り動作時、任意のグロ−バルワ−ドライン（例えば、ＧＷＬ０）を選択する時、グロ−バルワ−ドラインデコ−ダ回路１２０は選択されたグロ−バルワ−ドラインＧＷＬ０へ９Ｖ／４．５Ｖの電圧を供給して選択されないグロ−バルワ−ドラインＧＷＬ１−ＧＷＬｎへ０Ｖの電圧を供給する。第１セクタ選択回路１６０ａは９Ｖ／４．５Ｖの電圧レベルを有する選択信号又は制御信号ＳＷＳａを出力する。これにより、空乏型ＮＭＯＳトランジスタＭ０−Ｍｎがタ−ンオンされ、その結果ロ−カルワ−ドラインＷＬ０は９Ｖ／４．５Ｖの電圧を供給されて他のロ−カルワ−ドラインＷＬ１−ＷＬｎは０Ｖの電圧を供給される。
【００３４】
一方、プログラム／読み取り動作時、第２セクタ選択回路１６０ｂは０Ｖの電圧レベルを有する選択信号又は制御信号ＳＷＳｂを出力する。選択されたグロ−バルワ−ドラインＧＷＬ０の電圧が９Ｖ／４．５Ｖであり、空乏型ＮＭＯＳトランジスタＭ０のゲ−ト電圧が０Ｖなので、非選択されたセクタ１００ｂ内のロ−カルワ−ドラインＷＬ０は空乏型ＮＭＯＳトランジスタＭ０のスレッショルド電圧の絶対値まで充電される。しかし、これはメモリ装置の全般的な動作に影響を及ぼすことなく、これは選択されないセクタ１００ｂと関連する列ディコ−ディング回路（図示せず）がディスエ−ブルされるだけである。
【００３５】
消去動作時、図８に示すように、選択されたセクタ１００ａの全てのロ−カルワ−ドラインには−９Ｖの電圧が供給され、非選択されたセクタ１００ｂの全てのロ−カルワ−ドラインはフロ−ティングされる。具体的には、グロ−バルワ−ドラインデコ−ダ回路１２０は−９Ｖの電圧Ｖｅｘをグロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎに供給する。この際、第１セクタ選択回路１６０ａは０Ｖの電圧レベルを有する選択信号ＳＷＳａを出力する。これによりグロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎの電圧Ｖｅｘ（即ち、−９Ｖ）が対応する空乏型ＮＭＯＳトランジスタＭ０−Ｍｎを通じて選択されたセクタＧＷＬｎ内の対応するロ−カルワ−ドラインへ伝達される。
【００３６】
選択されたセクタが消去される間に、グロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎの電圧Ｖｅｘ−９Ｖが選択されないセクタ１００ｂ内のロ−カルワ−ドラインへ供給されることを防止しなければならない。これのため、本発明による第２セクタ選択回路１６０ｂは−１１Ｖの電圧Ｖｅｘｍレベル（空乏型ＮＭＯＳトランジスタのスレッショルド電圧が−２Ｖの場合）を有する選択信号ＳＷＳｂを出力し、その結果第２ロ−カルデコ−ダ回路１４０ｂの空乏型ＮＭＯＳトランジスタＭ０−Ｍｎはターンオフされる。これにより選択されないセクタ１００ｂのロ−カルワ−ドラインがフロ−ティングされ、その結果グロ−バルワ−ドラインの電圧が選択されないセクタ１００ｂのロ−カルワ−ドラインへ供給されることが防止できる。
【００３７】
前述したように、ロ−カルデコ−ダ回路はグロ−バルワ−ドラインとロ−カルワ−ドラインとを連結するための一つの空乏型ＮＭＯＳトランジスタを用いて実現される。したがって、チップサイズに対するロ−カルデコ−ダ回路の負担が軽減される。
【００３８】
前記グロ−バルワ−ドライン対ロ−カルワ−ドラインの比が１：１なので、図９に示すように、ロ−カルデコ−ダ回路１４０ａ／１４０ｂは奇数番ロ−カルデコ−ダと偶数番ロ−カルデコ−ダとで構成される。この際、セクタ選択回路１６０ａ´はロ−カルワ−ドラインを選択するためのアドレス信号の最下位ビットにより選択信号ＳＷＳａｅ，ＳＷＳａｏ中の一つを活性化させる。これによりセクタの一方側に配置された空乏型ＮＭＯＳトランジスタ（奇数番目又は偶数番目）がタ−ンオンされ、その結果ポンピングされた電圧の電流消耗量が減少する。
【００３９】
【発明の効果】
前述したように、ロ−カルデコ−ダ回路がグロ−バルワ−ドラインとロ−カルワ−ドラインとを連結するための一つの空乏型ＮＭＯＳトランジスタを用いて実現されるので、チップサイズに対するロ−カルデコ−ダ回路の負担が軽減される。
【図面の簡単な説明】
【図１】電気的に消去及びプログラム可能な読み出し専用メモリセルの断面図。
【図２】従来の不揮発性半導体メモリ装置を示したブロック図。
【図３】図２に示されたロ−カルデコ−ダ回路を示した回路図。
【図４】従来のメモリ装置による各動作モ−ドのバイアス条件を示した図表。
【図５】本発明による不揮発性半導体メモリ装置を示したブロック図。
【図６】図５に示されたグロ−バルワ−ドラインデコ−ダの望ましい実施形態。
【図７】図５に示されたセクタ選択回路の望ましい実施形態。
【図８】本発明のメモリ装置による各動作モ−ドのバイアス条件を示した図表。
【図９】本発明による不揮発性半導体メモリ装置の他の実施形態。
【符号の説明】
１０，１００ａ，１００ｂ ： セクタ
１２，１２０ ： グロ−バルワ−ドラインデコ−ダ
１４，１４０ａ，１４０ｂ ： ロ−カルデコ−ダ回路
１６ ： セクタプリ−デコ−ダ回路
１６０ａ，１６０ｂ，１６０ａ′ ： セクタ選択回路
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、占有レイアウト面積を縮小できる行デコ−ダ回路を備えたフラッシュメモリ装置に関する。
【０００２】
【従来の技術】
一般的に、デ−タを貯蔵するための半導体メモリ装置は揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分類される。揮発性半導体メモリ装置はパワ−オフ時デ−タを失う反面、不揮発性半導体メモリ装置はパワ−オフ時でもデ−タを維持する。そのため、不揮発性半導体メモリ装置は急に電源が遮断される応用分野に広く使用されてきた。
【０００３】
ＮＯＲ型フラッシュメモリ装置のような不揮発性半導体メモリ装置は電気的に消去及びプログラム可能なＲＯＭセルを含み、そのようなセルは“フラッシュＥＥＰＲＯＭ”と呼ばれる。一般的に、フラッシュＥＥＰＲＯＭセルはセルトランジスタを含む。セルトランジスタは、図１に示すように、第１導電型（例えば、Ｐ型）の半導体基板１又はバルクと、相互離れている第２導電型（例えば、Ｎ型）のソ−ス及びドレイン領域２，３と、電荷を貯蔵してソ−ス及びドレイン領域２，３の間のチャネル上に配置された浮遊ゲ−ト４と、浮遊ゲ−ト４上に配置された制御ゲ−ト５とを含む。浮遊ゲ−ト４と制御ゲ−ト５とは電気的に相互分離されている。ソ−ス領域２はソ−スラインＳＬに連結され、ドレイン領域３はビットラインＢＬに連結され、制御ゲ−ト５はワ−ドラインＷＬに連結される。
【０００４】
図２には不揮発性半導体メモリ装置、特に、ＮＯＲ型フラッシュメモリ装置がブロック図の形態で示されている。メモリ装置はメモリセルアレイを含み、アレイは複数の、例えば、２個のブロック又はセクタ１０で分離される。各セクタ１０は複数のフラッシュＥＥＰＲＯＭセルで構成され、セルは行（又はワ−ドライン）と列（又はビットライン）とのマトリックス状に配列される。メモリ装置はグロ−バルワ−ドラインデコ−ダ回路１２、セクタ１０に各々対応するロ−カルデコ−ダ回路１４、そして、ロ−カルデコ−ダ回路１４に各々対応するセクタプリデコ−ダ回路１６を含む。
【０００５】
図２に示すように、複数のグロ−バルワ−ドライン（ＧＷＬｉ，ｉ＝０〜ｎ）がセクタ１０を通じて並列に配列されてグロ−バルワ−ドラインデコ−ダ回路１２に連結される。ロ−カルデコ−ダ回路１４の各々はグロ−バルワ−ドラインＧＷＬｉに各々対応するように連結された複数のロ−カルデコ−ダで構成される。各セクタ１０内に配列されたワ−ドラインは複数のセグメントに分離され、各セグメントは複数のワ−ドラインで構成される。各セクタのワ−ドラインのセグメントは各セクタ１０のロ−カルデコ−ダに各々対応する。各セグメントのワ−ドラインは対応するロ−カルデコ−ダに共通に連結される。各セクタ１０に対応するセクタプリデコ−ダ回路１６は各セグメントのワ−ドラインに各々対応する選択信号Ｓｉを各ロ−カルデコ−ダに供給する。
【０００６】
任意のグロ−バルワ−ドラインＧＷＬｎに連結されたロ−カルデコ−ダの詳細回路図が図３に示されている。ロ−カルデコ−ダはグロ−バルワ−ドラインＧＷＬｎとグロ−バルワ−ドラインＧＷＬｎに対応するセグメントのワ−ドラインＷＬ０−ＷＬｍとに連結され、グロ−バルワ−ドラインＧＷＬｎの信号及び選択信号Ｓ０−Ｓｍに応答してワ−ドラインＷＬ０−ＷＬｍ中の一つを選択する。ロ−カルデコ−ダはインバ−タＩＮＶ１、複数のＰＭＯＳトランジスタＭＰ０，ＭＰ１，…，ＭＰ２、複数の第１ＮＭＯＳトランジスタＭＮ０，ＭＮ２，…，ＭＮ４そして複数の第２ＮＭＯＳトランジスタＭＮ１，ＭＮ３，…，ＭＮ５で構成され、図３に示すように連結されている。
【０００７】
図４は各動作モ−ドによる従来のＮＯＲ型フラッシュメモリ装置のバイアス条件を示す図面である。以後、従来のＮＯＲ型フラッシュメモリ装置の消去／読み取り／プログラム動作によるロ−カルデコ−ダ回路動作を図２乃至図４に基づき詳細に説明する。ただし、二個のセクタ１０中の一つが選択されたと仮定する。
【０００８】
プログラム動作時、グロ−バルワ−ドラインデコ−ダ１２はグロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎ中の一つを選択し、選択されたグロ−バルワ−ドライン（例えば、ＧＷＬ０）に約９Ｖの電圧を供給する。グロ−バルワ−ドラインデコ−ダ１２は非選択されたグロ−バルワ−ドラインＧＷＬ１−ＧＷＬｎに０Ｖの電圧を供給する。選択されたセクタに対応するセクタプリデコ−ダ回路１６は選択信号Ｓ０−Ｓｍ中の一つ（例えば、Ｓ０）を選択し、選択された信号に約９Ｖの電圧を供給する。この際、非選択された信号Ｓ１−Ｓｍの各々は０Ｖの電圧を有する。プログラム動作が遂行される間、ロ−カルデコ−ダに印加される電圧Ｖｅｘは図４に示すように０Ｖの電圧で維持される。
【０００９】
選択されたグロ−バルワ−ドラインと関連し、前述したバイアス条件によると、ロ−カルデコ−ダ内のＰＭＯＳトランジスタＭＰ０，ＭＰ１，…，ＭＰ２と第１ＮＭＯＳトランジスタＭＮ０，ＭＮ２，…，ＭＮ４とはタ−ンオンされ、第２ＮＭＯＳトランジスタＭＮ１，ＭＮ３，…，ＭＮ５はタ−ンオフされる。したがって、ワ−ドラインＷＬ０はＰＭＯＳ及びＮＭＯＳトランジスタＭＰ０，ＭＮ０を通じて選択された選択信号S0から９Ｖの電圧を供給され、残りのワ−ドラインＷＬ１−ＷＬｍは対応するＰＭＯＳ及びＮＭＯＳトランジスタを通じて０Ｖの電圧を供給される。
【００１０】
一方、非選択されたグロ−バルワ−ドラインに関連し、ＰＭＯＳトランジスタＭＰ０，ＭＰ１，…，ＭＰ２，第１ＮＭＯＳトランジスタＭＮ０，ＭＮ２，…，ＭＮ４はタ−ンオフされ、第２ＮＭＯＳトランジスタＭＮ１，ＭＮ３，…，ＭＮ５はタ−ンオンされる。したがって、非選択されたグロ−バルワ−ドラインに対応するセグメント各々のワ−ドラインは全て対応する第２ＮＭＯＳトランジスタを通じて電圧Ｖｅｘ（図４参照、例えば、０Ｖ）を供給される。
【００１１】
選択された信号ラインＧＷＬ０，Ｓ０が９Ｖの代わりに４．５Ｖを供給される点を除外して読み取り動作はプログラム動作と同一であるから、それに対する説明は省略する。
【００１２】
この分野に熟練された者によく知られているように、選択されたセクタ内の全てのフラッシュメモリセルは同時に消去される。具体的には、図４に示すようにグロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎは全て−９Ｖの電圧を供給され、選択信号Ｓ０−Ｓｍは全て０Ｖの電圧を供給される。この際、選択されたセクタに関連する各ロ−カルデコ−ダには−９Ｖの電圧Ｖｅｘが印加される。前述したバイアス条件によると、ＰＭＯＳトランジスタＭＰ０，ＭＰ１，…，ＭＰ２と第１ＮＭＯＳトランジスタＭＮ０，ＭＮ２，…，ＭＮ４とはタ−ンオフされる反面、第２ＮＭＯＳトランジスタＭＮ１，ＭＮ３，…，ＭＮ５はタ−ンオンされる。したがって、選択されたセクタ内の全てのワ−ドラインには−９Ｖの電圧Ｖｅｘが供給される。
【００１３】
【発明が解決しようとする課題】
従来のロ−カルデコ−ダ回路によると、ワ−ドライン当たり３個のＭＯＳトランジスタ（即ち、２個のＮＭＯＳトランジスタと一つのＰＭＯＳトランジスタ）が要求される。これはロ−カルデコ−ダ回路に対応するレイアウト面積の増加によりチップサイズの増加原因になる。
本発明は、占有面積を縮小できる行デコ−ダ回路を備えた不揮発性半導体メモリ装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
前述の目的を達成するために本発明によると、フラッシュメモリ装置は複数の第１ワ−ドライン、複数のビットライン及びワ−ドラインとビットラインとの交差領域に配列された複数のフラッシュＥＥＰＲＯＭセルを備えたメモリセルアレイと、第１ワ−ドラインに各々対応するようにメモリセルアレイを通じて配列された複数の第２ワ−ドラインと、第１ワ−ドラインに連結され、各動作モ−ド時に第１ワ−ドラインに印加されるワ−ドライン電圧で第２ワ−ドラインを駆動する第１選択回路と、制御信号に応答して第１ワ−ドラインと第２ワ−ドラインとを連結するスイッチ回路と、メモリセルアレイを選択するためのアドレス情報により制御信号を発生する第２選択回路とを含む。スイッチ回路は対応する第１及び第２ワ−ドラインの間に各々連結された複数の空乏型ＭＯＳトランジスタを備え、空乏型ＭＯＳトランジスタは制御信号により共通に制御される。
空乏型ＭＯＳトランジスタの各々は負のスレッショルド電圧を有する空乏型ＮＭＯＳトランジスタを含む。
【００１５】
第１選択回路は第２ワ−ドラインに各々連結され、各々が対応する第２ワ−ドラインをワ−ドライン電圧で駆動する複数のデコ−ダを含み、デコ−ダの各々は対応する第２ワ−ドラインが欠陥のある時、消去動作中、ワ−ドライン電圧が対応する第２ワ−ドラインから供給されることを防止する手段を含む。
【００１６】
フラッシュメモリ装置は複数の第３ワ−ドライン、複数の第２ビットライン及び第３ワ−ドラインとビットラインとの交差領域に配列された複数の第２フラッシュＥＥＰＲＯＭセルを有する第２メモリセルアレイと、第２制御信号に応答して第３ワ−ドラインを第２ワ−ドラインと連結する第２スイッチ回路と、第２メモリセルアレイを選択するためのアドレス情報により第２制御信号を発生する第３選択回路とを付加的に含む。
【００１７】
第２スイッチ回路は対応する第２及び第３ラインの間に各々連結された複数の第２空乏型ＭＯＳトランジスタを含み、第２空乏型ＭＯＳトランジスタは第２制御信号により共通に制御される。
第２空乏型ＭＯＳトランジスタの各々は負のスレッショルド電圧を有する空乏型ＮＭＯＳトランジスタを含む。
【００１８】
消去動作中に第１及び第２メモリセルアレイ中の一つが選択される時、選択されないメモリセルアレイに対応するスイッチ回路に印加される制御信号の電圧レベルは、選択されないメモリセルアレイ内のワ−ドラインがフロ−ティングされるように、空乏型ＮＭＯＳトランジスタのスレッショルド電圧より低く設定される。
【００１９】
【発明の実施の形態】
以下、本発明による望ましい実施の形態を参照図面に基づき詳細に説明する。
図５を参照すると、本発明による不揮発性半導体メモリ装置がブロック図の形態で示されている。不揮発性半導体メモリ装置はメモリセルアレイを含み、アレイは複数のセクタ又はブロックに分離されている。セクタの各々は行（又はワ−ドライン）と列（又はビットライン）とに配列された複数のメモリセルを含む。ただし、説明の便宜上、２個のセクタ１００ａ，１００ｂがメモリセルアレイを構成するものとする。メモリ装置は複数のグロ−バルワ−ドラインＧＷＬｉ（ｉ＝０〜ｎ）を含み、グロ−バルワ−ドラインＧＷＬｉはセクタ１００ａ，１００ｂを通じて並列に配列される。
【００２０】
この実施形態において、各セクタ１００ａ，１００ｂ内のワ−ドラインＷＬｉ（以後、“ロ−カルワ−ドライン”と称する）の数はグロ−バルワ−ドラインＧＷＬｉの数と同一である。即ち、ロ−カルワ−ドライン対グロ−バルワ−ドラインの比は１：１である。
【００２１】
本発明のメモリ装置はグロ−バルワ−ドラインデコ−ダ回路１２０、第１及び第２ロ−カルデコ−ダ回路１４０ａ，１４０ｂ及び第１及び第２セクタ選択回路１６０ａ，１６０ｂを含む。グロ−バルワ−ドラインデコ−ダ回路１２０にはグロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎが連結される。第１及び第２ロ−カルデコ−ダ回路１４０ａ，１４０ｂはセクタ１００ａ，１００ｂに各々対応し、第１及び第２セクタ選択回路１６０ａ，１６０ｂは第１及び第２セクタ選択回路１４０ａ，１４０ｂに各々対応する。
【００２２】
図５にすように、第１及び第２ロ−カルデコ−ダ回路１４０ａ，１４０ｂの各々は複数の空乏型ＮＭＯＳトランジスタＭ０−Ｍｎを含み、各トランジスタは対応するセクタのロ−カルワ−ドラインＷＬ０−ＷＬｎに対応する。第１ロ−カルデコ−ダ回路１４０ａの空乏型ＮＭＯＳトランジスタＭ０−Ｍｎは第１セクタ選択回路１６０ａから供給される選択信号又は制御信号ＳＷＳａに共通に連結されるゲ−トを有する。同様に、第２ロ−カルデコ−ダ回路１４０ｂの空乏型ＮＭＯＳトランジスタＭ０−Ｍｎは第２セクタ選択回路１６０ｂから供給される選択信号又は制御信号ＳＷＳｂに共通に連結されたゲ−トを有する。
【００２３】
図６には、任意のグロ−バルワ−ドラインに対応するグロ−バルワ−ドラインデコ−ダ回路の望ましい実施例が示されている。グロ−バルワ−ドラインデコ−ダ１２０は対応するグロ−バルワ−ドラインに連結され、行プリデコ−ダ回路（図示せず）からのデコ−ダ信号Ｄｉ，Ｄｊに応答してグロ−バルワ−ドラインをワ−ドライン電圧Ｖｐｘ／Ｖｅｘで駆動する。グロ−バルワ−ドラインデコ−ダは２個のＰＭＯＳトランジスタ１２１，１２２、４個のＮＭＯＳトランジスタ１２３，１２４，１２５,１２７、フュ−ズ１２６、ＮＡＮＤゲ−ト１２８そしてＮＯＲゲ−ト１２９を含み、図６に示されたように連結されている。
【００２４】
ここで、ＰＭＯＳ及びＮＭＯＳトランジスタ１２２，１２５はドライバを構成し、ＮＡＮＤゲ−ト１２８，ＮＯＲゲ−ト１２９，ＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２３，１２４はドライバ駆動を制御するための回路を構成し、フュ−ズ１２６とＮＭＯＳトランジスタ１２７とは対応するグロ−バルワ−ドラインに欠陥のある時、消去動作中電圧Ｖｅｘが対応するグロ−バルワ−ドラインに供給されることを防止する手段を構成する。
【００２５】
プログラム／読み取り動作時、ＮＡＮＤゲ−ト１２８の出力がデコ−ダ信号Ｄｉによりロ−になり、ＮＭＯＳトランジスタ１２４がデコ−ダ信号Ｄｊによりタ−ンオンされる時、選択されたグロ−バルワ−ドラインＧＷＬはＰＭＯＳトランジスタ１２２を通じて電圧Ｖｐｘで駆動され、選択されないグロ−バルワ−ドラインはフュ−ズ１２６とＮＭＯＳトランジスタ１２７との中でいずれか一つを通じて電圧Ｖｅｘで駆動される。グロ−バルワ−ドラインデコ−ダ回路で使用される各信号の電圧レベルが図８に要約されている。
【００２６】
前述したように、グロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎが各セクタ１００ａ／１００ｂのロ−カルワ−ドラインＷＬ０−ＷＬｎに対応するように配列されているので、隣接したグロ−バルワ−ドラインWL0−WLｎが対応するローカルワードラインWL0―WLｎに電気的に連結できる。欠陥のあるグロ−バルワ−ドラインはプログラム／読み取り／消去動作中選択されないように冗長回路（図示せず）により対応する冗長ワ−ドラインで代替される。
【００２７】
具体的には、任意のグロ−バルワ−ドラインに欠陥のある時、欠陥のあるグロ−バルワ−ドラインに対応するフュ−ズ１２６は切断される。プログラム／読み取り動作時、ＮＯＲゲ−ト１２９に印加されるワ−ドラインディスエ−ブル信号ＷＬｄｉｓはロ−レベルからハイレベルへ遷移し、制御信号ＥＲＡ Ｖｎｅｇはハイレベルになる（図８参照）。したがって、ＮＭＯＳトランジスタ１２３はデコ−ダ信号Ｄｉ，Ｄｊに関係なくタ−ンオフされ、結合グロ−バルワ−ドラインはＮＭＯＳトランジスタ１２７を通じて電圧Ｖｅｘに連結される。消去動作時、信号ＥＲＡ ＶｎｅｇはＮＭＯＳトランジスタ１２７がタ−ンオフされるように負の電圧レベル（例えば、−９Ｖ）を有する。したがって、消去動作中に、電圧Ｖｅｘが欠陥グロ−バルワ−ドラインに供給されることが防止できる。
【００２８】
もし−９Ｖの電圧Ｖｅｘが消去動作中欠陥グロ−バルワ−ドラインへ印加されると、欠陥グロ−バルワ−ドライン即ち、欠陥グロ−バルワ−ドラインに対応するロ−カルワ−ドラインに連結されたメモリセルは過って消去される。これはプログラム動作中過って消去されたセルに連結されたビットライン上の電荷が過って消去されたセルを通じて漏泄され、結局プログラムフェイルを招く。
【００２９】
図７は本発明によるセクタ選択回路の望ましい実施例である。セクタ選択回路１６０ａ，１６０ｂは２個のＮＡＮＤゲ−ト１６１，１６３、ＯＲゲ−ト１６２、３個のＰＭＯＳトランジスタ１６４，１６５,１６９、３個のＮＭＯＳトランジスタ１６６，１６８,１７０、そしてインバ−タ１６７で構成され、図７に示すように連結されている。プログラム／読み取り動作時、セクタ選択回路１６０ａ／１６０ｂは制御信号ＳＥＣＴｉ，ＥＲＡに応答して選択された信号ラインＳＷＳａ／ＳＷＳｂへ電圧Ｖｐｘを印加し、選択されない信号ラインＳＷＳｂ／ＳＷＳａへ電圧Ｖｅｘｍを印加する。制御信号ＳＥＣＴｉはセクタイネ−ブル信号であり、制御信号ＥＲＡは消去動作を示す。
【００３０】
例えば、制御信号ＳＥＣＴｉがハイレベルであり、制御信号ＥＲＡがハイレベルの時、即ち選択されたセクタの場合において、ＮＭＯＳトランジスタ１６６，１７０とＰＭＯＳトランジスタ１６５とはタ−ンオンされ、その結果信号ラインＳＷＳａ／ＳＷＳｂは電圧Ｖｅｘｍに連結される。制御信号ＳＥＣＴｉがロ−レベルであり、制御信号ＥＲＡがハイレベルの時、即ち選択されないセクタの場合において、ＮＭＯＳトランジスタ１６８とＰＭＯＳトランジスタ１６９とはタ−ンオンされ、その結果信号ラインＳＷＳａ／ＳＷＳｂは電圧Ｖｐｘに連結される。
【００３１】
この実施形態において、セクタ選択回路は消去動作時選択されたセクタの信号ラインと、非選択されたセクタの信号ラインＳＷＳａ，ＳＷＳｂ（又はＳＷＳｂ，ＳＷＳａ）とに他の電圧Ｖｅｘｍを印加する。具体的には、選択されたセクタに関連する選択信号ＳＷＳａ／ＳＷＳｂが０Ｖの電圧を有し、選択されないセクタに関連する信号ＳＷＳｂ／ＳＷＳａが−１１Ｖの電圧を有するように、電圧Ｖｅｘｍが負の電圧レベルシフト（図示せず）を通じてセクタ選択回路１６０ａ／１６０ｂに印加される。以下詳細に説明する。
【００３２】
図８は本発明によるメモリ装置の各動作モ−ドのバイアス条件を示した図表である。本発明による読み取り、プログラム及び消去動作を参照図面に基づき詳細に説明する。図５のセクタ１００ａが選択されてセクタ１００ｂが選択されないとの仮定で、プログラム／読み取り／消去動作を説明する。
【００３３】
グロ−バルワ−ドラインデコ−ダ回路１２０がプログラム／読み取り動作時、任意のグロ−バルワ−ドライン（例えば、ＧＷＬ０）を選択する時、グロ−バルワ−ドラインデコ−ダ回路１２０は選択されたグロ−バルワ−ドラインＧＷＬ０へ９Ｖ／４．５Ｖの電圧を供給して選択されないグロ−バルワ−ドラインＧＷＬ１−ＧＷＬｎへ０Ｖの電圧を供給する。第１セクタ選択回路１６０ａは９Ｖ／４．５Ｖの電圧レベルを有する選択信号又は制御信号ＳＷＳａを出力する。これにより、空乏型ＮＭＯＳトランジスタＭ０−Ｍｎがタ−ンオンされ、その結果ロ−カルワ−ドラインＷＬ０は９Ｖ／４．５Ｖの電圧を供給されて他のロ−カルワ−ドラインＷＬ１−ＷＬｎは０Ｖの電圧を供給される。
【００３４】
一方、プログラム／読み取り動作時、第２セクタ選択回路１６０ｂは０Ｖの電圧レベルを有する選択信号又は制御信号ＳＷＳｂを出力する。選択されたグロ−バルワ−ドラインＧＷＬ０の電圧が９Ｖ／４．５Ｖであり、空乏型ＮＭＯＳトランジスタＭ０のゲ−ト電圧が０Ｖなので、非選択されたセクタ１００ｂ内のロ−カルワ−ドラインＷＬ０は空乏型ＮＭＯＳトランジスタＭ０のスレッショルド電圧の絶対値まで充電される。しかし、これはメモリ装置の全般的な動作に影響を及ぼすことなく、これは選択されないセクタ１００ｂと関連する列ディコ−ディング回路（図示せず）がディスエ−ブルされるだけである。
【００３５】
消去動作時、図８に示すように、選択されたセクタ１００ａの全てのロ−カルワ−ドラインには−９Ｖの電圧が供給され、非選択されたセクタ１００ｂの全てのロ−カルワ−ドラインはフロ−ティングされる。具体的には、グロ−バルワ−ドラインデコ−ダ回路１２０は−９Ｖの電圧Ｖｅｘをグロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎに供給する。この際、第１セクタ選択回路１６０ａは０Ｖの電圧レベルを有する選択信号ＳＷＳａを出力する。これによりグロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎの電圧Ｖｅｘ（即ち、−９Ｖ）が対応する空乏型ＮＭＯＳトランジスタＭ０−Ｍｎを通じて選択されたセクタＧＷＬｎ内の対応するロ−カルワ−ドラインへ伝達される。
【００３６】
選択されたセクタが消去される間に、グロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎの電圧Ｖｅｘ−９Ｖが選択されないセクタ１００ｂ内のロ−カルワ−ドラインへ供給されることを防止しなければならない。これのため、本発明による第２セクタ選択回路１６０ｂは−１１Ｖの電圧Ｖｅｘｍレベル（空乏型ＮＭＯＳトランジスタのスレッショルド電圧が−２Ｖの場合）を有する選択信号ＳＷＳｂを出力し、その結果第２ロ−カルデコ−ダ回路１４０ｂの空乏型ＮＭＯＳトランジスタＭ０−Ｍｎはターンオフされる。これにより選択されないセクタ１００ｂのロ−カルワ−ドラインがフロ−ティングされ、その結果グロ−バルワ−ドラインの電圧が選択されないセクタ１００ｂのロ−カルワ−ドラインへ供給されることが防止できる。
【００３７】
前述したように、ロ−カルデコ−ダ回路はグロ−バルワ−ドラインとロ−カルワ−ドラインとを連結するための一つの空乏型ＮＭＯＳトランジスタを用いて実現される。したがって、チップサイズに対するロ−カルデコ−ダ回路の負担が軽減される。
【００３８】
前記グロ−バルワ−ドライン対ロ−カルワ−ドラインの比が１：１なので、図９に示すように、ロ−カルデコ−ダ回路１４０ａ／１４０ｂは奇数番ロ−カルデコ−ダと偶数番ロ−カルデコ−ダとで構成される。この際、セクタ選択回路１６０ａ´はロ−カルワ−ドラインを選択するためのアドレス信号の最下位ビットにより選択信号ＳＷＳａｅ，ＳＷＳａｏ中の一つを活性化させる。これによりセクタの一方側に配置された空乏型ＮＭＯＳトランジスタ（奇数番目又は偶数番目）がタ−ンオンされ、その結果ポンピングされた電圧の電流消耗量が減少する。
【００３９】
【発明の効果】
前述したように、ロ−カルデコ−ダ回路がグロ−バルワ−ドラインとロ−カルワ−ドラインとを連結するための一つの空乏型ＮＭＯＳトランジスタを用いて実現されるので、チップサイズに対するロ−カルデコ−ダ回路の負担が軽減される。
【図面の簡単な説明】
【図１】電気的に消去及びプログラム可能な読み出し専用メモリセルの断面図。
【図２】従来の不揮発性半導体メモリ装置を示したブロック図。
【図３】図２に示されたロ−カルデコ−ダ回路を示した回路図。
【図４】従来のメモリ装置による各動作モ−ドのバイアス条件を示した図表。
【図５】本発明による不揮発性半導体メモリ装置を示したブロック図。
【図６】図５に示されたグロ−バルワ−ドラインデコ−ダの望ましい実施形態。
【図７】図５に示されたセクタ選択回路の望ましい実施形態。
【図８】本発明のメモリ装置による各動作モ−ドのバイアス条件を示した図表。
【図９】本発明による不揮発性半導体メモリ装置の他の実施形態。
【符号の説明】
１０，１００ａ，１００ｂ ： セクタ
１２，１２０ ： グロ−バルワ−ドラインデコ−ダ
１４，１４０ａ，１４０ｂ ： ロ−カルデコ−ダ回路
１６ ： セクタプリ−デコ−ダ回路
１６０ａ，１６０ｂ，１６０ａ′ ： セクタ選択回路
Claims (4)
- 複数の第１ワードラインと複数の第１ビットラインとの交差領域に配列された複数の第１フラッシュＥＥＰＲＯＭセルを備えた第１メモリセルアレイと、
前記第１ワードラインに各々対応するように前記第１メモリセルアレイを通じて配列された複数の第２ワードラインと、
前記第２ワードラインに連結され、各動作モード時前記第１ワードラインに印加されるワードライン電圧で前記第２ワードラインを駆動する第１選択回路と、
第１制御信号に応答して前記第１ワードラインと前記第２ワードラインとを連結する第１スイッチ回路と、
前記第１メモリセルアレイを選択するためのアドレス情報により前記第１制御信号を発生する第２選択回路と、
前記第２ワードラインに各々対応するように配列された複数の第３ワードラインと複数の第２ビットラインとの交差領域に配列された複数の第２フラッシュＥＥＰＲＯＭセルを備えた第２メモリセルアレイと、
第２制御信号に応答して前記第３ワードラインと前記第２ワードラインとを連結する第２スイッチ回路と、
前記第２メモリセルアレイを選択するためのアドレス情報により前記第２制御信号を発生する第３選択回路と、を含み、
前記第１スイッチ回路は対応する第１及び第２ワードラインの間に各々連結された複数の第１空乏型ＭＯＳトランジスタを備え、前記第１空乏型ＭＯＳトランジスタは前記第１制御信号により共通に制御され、
前記第２スイッチ回路は対応する第２及び第３ワードラインの間に各々連結された複数の第２空乏型ＭＯＳトランジスタを備え、前記第２空乏型ＭＯＳトランジスタは前記第２制御信号により共通に制御され、
前記第１ワードラインと前記第２ワードラインとの比、及び、前記第３ワードラインと前記第２ワードラインとの比は、それぞれ１：１であり、
消去動作中に前記第１及び第２メモリセルアレイのうち一つが選択される時、選択されないメモリセルアレイに対応する前記第１又は第２スイッチ回路に印加される前記第１又は第２制御信号の電圧レベルは、前記第１又は第２空乏型ＭＯＳトランジスタのスレッショルド電圧に応じて、前記選択されないメモリセルアレイ内の前記第１又は第３ワードラインがフローティングされるように設定されることを特徴とするフラッシュメモリ装置。 - 前記第１空乏型ＭＯＳトランジスタの各々は負のスレッショルド電圧を有する空乏型ＮＭＯＳトランジスタを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
- 前記第１選択回路は前記第２ワードラインに各々連結され、各々が対応する第２ワードラインをワードライン電圧で駆動する複数のデコーダを含み、
前記デコーダ各々は対応する第２ワードラインに欠陥がある時、前記消去動作中前記ワードライン電圧が前記対応する第２ワードラインで供給されることを防止する手段を備えることを特徴とする請求項２に記載のフラッシュメモリ装置。 - 前記第２空乏型ＭＯＳトランジスタの各々は負のスレッショルド電圧を有する空乏型ＮＭＯＳトランジスタを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000040212A KR100355715B1 (ko) | 2000-07-13 | 2000-07-13 | 노어형 플래시 메모리 장치의 행 디코딩 회로 |
| KR2000P-40212 | 2000-07-13 | ||
| KR10-2000-0068999A KR100399360B1 (ko) | 2000-11-20 | 2000-11-20 | 노어형 플래시 메모리 장치의 행 디코딩 회로 |
| KR2000P-68999 | 2000-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002093182A JP2002093182A (ja) | 2002-03-29 |
| JP4714380B2 true JP4714380B2 (ja) | 2011-06-29 |
Family
ID=26638212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001211117A Expired - Fee Related JP4714380B2 (ja) | 2000-07-13 | 2001-07-11 | 小占有面積の行デコーディング回路を有するフラッシュメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6542406B2 (ja) |
| JP (1) | JP4714380B2 (ja) |
| TW (1) | TW540053B (ja) |
Families Citing this family (21)
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- 2001-05-22 TW TW090112254A patent/TW540053B/zh not_active IP Right Cessation
- 2001-07-11 JP JP2001211117A patent/JP4714380B2/ja not_active Expired - Fee Related
- 2001-07-13 US US09/905,612 patent/US6542406B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2002093182A (ja) | 2002-03-29 |
| US20020067639A1 (en) | 2002-06-06 |
| TW540053B (en) | 2003-07-01 |
| US6542406B2 (en) | 2003-04-01 |
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Legal Events
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R250 | Receipt of annual fees |
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