KR100399360B1

KR100399360B1 - 노어형 플래시 메모리 장치의 행 디코딩 회로

Info

Publication number: KR100399360B1
Application number: KR10-2000-0068999A
Authority: KR
Inventors: 변대석; 김명재; 임영호
Original assignee: 삼성전자주식회사
Priority date: 2000-11-20
Filing date: 2000-11-20
Publication date: 2003-09-26
Also published as: KR20020039095A

Abstract

여기에 개시되는 플래시 메모리 장치는 복수 개의 로컬 워드 라인들, 복수 개의 비트 라인들 그리고 상기 로컬 워드 라인들과 상기 비트 라인들의 교차 영역들에 배열된 복수 개의 플래시 EEPROM 셀들을 구비한 메모리 셀 어레이를 포함한다. 복수 개의 그로벌 워드 라인들이 상기 로컬 워드 라인들에 각각 대응하도록 상기 메모리 셀 어레이를 통해 배열되고, 로컬 디코더 회로는 제어 신호에 응답하여 상기 로컬 워드 라인들과 상기 그로벌 워드 라인들을 연결한다. 상기 로컬 디코더 회로는 대응하는 로컬 및 그로벌 워드 라인들 사이에 각각 연결된 복수 개의 공핍형 NMOS 트랜지스터들을 포함한다.

Description

노어형 플래시 메모리 장치의 행 디코딩 회로{ROW DECODING CIRCUIT FOR USE IN A NOR-TYPE FLASH MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로서, 점유되는 레이 아웃 면적을 줄일 수 있는 행 디코더 회로를 구비한 노어형 플래시 메모리 장치에 관한 것이다.

일반적으로, 데이터를 저장하기 위한 반도체 메모리 장치들은 휘발성 반도체 메모리 장치들과 불 휘발성 반도체 메모리 장치들로 분류된다. 휘발성 반도체 메모리 장치들은 파워-오프시 데이터를 손실하는 반면에, 불 휘발성 반도체 메모리 장치들은 파워-오프시 조차 데이터를 유지한다. 그러므로, 불 휘발성 반도체 메모리 장치들은 갑자기 전원이 차단되는 응용 분야에 폭 넓게 사용되어 왔다.

노어형 플래시 메모리 장치와 같은 불 휘발성 반도체 메모리 장치는 전기적으로 소거 및 프로그램 가능한 롬 셀들(electrically erasable and programmable ROM cells)을 포함하며, 그러한 셀들은 "플래시 EEPROM 셀들"이라 불린다. 일반적으로, 플래시 EEPROM 셀은 셀 트랜지스터를 포함한다. 상기 셀 트랜지스터는, 도 7에 도시된 바와 같이, 제 1 도전형 (예를 들면, P형)의 반도체 기판 (1) 또는 벌크와, 서로 떨어져 있는 제 2 도전형 (예를 들면, N형)의 소오스 및 드레인 영역들(2, 3)과, 전하들을 저장하고 상기 소오스 및 드레인 영역들 (2, 3) 사이의 채널 상에 배치된 부유 게이트 (4)와, 상기 부유 게이트 (4) 상에 배치된 제어 게이트 (5)를 포함한다. 상기 부유 게이트 (4)와 상기 제어 게이트 (5)는 전기적으로 서로 분리되어 있다. 상기 소오스 영역 (2)은 소오스 라인 (SL)에 연결되고, 상기 드레인 영역 (3)은 비트 라인 (BL)에 연결되며, 상기 제어 게이트 (5)는 워드 라인 (WL)에 연결된다.

도 8에는, 불 휘발성 반도체 메모리 장치 특히, 노어형 플래시 메모리 장치가 블럭도 형태로 도시되어 있다. 상기 메모리 장치는 메모리 셀 어레이를 포함하며, 상기 어레이는 복수 개의, 예를 들면, 2개의 블럭들 또는 섹터들 (10)로 분리된다. 각 섹터 (10)는 복수 개의 플래시 EEPROM 셀들로 구성되며, 상기 셀들은 행들 (또는 워드 라인들)과 열들 (또는 비트 라인들)의 매트릭스 형태로 배열된다. 상기 메모리 장치는 그로벌 워드 라인 디코더 회로 (global word line decoder circuit) (12), 상기 섹터들 (10)에 각각 대응하는 로컬 디코더 회로들 (local decoder circuits) (14) 그리고 상기 로컬 디코더 회로들 (14)에 각각 대응하는 섹터 프리-디코더 회로들 (sector pre-decoder circuits) (16)을 포함한다.

도 8에 도시된 바와 같이, 복수 개의 그로벌 워드 라인들 (GWLi, i=0-n)이 상기 섹터들 (10)을 통해 병렬로 배열되며 상기 그로벌 워드 라인 디코더 회로 (12)에 연결된다. 상기 로컬 디코더 회로들 (14) 각각은 상기 그로벌 워드 라인들 (GWLi)에 각각 대응하도록 연결된 복수의 로컬 디코더들 (local decoders)로 구성된다. 상기 각 섹터 (10) 내에 배열된 워드 라인들은 복수 개의 세그먼트들로 분리되며, 각 세그먼트는 복수 개의 워드 라인들로 구성된다. 각 섹터의 워드 라인들의 세그먼트들은 각 섹터 (10)의 로컬 디코더들에 각각 대응한다. 각 세그먼트의 워드 라인드은 대응하는 로컬 디코더에 공통으로 연결된다. 각 섹터 (10)에 대응하는 섹터 프리-디코더 회로 (16)는 각 세그먼트의 워드 라인들에 각각 대응하는 선택 신호들 (Si)을 각 로컬 디코더에 공급한다.

임의의 그로벌 워드 라인 (GWLn)에 연결된 로컬 디코더의 상세 회로도가 도 9에 도시되어 있다. 로컬 디코더는 상기 그로벌 워드 라인 (GWLn)과 상기 그로벌 워드 라인 (GWLn)에 대응하는 세그먼트의 워드 라인들 (WL0-WLm)에 연결되며, 상기 그로벌 워드 라인 (GWLn)의 신호 및 상기 선택 신호들 (S0-Sm)에 응답하여 상기 워드 라인들 (WL0-WLm) 중 하나를 선택한다. 상기 로컬 디코더는 인버터 (INV1), 복수의 PMOS 트랜지스터들 (MP0, MP1, …, MP2), 복수의 제 1 NMOS 트랜지스터들 (MN0, MN2, …, MN4) 그리고 복수의 제 2 NMOS 트랜지스터들 (MN1, MN3, …, MN5)로 구성되며, 도 9에 도시된 바와 같이 연결되어 있다.

도 10는 각 동작 모드에 따른 종래의 노어형 플래시 메모리 장치의 바이어스 조건들을 보여주는 도면이다. 이후, 종래의 노어형 플래시 메모리 장치의 소거/읽기/프로그램 동작에 따른 로컬 디코더 회로의 동작이 도 8 내지 도 10에 의거하여 상세히 설명된다. 두개의 섹터들 (10) 중 하나가 선택되었다고 가정하자.

프로그램 동작시, 상기 그로벌 워드 라인 디코더 (12)는 그로벌 워드 라인들 (GWL0-GWLn) 중 하나를 선택하고, 상기 선택된 그로벌 워드 라인 (예를 들면, GWL0)으로 약 9V의 전압을 공급한다. 상기 그로벌 워드 라인 디코더 (12)는 비선택된 그로벌 워드 라인들 (GWL1-GWLn)로 0V의 전압을 공급한다. 상기 선택된 섹터에 대응하는 섹터 프리-디코더 회로 (16)는 선택 신호들 (S0-Sm) 중 하나 (예를 들면, S0)를 선택하고, 상기 선택된 신호로 약 9V의 전압을 공급한다. 이때, 비선택된 선택 신호들 (S1-Sm) 각각은 0V의 전압을 갖는다. 프로그램 동작이 수행되는 동안, 로컬 디코더에 인가되는 전압 (Vex)은 도 10에 도시된 바와 같이 0V의 전압으로 유지된다.

상기 선택된 그로벌 워드 라인과 관련하여, 앞서 설명된 바이어스 조건에 따르면, 상기 로컬 디코더 내의 PMOS 트랜지스터들 (MP0, MP1, …, MP2)와 제 1 NMOS 트랜지스터들 (MN0, MN2, …, MN4)은 턴 온되고, 제 2 NMOS 트랜지스터들 (MN1, MN3, …, MN5)은 턴 오프된다. 그러므로, 상기 워드 라인 (WL0)은 상기 PMOS 및 NMOS 트랜지스터들 (MP0, MN0)을 통해 상기 선택된 그로벌 워드 라인 (GWL0)으로부터 9V의 전압을 공급받으며, 나머지 워드 라인들 (WL1-WLm)은 대응하는 PMOS 및 NMOS 트랜지스터들을 통해 0V의 전압을 공급받는다.

반면에, 비선택된 그로벌 워드 라인들에 관련하여, 상기 PMOS 트랜지스터들 (MP0, MP1, …, MP2), 상기 제 1 NMOS 트랜지스터들 (MN0, MN2, …, MN4)은 턴 오프되고, 상기 제 2 NMOS 트랜지스터들 (MN1, MN3, …, MN5)은 턴 온된다. 그러므로, 비선택된 그로벌 워드 라인들에 대응하는 세그먼트들 각각의 워드 라인들은 모두 대응하는 제 2 NMOS 트랜지스터들 (MN1, MN3, …, MN5)을 통해 전압 (Vex) (도 10 참조, 예를 들면, 0V)을 공급받는다.

상기 선택된 신호 라인들 (GWL0, S0)이 9V 대신에 4.5V을 공급받는다는 점을제외하고 읽기 동작은 프로그램 동작과 동일하며, 그것에 대한 설명은 그러므로 생략된다.

이 분야에 숙련된 자들에게 잘 알려진 바와 같이, 상기 선택된 섹터 내의 모든 플래시 메모리 셀들은 동시에 소거된다. 구체적으로는, 도 10에 도시된 바와 같이, 그로벌 워드 라인들 (GWL0-GWLn)은 모두 -9V의 전압을 공급받고, 선택 신호들 (S0-Sm)은 모두 0V의 전압을 공급받는다. 이때, 상기 선택된 섹터에 관련된 각 로컬 디코더에는 -9V의 전압 (Vex)이 인가된다. 앞서 설명된 바이어스 조건에 따르면, 상기 PMOS 트랜지스터들 (MP0, MP1, …, MP2)과 상기 제 1 NMOS 트랜지스터들 (MN0, MN2, …, MN4)은 턴 오프되는 반면에, 상기 제 2 NMOS 트랜지스터들 (MN1, MN3, …, MN5)은 턴 온된다. 그러므로, 상기 선택된 섹터 내의 모든 워드 라인들에는 -9V의 전압 (Vex)이 공급된다.

종래 로컬 디코더 회로에 따르면, 하지만, 워드 라인 당 3개의 MOS 트랜지스터들 (즉, 2개의 NMOS 트랜지스터들과 하나의 PMOS 트랜지스터)이 요구된다. 이는 로컬 디코더 회로에 대응하는 레이 아웃 면적의 증가로 인해 칩 사이즈의 증가 원인이 된다.

본 발명의 목적은 점유 면적을 줄일 수 있는 행 디코더 회로를 구비한 불 휘발성 반도체 메모리 장치를 제공하는 것이다.

도 1는 본 발명에 따른 불 휘발성 반도체 메모리 장치를 보여주는 블록도;

도 2은 도 1에 도시된 그로벌 워드 라인 디코더의 바람직한 실시예;

도 3은 도 1에 도시된 섹터 선택 회로의 바람직한 실시예;

도 4은 도 1에 도시된 리던던시 섹터 선택 회로의 바람직한 실시예;

도 5는 본 발명의 메모리 장치에 따른 각 동작 모드의 바이어스 조건들 보여주는 도면;

도 6은 본 발명에 따른 불 휘발성 반도체 메모리 장치의 다른 실시예;

도 7은 전기적으로 소거 및 프로그램 가능한 독출 전용 메모리 셀의 단면도;

도 8는 종래 불 휘발성 반도체 메모리 장치를 보여주는 블럭도;

도 9은 도 8에 도시된 로컬 디코더 회로를 보여주는 회로도; 그리고

도 10는 종래의 메모리 장치에 따른 각 동작 모드의 바이어스 조건들을 보여주는 도면이다.

* 도면의 주요 부분에 대한 부호 설명

10, 100a, 100b : 섹터

12, 120 : 그로벌 워드 라인 디코더

14, 140a, 140b, 140c : 로컬 디코더 회로

16 : 섹터 프리-디코더 회로

160a, 160b, 160a' : 섹터 선택 회로

160c : 리던던시 섹터 선택 회로

(구성)

상술한 바와 같은 제반 목적을 달성하기 위한 본 발명에 따르면, 불휘발성 반도체 메모리 장치가 제공되며, 상기 메모리 장치는 각각이 복수 개의 제 1 워드 라인들, 복수 개의 비트 라인들 그리고 상기 제 1 워드 라인들과 상기 비트 라인들의 교차 영역들에 배열된 복수 개의 플래시 EEPROM 셀들을 구비한 복수 개의 섹터들로 이루어진 메모리 셀 어레이와; 상기 제 1 워드 라인들에 각각 대응되어 연결되는 복수 개의 제 2 워드 라인들과; 상기 제 2 워드 라인들에 연결되며, 각 동작 모드시 상기 제 1 워드 라인들에 인가될 전압들을 상기 제 2 워드 라인들에 공급하는 제 1 선택 회로와; 상기 섹터들 중 하나를 선택하기 위한 어드레스 정보에 따라 제어 신호를 발생하는 제 2 선택 회로 및; 상기 제 1 및 제 2 워드 라인들 사이에 배열되며, 제어 신호에 응답하여 상기 제 1 워드 라인들과 상기 제 2 워드 라인들의 연결을 제어하는 스위치 회로들을 포함하며, 상기 스위치 회로들은 각각 복수 개의 공핍형 MOS 트랜지스터들을 포함하고, 상기 공핍형 MOS 트랜지스터들은 상기 제어 신호에 의하여 공통으로 제어된다.

이 실시예에 있어서, 상기 공핍형 MOS 트랜지스터들 각각은 음의 문턱 전압을 갖는 공핍형 NMOS 트랜지스터로 이루어진다.

이 실시예에 있어서, 상기 공핍형 MOS 트랜지스터들은 상기 제 1 선택 회로에서 출력된 상기 제 2 워드 라인들의 전압과 동일한 전압을 상기 제 1 워드 라인들로 전달한다.

이 실시예에 있어서, 상기 메모리 셀 어레이는 노어형 플래시 메모리로 이루어진다.

이 실시예에 있어서, 상기 공핍형 MOS 트랜지스터들 각각은 상기 제 1 워드 라인들과 상기 제 2 워드 라인들 사이에 일대일 대응되어 직렬로 연결된다.

이 실시예에 있어서, 상기 복수 개의 섹터들 각각은 복수 개의 로컬 워드 라인들을 구비한다.

이 실시예에 있어서, 상기 복수 개의 섹터들 마다 상기 로컬 워드 라인들 중 하나가 상기 그로벌 워드 라인들 중 하나에 공통으로 연결된다.

(실시예)

이하, 본 발명에 따른 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.

도 1를 참조하면, 본 발명에 따른 불 휘발성 반도체 메모리 장치가 블럭도 형태로 도시되어 있다. 상기 불 휘발성 반도체 메모리 장치는 메모리 셀 어레이를 포함하며, 상기 어레이는 복수 개의 섹터들 또는 블럭들로 분리되어 있다. 상기 섹터들 각각은 행들 (또는 워드 라인들)과 열들 (또는 비트 라인들)로 배열된 복수 개의 메모리 셀들을 포함한다. 설명의 편의상, 단지 2개의 섹터들 (100a, 100b)이 상기 메모리 셀 어레이를 구성한다. 상기 메모리 장치는 복수 개의 그로벌 워드 라인들 (GWLi, i=0-n)을 포함하며, 상기 그로벌 워드 라인들 (GWLi)은 상기 섹터들 (100a, 100b)을 통해 병렬로 배열된다.

이 실시예에 있어서, 각 섹터 (100a, 100b) 내의 워드 라인들 (WLi) (이후, "로컬 워드 라인"이라 칭함)의 수는 상기 그로벌 워드 라인들 (GWLi)의 수와 동일하다. 즉, 로컬 워드 라인들 대 그로벌 워드 라인들의 비는 1:1이다.

본 발명의 메모리 장치는 그로벌 워드 라인 디코더 회로 (120), 제 1 및 제 2 로컬 디코더 회로들 (140a, 140b) 및 제 1 및 제 2 섹터 선택 회로들 (160a, 160b)을 포함한다. 상기 그로벌 워드 라인 디코더 회로 (120)에는 상기 그로벌 워드 라인들 (GWL0-GWLn)이 연결된다. 상기 제 1 및 제 2 로컬 디코더 회로들 (140a, 140b)은 상기 섹터들 (100a, 100b)에 각각 대응하며, 상기 제 1 및 제 2 섹터 선택 회로들 (160a, 160b)은 상기 제 1 및 제 2 섹터 선택 회로들 (140a, 140b)에 각각 대응한다.

도 1에 도시된 바와 같이, 제 1 및 제 2 로컬 디코더 회로들 (140a, 140b) 각각은 복수 개의 공핍형 NMOS 트랜지스터들 (M0-Mn)을 포함하며, 각 트랜지스터는 대응하는 섹터의 로컬 워드 라인들 (WL0-WLn)에 대응한다. 상기 제 1 로컬 디코더 회로 (140a)의 공핍형 NMOS 트랜지스터들 (M0-Mn)은 상기 제 1 섹터 선택 회로 (160a)로부터 공급되는 선택 신호 또는 제어 신호 (SWSa)에 공통으로 연결되는 게이트들을 갖는다. 마찬가지로, 제 2 로컬 디코더 회로 (140b)의 공핍형 NMOS 트랜지스터들 (M0-Mn)은 상기 제 2 섹터 선택 회로 (160b)로부터 공급되는 선택 신호 또는 제어 신호 (SWSb)에 공통으로 연결된 게이트들을 갖는다.

본 발명의 메모리 장치는 리던던시 섹터 (100c), 리던던시 로컬 디코더 회로 (140c) 및 리던던시 섹터 선택 회로 (160c)를 더 포함한다. 상기 리던던시 섹터 (100c) 역시 앞서 설명된 섹터들 (100a, 100b)과 동일하게 구성됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 상기 리던던시 섹터 (100c)에 대한 설명은, 그러므로, 생략된다. 도 1에 도시된 바와 같이, 상기 리던던시 로컬 디코더 회로 (140c)는 복수 개의 공핍형 NMOS 트랜지스터들 (M0-Mn)을 포함하며, 각 트랜지스터는 상기 리던던시 섹터 (100c)의 워드 라인들 (이하, 리던던시 워드 라인들이라 칭함, RWL0-RWLn)에 대응한다. 상기 리던던시 로컬 디코더 회로 (140c)의 공핍형 NMOS 트랜지스터들 (M0-Mn)은 상기 리던던시 섹터 선택 회로 (160c)로부터 공급되는 선택 신호 또는 제어 신호 (RSWS)에 공통으로 연결되는 게이트들을 갖는다.

도 2에는, 임의의 그로벌 워드 라인에 대응하는 그로벌 워드 라인 디코더 회로의 바람직한 실시예가 도시되어 있다. 상기 그로벌 워드 라인 디코더 (120)는 대응하는 그로벌 워드 라인에 연결되며, 행 프리-디코더 회로 (미도시됨)로부터의 디코드 신호들 (Di, Dj)에 응답하여 상기 그로벌 워드 라인을 워드 라인 전압 (Vpx/Vex)으로 구동한다. 상기 그로벌 워드 라인 디코더는 2개의 PMOS 트랜지스터들 (121, 122), 4개의 NMOS 트랜지스터들 (123, 124, 125 및 127), 퓨즈 (126), 낸드 게이트 (128) 그리고 노어 게이트 (129)를 포함하며, 도 2에 도시된 바와 같이 연결되어 있다.

여기서, 상기 PMOS 및 NMOS 트랜지스터들 (122, 125)은 드라이버를 구성하며, 낸드 게이트 (128), 노어 게이트 (129), PMOS 트랜지스터 (121) 및 NMOS 트랜지스터들 (123, 124)은 상기 드라이버의 구동을 제어하기 위한 회로를 구성하고, 상기 퓨즈 (126)와 상기 NMOS 트랜지스터 (127)는 대응하는 그로벌 워드 라인이 결함이 있을 때 소거 동작 동안 전압 (Vex)이 상기 대응하는 그로벌 워드 라인으로 공급되는 것을 방지하는 수단을 구성한다.

프로그램/읽기 동작시, 상기 낸드 게이트 (128)의 출력이 디코드 신호들(Di)에 따라 로우가 되고 상기 NMOS 트랜지스터 (124)가 상기 디코드 신호 (Dj)에 의해서 턴 온될 때, 선택된 그로벌 워드 라인 (GWL)은 상기 PMOS 트랜지스터 (122)를 통해 전압 (Vpx)으로 구동되고, 선택되지 않은 그로벌 워드 라인들은 상기 퓨즈 (126)와 상기 NMOS 트랜지스터 (127) 중 어느 하나를 통해 전압 (Vex)으로 구동된다. 상기 그로벌 워드 라인 디코더 회로에서 사용된 각 신호의 전압 레벨들이 도 4에 요약되어 있다.

앞서 설명된 바와 같이, 그로벌 워드 라인들 (GWL0-GWLn)이 각 섹터 (100a/100b)의 로컬 워드 라인들 (WL0-WLn)에 대응하도록 배열되어 있기 때문에, 인접한 그로벌 워드 라인들이 전기적으로 연결될 수 있다. 그러한 그로벌 워드 라인들은 프로그램/읽기/소거 동작 동안 선택되지 않도록 리던던시 회로 (미도시됨)에 의해서 상기 리던던시 섹터 (100c)의 대응하는 리던던시 워드 라인들로 대체될 것이다.

구체적으로는, 임의의 그로벌 워드 라인이 결함이 있을 때, 상기 결함이 있는 그로벌 워드 라인에 대응하는 상기 퓨즈 (126)은 절단된다. 프로그램/읽기 동작시, 상기 노어 게이트 (129)에 인가되는 워드 라인 디세이블 신호 (WLdis)는 로우 레벨에서 하이 레벨로 천이하며, 제어 신호 (ERA_Vneg)는 하이 레벨이 된다 (도 4 참조). 그러므로, 상기 NMOS 트랜지스터 (123)는 상기 디코드 신호들 (Di, Dj)에 관계없이 턴 오프되며, 결합 그로벌 워드 라인은 상기 NMOS 트랜지스터 (127)를 통해 전압 (Vex)에 연결된다. 소거 동작시, 상기 신호 (ERA_Vneg)는 상기 NMOS 트랜지스터 (127)가 턴 오프되도록 음의 전압 레벨 (예를 들면, -9V)을 갖는다. 그러므로, 소거 동작 동안에, 상기 전압 (Vex)이 결함 그로벌 워드 라인으로 공급되는 것을 방지할 수 있다.

만약 -9V의 전압 (Vex)이 소거 동작 동안 결함 그로벌 워드 라인으로 인가되면, 결함 그로벌 워드 라인 즉, 상기 결함 그로벌 워드 라인에 대응하는 로컬 워드 라인에 연결된 메모리 셀은 과소거된다. 이는 프로그램 동작 동안 상기 과소거된 셀에 연결된 비트 라인 상의 전하들이 상기 과소거된 셀을 통해 누설되게 하며, 결국 프로그램 페일을 초래한다.

도 3은 본 발명에 따른 섹터 선택 회로의 바람직한 실시예이다. 상기 섹터 선택 회로 (160a/160b)는 2개의 인버터들 (161, 169), 노어 게이트 (162), 2개의 낸드 게이트들 (163, 165), 오어 게이트 (164), 3개의 PMOS 트랜지스터들 (166, 167 및 171), 그리고 3개의 NMOS 트랜지스터들 (169, 170 및 172)로 구성되며, 도 3에 도시된 바와 같이 연결되어 있다. 프로그램/읽기 동작시, 상기 섹터 선택 회로 (160a/160b)는 제어 신호들 (SECTi, RED_SECT, ERA)에 응답하여 상기 신호 라인 (SWSa/SWSb)으로 전압들 (Vpx, Vexm) 중 어느 하나를 인가한다. 상기 제어 신호 (SECTi)는 섹터 인에이블 신호이고, 상기 제어 신호 (ERA)는 소거 동작을 나타내며, 상기 제어 신호 (RED_SECT)는 상기 리던던시 섹터 (100c)가 선택되었는 지의 여부를 나타내는 신호이다.

예를 들면, 제어 신호 (RED_SECT)가 로우 레벨이고 제어 신호들 (SECTi, ERA)이 하이 레벨일 때, 즉, 2개의 섹터들 중 하나가 선택될 때 (리던던시 섹터는 선택되지 않음), NMOS 트랜지스터들 (168, 172)과 PMOS 트랜지스터 (167)는 턴 온되며, 그 결과 신호 라인 (SWSa/b)은 전압 (Vexm)에 연결된다. 상기 제어 신호들 (RED_SECT, SECTi)이 로우 레벨이고 상기 제어 신호 (ERA)가 하이 레벨일 때, 즉, 선택되지 않은 섹터의 경우 (리던던시 섹터는 선택되지 않음), 상기 NMOS 트랜지스터 (170)와 상기 PMOS 트랜지스터 (171)는 턴 온되며, 그 결과 신호 라인 (SWSa/b)은 전압 (Vpx)에 연결된다.

이 실시예에 있어서, 상기 섹터 선택 회로는 소거 동작시 선택된 그리고 비선택된 신호 라인들 (SWSa, SWSb) 또는 (SWSb, SWSa)에 다른 전압들을 인가한다. 구체적으로는, 선택된 섹터와 관련된 선택 신호 (SWSa/b)가 -11V의 전압을 갖고 선택되지 않은 섹터와 관련된 신호 (SWSb/a)가 0V의 전압을 갖도록, 상기 전압 (Vexm)이 음의 전압 레벨 쉬프터 (미도시됨)를 통해 섹터 선택 회로 (160a/160b)에 인가된다. 이는 이하 상세히 설명될 것이다.

도 4은 도 1에 도시된 리던던시 섹터 선택 회로의 바람직한 실시예이다. 상기 리던던시 섹터 선택 회로 (160c)는 2개의 낸드 게이트들 (173, 175), 오어 게이트 (174), 3개의 PMOS 트랜지스터들 (176, 177 및 181), 3개의 NMOS 트랜지스터들 (178, 180 및 182), 그리고 인버터 (179)로 구성되며, 도 4에 도시된 바와 같이 연결되어 있다. 프로그램/읽기 동작시, 상기 리던던시 섹터 선택 회로 (160c)는 제어 신호들 (RED_SECT, ERA)에 응답하여 신호 라인 (RSWS)으로 전압들 (Vpx, Vexm) 중 어느 하나를 인가한다. 상기 리던던시 섹터 선택 회로 (160c)는 도 3에 도시된 것과 동일하게 동작하며, 그것에 대한 설명은, 그러므로, 생략된다.

도 5는 본 발명에 따른 메모리 장치의 각 동작 모드의 바이어스 조건들을 보여주는 도면이다. 본 발명에 따른 읽기, 프로그램 및 소거 동작이 참조 도면들에 의거하여 상세히 설명된다. 도 1의 섹터 (100a)가 선택되고 섹터 (100b)가 선택되지 않았다는 가정하에서, 프로그램/읽기/소거 동작이 설명된다.

상기 그로벌 워드 라인 디코더 회로 (120)가 프로그램/읽기 동작시 임의의 그로벌 워드 라인 (예를 들면, GWL0)을 선택할 때, 상기 그로벌 워드 라인 디코더 회로 (120)는 상기 선택된 그로벌 워드 라인 (GWL0)으로 9V/4.5V의 전압을 공급하고 선택되지 않은 그로벌 워드 라인들 (GWL1-GWLn)으로 0V의 전압을 공급한다. 상기 제 1 섹터 선택 회로 (160a)는 9V/4.5V의 전압 레벨을 갖는 선택 신호 또는 제어 신호 (SWSa)를 출력한다. 이는 공핍형 NMOS 트랜지스터들 (M0-Mn)가 턴 온되게 하며, 그 결과 로컬 워드 라인 (WL0)은 9V/4.5V의 전압을 공급받고 다른 로컬 워드 라인들 (WL1-WLn)은 0V의 전압을 공급받는다.

반면에, 프로그램/읽기 동작시, 상기 제 2 섹터 선택 회로 (160b)는 0V의 전압 레벨을 갖는 선택 신호 또는 제어 신호 (SWSb)를 출력한다. 상기 선택된 그로벌 워드 라인 (GWL0)의 전압이 9V/4.5V이고 공핍형 NMOS 트랜지스터 (M0)의 게이트 전압이 0V이기 때문에, 상기 비선택된 섹터 (100b) 내의 로컬 워드 라인 (WL0)은 상기 공핍형 NMOS 트랜지스터 (M0)의 문턱 전압의 절대값까지 충전된다. 하지만, 이는 메모리 장치의 전반적인 동작에 영향을 미치지 않으며, 이는 상기 선택되지 않은 섹터 (100b)와 관련된 열 디코딩 회로 (미도시됨)가 디세이블되기 때문이다.

소거 동작시, 도 5에 도시된 바와 같이, 모든 그로벌 워드 라인들, 즉, 상기 선택된 섹터 (100a)의 모든 로컬 워드 라인들은 -9V의 전압을 공급받고, 상기 비선택된 섹터 (100b)의 모든 로컬 워드 라인들은 플로팅된다. 구체적으로는, 상기 그로벌 워드 라인 디코더 회로 (120)는 -9V의 전압 (Vex)을 상기 그로벌 워드 라인들 (GWL0-GWLn)에 공급한다. 이때, 상기 제 1 섹터 선택 회로 (160a)는 0V의 전압 레벨을 갖는 선택 신호 (SWSa)를 출력한다. 이는 상기 그로벌 워드 라인들 (GWL0-GWLn)의 전압들 (Vex) (즉, -9V)이 대응하는 공핍형 NMOS 트랜지스터들 (M0-Mn)을 통해 상기 선택된 섹터 (GWLn) 내의 대응하는 로컬 워드 라인들로 전달되게 한다.

상기 선택된 섹터가 소거되는 동안에, 상기 그로벌 워드 라인들 (GWL0-GWLn)의 전압들 (Vex) (-9V)이 상기 선택되지 않은 섹터 (100b) 내의 로컬 워드 라인들로 공급되는 것을 방지하여야 한다. 이를 위해, 본 발명에 따른 상기 제 2 섹터 선택 회로 (160b)는 -11V의 전압 (Vexm) 레벨 (공핍형 NMOS 트랜지스터의 문턱 전압이 -2V일 경우)을 갖는 선택 신호 (SWSb)를 출력하며,그 결과 제 2 로컬 디코더 회로 (120b)의 공핍형 NMOS 트랜지스터들 (M0-Mn)은 셧오프된다. 이는 상기 선택되지 않은 섹터 (100b)의 로컬 워드 라인들이 플로팅되게 하며, 그 결과 상기 그로벌 워드 라인들의 전압들이 상기 선택되지 않은 섹터 (100b)의 로컬 워드 라인들로 공급되는 것을 방지할 수 있다.

상기 리던던시 섹터 (100c)에 관련된 프로그램/읽기/소거 동작 역시 앞서 설명된 것과 동일한 방법으로 수행되며, 그에 대한 설명은 생략된다. 그리고, 앞서 설명된 바와 같이, 로컬 디코더 회로는 그로벌 워드 라인과 로컬 워드 라인을 연결하기 위한 하나의 공핍형 NMOS 트랜지스터를 이용하여 구현된다. 그러므로, 칩 사이즈에 대한 상기 로컬 디코더 회로의 부담이 경감된다.

상기 그로벌 워드 라인들 대 상기 로컬 워드 라인들의 비가 1:1이기 때문에, 도 6에 도시된 바와 같이, 로컬 디코더 회로 (140a/140b/140c)는 홀수번 로컬 디코더와 짝수번 로컬 디코더로 구성된다. 이때, 섹터 선택 회로 (160a')는 로컬 워드 라인들을 선택하기 위한 어드레스 신호들의 최하위 비트에 따라 선택 신호들 (SWSae, SWSao) 중 하나를 활성화시킨다. 이는 섹터의 일측에 배치된 공핍형 NMOS 트랜지스터들 (홀수번째 또는 짝수번째)이 턴 온되게 하며, 그 결과 펌핑된 전압의 전류 소모 량이 감소된다.

상술한 바와 같이, 로컬 디코더 회로가 그로벌 워드 라인과 로컬 워드 라인을 연결하기 위한 하나의 공핍형 NMOS 트랜지스터를 이용하여 구현되기 때문에, 칩 사이즈에 대한 상기 로컬 디코더 회로의 부담이 경감된다.

Claims

각각이 복수 개의 제 1 워드 라인들, 복수 개의 비트 라인들 그리고 상기 제 1 워드 라인들과 상기 비트 라인들의 교차 영역들에 배열된 복수 개의 플래시 EEPROM 셀들을 구비한 복수 개의 섹터들로 이루어진 메모리 셀 어레이와;

상기 제 1 워드 라인들에 각각 대응되어 연결되는 복수 개의 제 2 워드 라인들과;

상기 제 2 워드 라인들에 연결되며, 각 동작 모드시 상기 제 1 워드 라인들에 인가될 전압들을 상기 제 2 워드 라인들에 공급하는 제 1 선택 회로와;

상기 섹터들 중 하나를 선택하기 위한 어드레스 정보에 따라 제어 신호를 발생하는 제 2 선택 회로 및;

상기 제 1 및 제 2 워드 라인들 사이에 배열되며, 제어 신호에 응답하여 상기 제 1 워드 라인들과 상기 제 2 워드 라인들의 연결을 제어하는 스위치 회로들을 포함하며,

상기 스위치 회로들은 각각 복수 개의 공핍형 MOS 트랜지스터들을 포함하고, 상기 공핍형 MOS 트랜지스터들은 상기 제어 신호에 의하여 공통으로 제어되는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 공핍형 MOS 트랜지스터들 각각은 음의 문턱 전압을 갖는 공핍형 NMOS트랜지스터로 이루어지는 불휘발성 메모리 장치.
제 1 항에 있어서,

상기 공핍형 MOS 트랜지스터들은 상기 제 1 선택 회로에서 출력된 상기 제 2 워드 라인들의 전압과 동일한 전압을 상기 제 1 워드 라인들로 전달하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀 어레이는 노어형 플래시 메모리로 이루어지는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 공핍형 MOS 트랜지스터들 각각은 상기 제 1 워드 라인들과 상기 제 2 워드 라인들 사이에 일대일 대응되어 직렬로 연결되는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 복수 개의 섹터들 각각은 복수 개의 로컬 워드 라이들을 구비하는 불휘발성 반도체 메모리 장치.
제 6 항에 있어서,

상기 복수 개의 섹터들 마다 상기 로컬 워드 라인들 중 하나가 상기 그로벌 워드 라인들 중 하나에 공통으로 연결되는 불휘발성 반도체 메모리 장치.
복수 개의 로컬 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 로컬 워드 라인들과 상기 비트 라인들의 교차 영역들에 배열된 복수 개의 메모리 셀들을 구비한 복수 개의 섹터들로 이루어지는 메모리 셀 어레이와 리던던시 로컬 워드 라인들과 리던던시 비트 라인들의 교차 영역들에 배열된 적어도 하나 이상의 리던던시 셀 어레이로 이루어지는 불휘발성 메모리 장치에 있어서:

복수 개의 그로벌 워드 라인들에 연결되는 상기 로컬 워드 라인들과 리던던시 로컬 워드 라인들 및;

상기 그로벌 워드 라인들에 연결되며, 각 동작 모드시 상기 로컬 워드 라인들 및 리던던시 로컬 워드 라인에 인가될 전압들을 상기 그로벌 워드 라인들에 공급하는 그로벌 워드 라인 디코더와;

상기 복수 개의 섹터들 중 하나를 선택하기 위한 어드레스 정보에 따라 제어 신호들을 발생하는 섹터 선택 회로들과;

상기 그로벌 워드 라인들과 상기 로컬 워드 라인들 및 상기 그로벌 워드 라인과 리던던시 로컬 워드 라인 사이에 위치하며 상기 제어 신호들에 응답하여 상기 그로벌 워드 라인들과 상기 로컬 워드 라인들 및 리던던시 로컬 워드 라인들의 연결을 제어하는 스위치 회로들을 구비하며,

상기 스위치 회로들은 각각 복수 개의 공핍형 MOS 트랜지스터들을 포함하고, 상기 공핍형 MOS 트랜지스터들은 상기 제어 신호들에 의하여 공통으로 제어되는 불휘발성 반도체 메모리 장치.
제 8 항에 있어서,

상기 공핍형 MOS 트랜지스터들 각각은 음의 문턱 전압을 갖는 공핍형 NMOS 트랜지스터로 이루어지는 불휘발성 반도체 메모리 장치.
제 8 항에 있어서,

상기 공핍형 MOS 트랜지스터들은 상기 그로벌 워드 라인 디코더에서 출력된 상기 그로벌 워드 라인들의 전압과 동일한 전압을 상기 로컬 워드 라인들에 전달하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 8 항에 있어서,

상기 메모리 셀 어레이는 노어형 플래시 메모리로 이루어지는 불휘발성 반도체 메모리 장치.
제 8 항에 있어서,

상기 공핍형 MOS 트랜지스터들 각각은 상기 그로벌 워드 라인들과 상기 로컬 워드 라인들 사이에 일대일 대응되어 직렬로 연결되는 불휘발성 반도체 메모리 장치.
제 8 항에 있어서,

상기 복수 개의 섹터들 각각은 복수 개의 로컬 워드 라인들을 구비하는 불휘발성 반도체 메모리 장치.
제 13 항에 있어서,

상기 복수 개의 섹터들 마다 상기 로컬 워드 라인들 중 하나가 상기 그로벌 워드 라인들 중 하나에 공통으로 연결되는 불휘발성 반도체 메모리 장치.
제 1 섹터, 제 2 섹터 및 제 3 섹터로 분리된 메모리 셀 어레이와;

상기 제 1 내지 제 3 섹터들 각각은 복수 개의 로컬 워드 라인들, 복수 개의 비트 라인들 그리고 상기 로컬 워드 라인들과 상기 비트 라인들의 교차 영역들에 배열된 복수 개의 플래시 EEPROM 셀들을 구비하며, 상기 제 1 또는 제 2 섹터의 결함 셀들은 상기 제 3 섹터 내의 대응하는 셀들로 대체되며;

상기 각 섹터 내의 로컬 워드 라인들에 각각 대응하도록 상기 메모리 셀 어레이를 통해 배열된 복수 개의 그로벌 워드 라인들과;

상기 그로벌 워드 라인들에 연결되며, 각 동작 모드시 상기 로컬 워드 라인들에 인가될 워드 라인 전압들로 상기 그로벌 워드 라인들을 구동하는 그로벌 워드 라인 디코더 회로와;

제 1 제어 신호에 응답하여 상기 제 1 섹터 내의 로컬 워드 라인들과 상기 그로벌 워드 라인들을 연결하는 제 1 로컬 디코더 회로와;

제 2 제어 신호에 응답하여 상기 제 2 섹터 내의 로컬 워드 라인들과 상기 그로벌 워드 라인들을 연결하는 제 2 로컬 디코더 회로와;

제 3 제어 신호에 응답하여 상기 제 3 섹터 내의 로컬 워드 라인들과 상기 그로벌 워드 라인들을 연결하는 제 3 로컬 디코더 회로와;

상기 제 1 섹터를 선택하기 위한 어드레스 정보에 따라 상기 제 1 제어 신호를 발생하는 제 1 섹터 선택 회로와;

상기 제 2 섹터를 선택하기 위한 어드레스 정보에 따라 상기 제 2 제어 신호를 발생하는 제 2 섹터 선택 회로 및;

상기 제 3 섹터를 선택하기 위한 어드레스 정보에 따라 상기 제 3 제어 신호를 발생하는 제 3 섹터 선택 회로를 포함하며,

상기 제 1 내지 제 3 로컬 디코더 회로들 각각은 대응하는 로컬 및 그로벌 워드 라인들 사이에 각각 연결된 복수 개의 공핍형 MOS 트랜지스터들을 포함하고; 상기 공핍형 MOS 트랜지스터들은 대응하는 제어 신호에 의해서 공통으로 제어되는 노어형 플래시 메모리 장치.
제 15 항에 있어서,

상기 제 1 내지 제 3 로컬 디코더 회로들 각각 내의 공핍형 MOS 트랜지스터들 각각은 음의 문턱 전압을 갖는 공핍형 NMOS 트랜지스터를 포함하는 노어형 플래시 메모리 장치.
제 16 항에 있어서,

상기 그로벌 워드 라인 디코더 회로는 상기 그로벌 워드 라인들에 각각 연결되며, 각각이 대응하는 그로벌 워드 라인을 워드 라인 전압으로 구동하는 복수 개의 디코더들을 포함하는 노어형 플래시 메모리 장치.
제 17 항에 있어서,

상기 디코더들 각각은,

디코드 신호들에 응답하여 구동 제어 신호를 발생하는 구동 제어 신호 발생기와;

제 1 전원 단자와 제 2 전원 단자 사이에 연결되며, 상기 구동 제어 신호에 응답하여 상기 제 1 및 제 2 전원 단자들 중 어느 하나로부터 제공되는 워드 라인 전압으로 대응하는 그로벌 워드 라인을 구동하는 드라이버 및;

상기 대응하는 그로벌 워드 라인이 결함이 있을 때 소거 동작 동안 상기 제 2 전원 단자로부터의 전압이 상기 대응하는 그로벌 워드 라인으로 공급되는 것을 방지하는 수단을 포함하는 노어형 플래시 메모리 장치.
제 18 항에 있어서,

상기 방지 수단은 상기 드라이버와 상기 제 2 전원 단자 사이에 연결된 퓨즈와; 상기 드라이버와 상기 제 2 전원 단자 사이에 상기 퓨즈와 병렬 연결된 NMOS 트랜지스터를 포함하며; 그리고 상기 NMOS 트랜지스터는 소거 동작이 수행될 때 턴 오프되는 노어형 플래시 메모리 장치.
제 19 항에 있어서,

상기 각 디코더의 퓨즈는 대응하는 그로벌 워드 라인이 결함이 있을 때 절단되는 노어형 플래시 메모리 장치.
제 15 항에 있어서,

상기 소거 동작 동안에 상기 제 1 및 제 2 섹터들 중 하나가 선택될 때, 선택되지 않은 섹터에 대응하는 로컬 디코더 회로에 인가되는 제어 신호의 전압 레벨은 상기 선택되지 않은 섹터 내의 로컬 워드 라인들이 플로팅되도록 상기 공핍형 NMOS 트랜지스터의 문턱 전압보다 낮게 설정되는 노어형 플래시 메모리 장치.
복수 개의 제 1 워드 라인들, 복수 개의 비트 라인들 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 배열된 복수 개의 플래시 EEPROM 셀들을 구비한 메모리 셀 어레이와;

상기 제 1 워드 라인들에 각각 대응하도록 상기 메모리 셀 어레이를 통해 배열된 복수 개의 제 2 워드 라인들과;

상기 제 1 워드 라인들에 연결되며, 각 동작 모드시 상기 제 1 워드 라인들에 인가될 워드 라인 전압들로 상기 제 2 워드 라인들을 구동하는 제 1 선택 회로와;

상기 메모리 셀 어레이의 일측에 배치되며, 제 1 제어 신호에 응답하여 상기 제 1 워드 라인들 중 짝수번째 라인들과 상기 제 2 워드 라인들 중 짝수번째 라인들을 연결하는 제 1 스위치 회로와;

상기 메모리 셀 어레이의 타측에 배치되며, 제 2 제어 신호에 응답하여 상기 제 1 워드 라인들 중 홀수번째 라인들과 상기 제 2 워드 라인들 중 홀수번째 라인들을 연결하는 제 2 스위치 회로 및;

상기 메모리 셀 어레이를 선택하기 위한 어드레스 정보에 따라 상기 제 1 및 제 2 제어 신호들을 발생하는 제 2 선택 회로를 포함하며,

상기 제 1 및 제 2 스위치 회로들 각각은 대응하는 제 1 및 제 2 워드 라인들 사이에 각각 연결된 복수 개의 공핍형 MOS 트랜지스터들을 포함하고; 상기 공핍형 MOS 트랜지스터들은 상기 제어 신호에 의해서 공통으로 제어되는 플래시 메모리 장치.
제 22 항에 있어서,

상기 제 1 및 제 2 스위치 회로들 각각 내의 공핍형 MOS 트랜지스터들은 각각 음의 문턱 전압을 갖는 공핍형 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.