KR100327857B1

KR100327857B1 - 반도체 메모리 장치

Info

Publication number: KR100327857B1
Application number: KR1019990010439A
Authority: KR
Inventors: 아마나이마사카츠
Original assignee: 가네코 히사시; 닛폰 덴키(주)
Priority date: 1998-03-27
Filing date: 1999-03-26
Publication date: 2002-03-09
Also published as: JP3223877B2; JPH11283390A; US6128230A; EP0945873A2; KR19990078289A; EP0945873A3; CN1230751A

Abstract

반도체 메모리 장치는 다수의 메모리셀, 행 서브디코더, 행 메인 디코더 및 감소 수단을 포함한다. 메모리 셀은 매트릭스 형태로 정렬된다. 행 서브디코더는 메모리 셀의 각각의 행을 선택한다. 행 메인 디코더는 행 어드레스 신호를 디코딩하여, 제어 신호를 행 서브디코더 내에 공급한다. 행 메인 디코더는 PN 접합 항복 전압을 가지는 최소한 하나의 트랜지스터로 구성된다. 감소 수단은 소거 모드 중에 PN 접합 항복 전압을 감소시킨다.

Description

반도체 메모리 장치{Semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로, 플래쉬 메모리와 같은 반도체 메모리 장치에 관한 것이다.

첫째, 도 1을 참조하여 관련 반도체 메모리 장치에 대해 설명하고자 한다.

도 1에 도시된 바와 같이, 플래쉬 메모리 및 EEPROM(전기적으로 소거가능한 프로그램가능 ROM)과 같은 관련 반도체 메모리 장치는 다수의 메모리 셀(MC1-MCn), 행 서브디코더(sub-decoder)(즉, 워드 라인 구동 회로)(SD), 및 다수의 행 메인 디코더(main decoder:MD)를 포함한다. 본원에서는, 도 1에 편의적으로 단 하나의 디코더(MD)만을 도시하였다.

이 경우에, 각각의 메모리 셀(MC1-MCn)은 전기적으로 기록 및 소거할 수 있고, 각각의 행 서브디코더(SD)는 각각의 메모리 셀(MC1-MCn)을 선택한다. 더욱이, 각각의 행 메인 디코더(MD)는 행 어드레스 신호를 디코딩하여 출력 신호(XB,)를 행 서브디코더(SD)에 공급한다.

이 경우, 행 메인 디코더는 2단의 레벨 시프트 회로(15, 16)로 구성되고, 그 출력 신호(XB 및)는 서로 상보적(complementary)이다.

여기에서, 메모리 셀 어레이는 매트릭스 형태로 배열된 다수의 메모리 셀로 구성된다. 이러한 구조에서, 다수의 워드 라인(WL)은 행 방향으로 배열된 각각의 메모리 셀의 제어 게이트에 접속되고, 다수의 비트 라인(EL)은 행 방향으로 배열된 각각의 메모리 셀의 드레인에 접속된다. 이 경우, 다수의 워드 라인(WL)은 소정의 블록으로 분할되고, 각각의 블록은 행 메인 디코더(MD)들 중 하나의 디코더에 의해 선택된다.

메모리 셀(MC1)의 행을 선택하기 위한 행 서브디코더(SD)는 하나의 p채널 트랜지스터(P11) 및 2개의 n채널 트랜지스터(N11, N12)로 구성된다. 이 경우, 트랜지스터(P11) 및 트랜지스터(N11)의 소스는 프리 디코드 신호(pre-decode signal:XSPP)를 제공하는 XSPP 노드에 접속되고, 트랜지스터(N12)의 소스는 접지 단자(GND)에 결합된다.

각각의 트랜지스터(P11, N11, N12)의 드레인은 워드 라인(WL)에 접속된다. 또한, 출력 신호()는 트랜지스터(P11) 및 트랜지스터(N12)의 게이트에 공급되고, 출력 신호(XB)는 트랜지스터(N11)의 게이트에 공급된다.

더욱이, 트랜지스터(P11)의 백 게이트(back gate)는 백 게이트 전압(PEG) 노드에 결합되고, 트랜지스터(N11과 N12)의 백 게이트는 백 게이트 전압(NBG) 노드에 각각 접속된다.

다른 메모리 셀(MC2-MCn)을 구동시키기 위한 각각의 행 서브디코더는 동일한 방식으로 각각의 트랜지스터(Pn1, Nn1, Nn2)로 구성된다. 행 서브디코더는 각각의 워드 라인(WL)의 전위를 결정하기 위해 프리 디코드 신호(XSPP) 및 출력 신호(XB,)에 의해 제어된다.

후술하는 바와 같이, 각각의 트랜지스터(P11, N11, N12)의 드레인과 백 게이트 사이의 전위차는 기록 동작 또는 소거 동작 중에 때로는 높아진다. 이 경우에, 각 트랜지스터의 임계치(Vt)가 낮을 때, 때로는 서브 임계치 또는 펀치 스루(punch-through) 현상으로 인해 누설 전류가 흐른다. 이를 방지하기 위해, 각 트랜지스터(P11, N11, N12)의 백 게이트 전압은 동작 모드에 따라서 전환된다.

제 1 레벨 시프트 회로(15)는 모드 전환 전원 공급(VPX) 노드와 접지 노드 사이에 직렬로 접속되는 2쌍의 트랜지스터로 구성된다. 특히, 레벨 시프트 회로(5)는 p채널 트랜지스터(PM1) 및 n채널 트랜지스터(MN1) 및 p채널 트랜지스터(PN2) 및 n채널 트랜지스터(NM2)로 구성된다.

이러한 구조에서, NAND 게이트(13)의 출력은 트랜지스터(NM1)의 게이트에 제공되고, 인버터 회로(14)의 출력은 트랜지스터(NM2)의 게이트에 제공된다. 더욱이, 트랜지스터(PM1)와 트랜지스터(NM1) 사이의 직렬 접속점은 트랜지스터(PM2)의 게이트에 결합되고, 트랜지스터(PM2)와 트랜지스터(NM2) 사이의 직렬 접속점은 트랜지스터(PM1)의 게이트에 결합된다.

계속해서, 제 1 레벨 시프트 회로(15)의 동작에 관해 기술하고자 한다.

NAND 게이트(13)의 출력이 0V일 때, 인버터(14)의 출력은 트랜지스터(NM2)를턴 온시키기 위해 VDD로 된다. 그러므로, 트랜지스터(NM2)의 드레인 및 트랜지스터(PM1)의 게이트는 각각 0V로 된다.

결과적으로, 트랜지스터(PM1)는 턴 온되고, 트랜지스터(PM1)의 드레인 및 트랜지스터(PM2)의 게이트는 VPX로 된다. 이 때, 트랜지스터(NM1 및 PM2)는 턴 오프된다.

반대로, NAND 게이트(13)의 출력이 VDD로 될 때, 인버터(14)의 출력은 0V로 된다. 그러므로, 트랜지스터(NM1)는 턴 온되고, 트랜지스터(PM2)의 게이트는 0V로 된다. 결과적으로, 트랜지스터(PM2)는 턴 온되고, 트랜지스터(PM1)의 게이트는 VPX로 된다. 이 때, 트랜지스터(NM2 및 PM1)는 턴 오프된다.

그러므로, 제 1 레벨 시프트 회로(15)는 NAND 게이트(13)의 출력으로서 [0V, VDD]의 2진 신호를 [0V, VPX]의 2진 신호로 변환시킨다.

한편, 제 2 레벨 시프트 회로(16)는 VPX 노드와 모드 전환 전원 공급 전압(VBB) 사이에 직렬로 접속된다. 특히, 제 2 레벨 시프트 회로(16)는 트랜지스터(PM3) 및 트랜지스터(NM3) 및 트랜지스터(PM4) 및 트랜지스터(NM4)로 구성된다.

이러한 구조에서, 출력은 트랜지스터(PM2)와 트랜지스터(NM2) 사이의 직렬 접속점으로부터 트랜지스터(PM3)의 게이트에 제공된다. 더욱이, 출력은 트랜지스터(PM1)와 트랜지스터(NM1) 사이의 직렬 접속점으로부터 트랜지스터(PM4)의 게이트에 제공된다.

더욱이, 트랜지스터(PM3)와 트랜지스터(NM3) 사이의 직렬 접속점은 트랜지스터(PM3)의 게이트에 접속되고, 트랜지스터(PM4)와 트랜지스터(NM4) 사이의 직렬 접속점은 트랜지스터(NM3)의 게이트에 접속된다.

계속해서, 제 2 레벨 시프트 회로(16)의 동작에 관해 설명하고자 한다.

NAND 게이트의 출력이 0V일 때, 트랜지스터(NM2)의 드레인은 0V로 된다. 그러므로, 트랜지스터(PM4)는 출력 신호()를 VPX에 제공하기 위해 턴 온된다. 따라서, 트랜지스터(NM3)의 게이트는 VPX로 되고, 트랜지스터(NM3)는 출력 신호(XB)를 VBB에 제공하기 위해 턴 온된다. 이 때, 트랜지스터(NM4 및 PM3)는 턴 오프된다.

반대로, NAND 게이트(13)의 출력은 VDD와 같고, 트랜지스터(NM1)의 드레인은 0V로 된다. 그러므로, 트랜지스터(PM3)는 출력 신호(XB)를 VPX내에 제공하기 위해 턴 온된다. 따라서, 트랜지스터(NM4)의 게이트는 VPX로 된다. 결과적으로, 트랜지스터(NM4)는 출력 신호()를 VBB내에 제공하기 위해 턴 온된다. 이 때, 트랜지스터(NM3 및 PM4)는 턴 오프된다.

그러므로, 제 2 레벨 시프트 회로(6)는 0[V, VPX]의 2진 신호를 [VBB, VPX]의 2진 신호로 제 1 레벨 시프트 회로의 출력으로서 변환한다.

상술한 바와 같이, 출력 신호(XB)는 제 2 레벨 시프트 회로(16)의 트랜지스터(PM)와 트랜지스터(NM3) 사이의 직렬 접속점으로부터 발생되고, 출력 신호()는 트랜지스터(PM4)와 트랜지스터(NM4) 사이의 직렬 접속점으로부터 발생된다. 이러한 경우에, 출력 신호(XB 및)는 상보 관계에 있다.

이러한 경우, 도 1에 도시된 행 디코더의 각각의 동작 모드에서의 각 단자의각 전압은 도 2에 도시되어 있다.

여기에서, 도 1에 도시된 행 메인 디코더(MD)는 워드 라인(WL1)을 선택하기 위한 행 어드레스에 의해 선택되고, 워드 라인(WL2-WLn) 및 행 메인 디코더(도시하지 않음)는 선택되지 않는다.

이 예에 있어서, 도 1에 도시된 행 디코더(MD, SD)의 동작에 관해 설명하고자 한다.

기록 동작에 있어서, 행 메인 디코더(MD)에 가해지는 저 전위 측의 모드 전환 전원 공급 전압(VPX) 및 노드 전환 전원 공급 전압(VBB)은 도 2에 도시된 바와 같이 각각 5V 및 -9V이다. 더욱이, p채널 트랜지스터의 백 게이트 전압(PBG)은 0V와 같고, n채널 트랜지스터의 백 게이트 전압은 -9V와 같다.

어드레스 디코더(13)의 출력이 0V로 될 때, 출력 신호(XB)는 공급 전압 5V로 되고, 출력 신호()는 -9V로 된다. 더욱이, 프리 디코드 신호(XSPP1)는 -9V로 되고, XSPP2-n은 0V로 된다. 따라서, 트랜지스터(N11, 및 P21-Pn1)는 턴 온된다. 결과적으로, 워드 라인 신호(WL1)는 -9V로 되고, 모든 워드 라인(WL2-WLn)은 0V로 된다.

이 경우, 선택되지 않은 메모리 블록(도시하지 않음)의 프리 디코드 신호(XSPP1)는 -9V로 된다. 그러나, 출력 신호(XB)는 -9V로 되고, 출력 신호()는 공급 전압 5V로 된다. 따라서 트랜지스터(N12-Nn2)는 턴 온되고, 비선택 블록의 모든 워드 라인 신호(WL1-WLn)는 0V로 된다.

소거 동작중에, 모드 전환 전원 공급 전압(VPX) 및 백 게이트 전압(PBG)은1V와 각각 동일하다. 더욱이, 저 전위 측에서의 모드 전압 전원 공급 전압(VBB) 및 백 게이트 전압(NBG)은 각각 0V와 같다.

더욱이, 각각의 프리 디코드 신호(XSPP1-n) 및 출력 신호(XB)는 11V와 각각 같고, 출력 신호()는 0V와 같다. 결과적으로, 트랜지스터(P11-Pn1)는 턴 온되고, 워드 라인 신호(WN1-WLn)는 11V와 각각 같다.

이 경우에, 비선택 메모리 블록(도시하지 않음)의 프리 디코드 신호(XSPP1-n)는 11V와 같다. 그러나, 어드레스 디코더(13)의 출력은 VDD으로 된다. 더욱이, 출력 신호(XB)는 0V로 되고, 출력 신호()는 11V로 된다. 따라서, 트랜지스터(NL2-Nn2)는 턴 온되고, 비선택 블록의 모든 워드 라인 신호(WL1-WLn)는 0V로 된다.

판독 동작 중에, 모드 전환 전원 공급 전압(VPX) 및 백 게이트 전압(PBG)은 전원 공급 전압으로 각각 된다. 더욱이, 저 전위 측에서의 모드 전환 전원 공급 전압(VDD) 및 백 게이트 전압은 0V와 각각 같다.

어드레스 디코더(13)의 출력이 0V로 될 때, 출력 신호(XB)는 공급 전압(VDD)으로 되고, 출력 신호()는 0V로 된다. 더욱이, 프리 디코드 신호(XSPP1)는 VDD로 되고, XSPP2-n은 0V와 각각 같다. 따라서, 트랜지스터(P11, N21-Nn1)는 턴 온된다. 그러므로, 워드 라인 신호(WL1)는 VDD로 되고, WL2-n은 0V와 각각 같다.

이러한 경우에, 비선택 메모리 블록(도시하지 않음)의 프리 디코드 신호(XSPP1)는 VDD로 된다. 그러나, 어드레스 디코드(13)의 출력은 VDD로 되고, 출력 신호(XB)는 0V와 같다. 더욱이, 출력 신호()는 공급 전압(VDD)으로 된다. 따라서, 트랜지스터(N12 - Nn2)는 턴 온되고, 비선택 블록의 워드 라인 신호(WL1 - WLn)는 각각 0V로 된다.

워드 라인 구동 회로(SD)를 제어하기 위한 행 메인 디코더(MD)의 출력 신호(, XB)는 플래쉬 메모리에 정렬된 행 디코더(MD)의 기록 동작 중에 고레벨에서 5V로 되고, 저 레벨에서 -9V로 된다. 결과적으로, 5-(-9)=14V의 고전압이 레벨 시프트 회로(MD)를 구성하는 트랜지스터의 PN 접합부에 가해진다.

즉, 워드 라인 구동 회로(SD)를 구성하는 트랜지스터(N12)의 백 게이트 전위(NBG)는 기록 동작 중에 -9V로 된다. 그러므로, 임계 전압은, 예를 들어 백 게이트 바이어스 영향으로 인해 약 3.5V로 된다.

이러한 목적을 달성하기 위해, 트랜지스터(N12)의 게이트 전위는 트랜지스터(N12)를 턴 온시킴으로써 워드 라인(WL)의 전위를 0V로 되게 하기 위해 3.5V보다 높은 값에서 선택되는 것이 필요하다.

먼저, 공급 전원(VDD)의 VPX로서 이용되고, VDD가 약 5V로 세트되기 때문에 문제점이 전혀 발생하지 않는다.

최근, 공급 전원(VDD)은 1.8과 3.5 사이에서 낮아지게 한다. 반도체 메모리 장치에 저전원 공급 전압이 이용될 때, 출력 전압()은 트랜지스터(N12)의 임계 전압을 만족하지 못한다. 따라서, 트랜지스터(N12)는 턴 온되지 않는다.

도 3에 도시된 바와 같이, 14V의 전압은 트랜지스터의 고전압(높은 항복 전압)의 N+ 영역과 P 웰 사이에 가해지고, P+ 영역과 N 웰 사이에 가해진다. 따라서, PN 접합부의 항복 레벨은 (14+α)V로 설계될 필요가 있다. 여기에서, 깊은웰은 부전위가 P 기판(GND)에 가해질 때 전류를 접합 부분 양단으로 흐르지 않게 한다.

그러므로, 전원 공급 전압과 같은 공급 전압(VDD)을 공급하기 위해 트랜지스터의 소스와 드레인을 형성하는 확산층보다 낮은 불순물 농도를 가지고 있는 확산층을 형성하는 것이 필요하다.

따라서, 2가지 단계, 즉 박막 P형 확산층의 형성 단계 및 박막 N형 확산층의 형성 단계가 부수적으로 필요하다. 이것은 제조 단계의 수 및 제조 단가가 증가된다는 것을 의미한다.

한편, 일본의 미심사 특허 공개 평9-17189호에 기재된 트랜지스터의 게이트 절연막에 큰 전계가 가해지지 않게 하기 위해 종래의 비휘발성 반도체 메모리에 관해 설명하고자 한다.

이러한 비휘발성 반도체 메모리(EEPROM)에서, 행 메인 디코더 및 낮은 서브디코더는 다수의 셀 블록에 따라서 배열된다.

이러한 경우에, 낮은 서브디코더는 셀 블록의 입력 노드와 워드 라인 사이에 삽입 및 접속되는 PMOS 트랜지스터 및 워드 라인 및 접지 노드에 접속되는 풀 다운(pull-down)용 NMOS 트랜지스터를 포함한다.

한편, 행 메인 디코더는 전위가 셀 블록의 소거 선택/기록 비선택 및 비선택/기록 선택 중에 따라서 제한되는 다수의 제어 신호를 발생시키고, 각각의 제어 신호를 행 서브디코더의 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트에 공급한다.

이러한 EEPROM은 기록 및 소거 중에 행 서브디코더 내의 특정 트랜지스터의 게이트 절연막에 큰 전계가 가해지지 않게 한다. 따라서, 신뢰성의 감소를 방지할 수 있다.

그러나, 상기 언급한 비휘발성 반도체 메모리에 대한 음전압에 관해서는 고려되지 않는다.

더욱이, 비휘발성 반도체 장치는 플래쉬 메모리와 같은 반도체 메모리 장치에 응용할 수 없다. 반도체 메모리 장치에서, 기록 동작 중에 메모리 셀에 인가된 전압은 서로가 다르다.

그러므로, 본 발명의 목적은 기록 동작 중에 메모리 셀이 인가된 전압이 음전압일지라도 부수적인 제조 단계 없이도 PN 접합부의 항복 레벨을 감소시킴으로써 제조 단가를 증가시키지 않고 반도체 메모리 장치를 제공하기 위한 것이다.

본 발명에 따르면, 반도체 메모리 장치는 다수 메모리 셀, 행 서브디코더, 행 메인 디코더 및 감소 수단을 포함한다.

이 경우에, 메모리 셀은 매트릭스 형태로 배열된다. 행 서브디코더는 메모리 셀의 각각의 행을 선택한다. 더욱이, 행 메인 디코더는 행 어드레스 신호를 디코드하고, 제어 신호를 행 서브디코더 내에 공급한다. 여기에서, 행 메인 디코더는 PN 접합 항복 전압을 가지고 있는 최소한 하나의 트랜지스터로 구성된다.

더욱이, 감소 수단이 소거 모드 중에 PN 접합 항복 전압을 감소시킨다. 이경우에, 각각의 메모리 셀은 전기적으로 기록 및 소거할 수 있다.

이러한 구조에서, 프리 디코드 신호는 행 서브디코더에 제공되고, 워드 라인을 경유하여 메모리 셀에 공급된다. 감소 수단은 워드 라인의 전위를 접지 전위로 세트시킨다.

이 경우에, 감소 수단은 행 서브디코더 내에 배치되고, 전달 게이트로 구성된다. 전달 게이트는 최소한 하나의 p채널 트랜지스터로 구성된다.

더욱이, 행 서브디코더는 접지 전위 노드를 가지고 있다. p채널 트랜지스터는 워드 라인과 접지 전위 노드 사이에 접속된다. 특히, p채널 트랜지스터는 소스, 드레인 및 게이트를 가지고 있다. 이러한 조건에서, 소스는 접지 전위 노드에 접속되고, 드레인은 워드 라인에 접속된다. 부수적으로, 제어 신호는 행 메인 디코더로부터 게이트에 제공된다.

더욱이, 제어 신호는 선정된 진폭을 가지고 있고, 선정된 진폭은 영전위와 음전위 사이의 범위 내에서 떨어진다.

행 메인 디코더는 최소한 하나의 레벨 시프트 회로로 구성된다. 이러한 경우에, 레벨 시프트 회로는 기록 모드, 소거 모드 및 감소 모드의 각각의 모드에 따라서 차동 전압을 제어 신호로서 발생시킨다.

예를 들어, 메모리 셀은 플래쉬 메모리이다. 이 경우에, 음전압은 기록 모드 내의 플래쉬 메모리에 가해진다.

특히, 감소 수단은 기록 모드의 행 메인 디코더의 트랜지스터의 PN 접합 전압을 감소시킨다.

그러므로, 메모리 셀에 인가된 전압이 음전압일지라도, PN 접합부의 항복 전압은 감소될 수 있다.

따라서, 부수적인 단계(즉, 박막 p형 확산층을 형성하기 위한 단계 및 박막 n형 확산층을 형성하기 위한 단계)는 반도체 메모리 장치의 제조 단계에서 필요하지 않다. 결과적으로, 제조 단가의 증가가 방지될 수 있다. 그러므로, 제조 단가는 크게 감소될 수 있다.

더욱이, 행 메인 디코더는 모드 전환 신호가 서로 상이한 다수의 단의 레벨 시프트 회로로 구성되고, 출력 신호(XB,)는 2진 신호[0V, -9V]로 된다.

그러므로, 레벨 접합부에 인가된 전압은 기록 모드에서 더욱 감소된다. 따라서, PN 접합부의 항복 레벨은 더욱 감소된다.

도 1은 관련 반도체 메모리 장치의 행 디코더를 도시한 회로도.

도 2는 도 1에 도시된 행 디코더의 각각의 모드에서 각 단자의 각각의 전압을 도시한 테이블.

도 3은 도 1에 도시된 행 메인 디코더를 구성하는 트랜지스터의 일 예를 도시한 단면도.

도 4는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 행 디코더를 도시한 회로도.

도 5는 도 4에 도시된 행 디코더의 각 모드 내의 각 단자의 각각의 전압을 도시한 테이블.

도 6은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 행 디코더를 도시한 회로도.

도 7은 도 6에 도시된 행 디코더의 각 모드 내의 각 단자의 각각의 전압을 도시한 테이블.

* 도면의 주요 부분에 대한 부호의 설명 *

13 : 어드레스 디코더 14 : 인버터 회로

15, 16, 21 : 레벨 시프트 회로 BL : 비트 라인

MC1 -MCn : 메모리 셀

P11, P12, N11, N12, PM1, PM2, NM1, NM2 : 트랜지스터

SD : 서브디코더 WL : 워드 라인

(제 1 실시예)

본 발명의 제 1 실시예에 따른 반도체 메모리 장치에 관해 먼저 기술하고자 한다.

도 4에 도시된 바와 같이, 플래쉬 메모리 또는 EEPROM(전기적으로 소거가능한 프로그램가능 ROM)과 같은 반도체 메모리 장치에 배열된 행 디코더(RD10)는 다수의 메모리 셀(MC1-MCn), 행 서브디코더(즉, 워드 라인 구동 회로)(SD) 및 다수의 행 메인 디코더(MD)를 포함한다. 여기에서, 도 4에는 편의상 단 하나의 디코더(MD)만을 도시하였음에 주의해야 한다.

이 경우, 각각의 메모리 셀(MC1-MCn)은 전기적으로 기록 및 소거할 수 있고, 각각의 행 서브디코더(SD)는 각각의 메모리 셀(MC1-MCn)의 행을 선택한다. 더욱이, 각각의 행 메인 디코더(MD)는 행 어드레스 신호를 디코딩하고, 출력 신호(XB,)를 행 서브디코더(SD)에 공급한다.

이러한 경우에, 행 메인 디코더는 레벨 시프트 회로(15, 16)로 구성되고, 이의 출력 신호(XB 및)는 서로가 상보적이다.

여기에서, 메모리 셀 어레이는 매트릭스 형태로 배열된 다수의 메모리 셀로 구성된다. 이러한 구조에서, 다수의 워드 라인(WL)은 행 방향으로 배열된 각각의 메모리 셀의 제어 게이트에 접속되고, 다수의 비트 라인(BL)은 행 방향으로 배열된 각각의 메모리 셀의 드레인에 접속된다. 이 경우에, 다수의 워드 라인(WL)은 소정의 블록으로 분할되고, 각각의 블록은 행 메인 디코더(MD)들 중 하나의 디코더에 의해 선택된다.

워드 라인(WL1)에 대응하는 행 서브디코더(SD)는 2개의 p채널 트랜지스터(P11, P12) 및 2개의 n채널 트랜지스터(N11, N12)로 구성된다.

이 경우에, 트랜지스터(P11) 및 트랜지스터(N11)의 소스는 프리 디코드 신호(XSPP)를 제공하는 XSPP 노드에 접속되고, 트랜지스터(N12) 및 트랜지스터(P12)의 소스는 접지 단자(GND)에 결합된다.

각각의 트랜지스터(P11, P12, N11, N12)의 드레인은 워드 라인(WL)에 접속된다. 더욱이, 출력 신호()는 트랜지스터(P11) 및 트랜지스터(N12)의 게이트에 제공되고, 출력 신호(XB)는 트랜지스터(N11) 및 트랜지스터(P12)의 게이트에 제공된다.

더욱이, 트랜지스터(P11과 P12)의 백 게이트는 백 게이트 전압(PBG) 노드에 접속되고, 양자의 트랜지스터(N11, N12)의 백 게이트는 백 게이트 전압(NBG) 노드에 각각 접속된다.

그러므로, p채널 트랜지스터(P12)는 워드 라인(WL)과 접지 전위 노드 사이에 접속된 전달 게이트로서 작용한다.

다른 메모리 셀(MC2-MCn)을 구동시키기 위한 각각의 행 서브디코더는 각각의 트랜지스터(Pn1, Pn2, Nn1, Nn2)에 의해 동일한 방식으로 구성된다. 이러한 행 서브디코더는 각각의 워드 라인(WL)의 전위를 결정하기 위해서 프리 디코드 신호(XSPPn) 및 출력 신호(XB,)에 의해 제어된다.

행 메인 디코더(MD)는 행 어드레스 신호를 디코딩시키는 NAND 게이트(13), NAND 게이트(13)의 출력을 변환하는 인버터 회로(14), NAND 게이트(13)의 출력 레벨을 시프트시키는 제 1 레벨 시프트 회로(15) 및 제 1 레벨 시프트 회로(15)의 출력 레벨을 출력시키는 제 2 레벨 시프트 회로(16)로 구성된다.

제 1 레벨 시프트 회로(15)는 모드 전환 전원 공급(VPX) 노드와 접지 노드 사이에 직렬로 접속되는 2쌍의 트랜지스터로 구성된다. 특히, 레벨 시프트 회로(15)는 p채널 트랜지스터(PM1) 및 n채널 트랜지스터(NM1), 및 p채널 트랜지스터(PN2) 및 n채널 트랜지스터(NM2)로 구성된다.

이러한 구조에서, NAND 게이트(13)의 출력은 트랜지스터(NM1)의 게이트에 제공되고, 인버터 회로(14)의 출력은 트랜지스터(NM2)의 게이트에 제공된다. 더욱이, 트랜지스터(PM1)와 트랜지스터(NM1) 사이의 직렬 접속점은 트랜지스터(PM2)의 게이트에 접속되고, 트랜지스터(PM2)와 트랜지스터(NM2) 사이의 직렬 접속점을 트랜지스터(PM1)의 게이트에 결합된다.

이러한 구조에서, 제 1 레벨 시프트 회로(15)는 NAND 게이트(15)의 출력으로서 [0V, VDD]의 2진 신호를 2진 신호[0V, VPX]로 변환한다.

한편, 제 2 레벨 시프트 회로(6)는 VPX 노드와 모드 전환 전원 공급 전압(VBB) 사이의 저 전위 측에 직렬로 접속된 2쌍의 트랜지스터로 구성된다. 특히, 제 2 레벨 시프트 회로(16)는 트랜지스터(PM3) 및 트랜지스터(NM3), 및 트랜지스터(PM4) 트랜지스터(NM4)로 구성된다.

더욱이, 트랜지스터(PM3)와 트랜지스터(NM3) 사이의 직렬 접속점은 트랜지스터(NM4)의 게이트에 접속되고, 트랜지스터(PM4)와 트랜지스터(NM4) 사이의 직렬 접속점은 트랜지스터(NM3)의 게이트에 접속된다.

이러한 구조에서, 제 2 레벨 시프트 회로(16)는 [0V, VPX]의 2진 신호를 [VBB, VPX]의 2진 신호로 제 1 레벨 시프트 회로(15)의 출력으로서 변환한다.

출력 신호(XB)는 제 2 레벨 시프트 회로(16)의 트랜지스터(PM3)와 트랜지스터(NM3) 사이의 직렬 접속점으로부터 발생되고, 출력 신호()는 트랜지스터(PM4)와 트랜지스터(NM4) 사이의 직렬 접속점으로부터 발생된다. 이 경우에, 출력 신호(XB 및)는 상보적 관계에 있다.

이 경우, 도 4에 도시된 낮은 디코더(MD, SD)의 각 동작 모드 내의 각 단자의 각각의 전압이 도 5에 도시되어 있다.

여기에서, 도 4에 도시된 행 메인 디코더(MD)는 워드 라인(WL1), 및 워드 라인(WL2 - WLn)을 선택하기 위해 행 어드레스에 의해 선택되고, 행 메인 디코더(MD)(도시하지 않음)는 선택되지 않는다고 가정한다.

이 예에 있어서, 도 4에 도시된 행 디코더(MD, SD)의 동작에 관해 설명하고자 한다.

기록 동작에서, 저전위의 모드 전환 전원 공급 전압(VPX) 및 모드 전환 전원 공급 전압(VBB)은 도 5에 도시된 바와 같이 전압(VDD) 및 -9V와 각각 같다. 더욱이, p채널 트랜지스터의 백 게이트 전압(PBG)은 0V와 같고, n채널 트랜지스터의 백 게이트 전압(NBG)은 -9V와 같다.

어드레스 디코더(13)의 출력이 0V로 될 때, 출력 신호(XB)는 공급 전압(VDD)으로 되고, 출력 신호()는 -9V로 된다. 더욱이, 프리 디코드 신호(XSPP1)는 -9V로 되고, XSPP2-n은 0V로 된다.

따라서, 트랜지스터(N11 및 P21-Pn1)는 턴 온된다. 결과적으로, 워드 라인 신호(WL1)는 -9V로 되고, 모든 워드 라인(WL2 - WLn)은 0V로 된다.

이 경우에, 선택되지 않은 메모리 블록(도시하지 않음)의 프리 디코드 신호(XSP1)는 -9V로 된다. 그러나, 어드레스 디코더(13)의 출력은 VDD로 되고,출력 신호(XB)는 -9V로 되며, 출력 신호()는 공급 전압(VDD)으로 된다.

따라서, 트랜지스터(P12 - Pn2)는 턴 온되고, 비선택 블록의 워드 라인 신호(WL1 - WLn)는 0V로 된다. 이러한 경우, VDD가 NBG를 초과할 때(VDD>NBG), 트랜지스터(N12 - Nn2)도 턴 온된다.

소거 동작 중에, 모드 전환 전원 공급 전압(VPX) 및 백 게이트 전압(PBG)은 1V와 각각 같다. 더욱이, 저전위측에서의 모드 전환 전원 공급 전압(VBB) 및 백 게이트 전압(NBG)은 0V와 각각 같다.

더욱이, 각각의 프리 디코드 신호(XSPP1-n) 및 출력 신호(XB)는 11V와 각각 같고, 출력 신호()는 0V와 같다. 결과적으로, 트랜지스터(P11 - Pn1)는 턴 온되고, 워드 라인 신호(WN1 - WLn)는 11V와 각각 같다.

이러한 경우에, 비선택 메모리 블록(도시하지 않음)의 프리 디코드 신호(XSPP1-n)는 11V와 같다. 그러나, 어드레스 디코더(13)의 출력은 VDD로 된다. 더욱이, 출력 신호(XB)는 0V로 되고, 출력 신호()는 11V로 된다.

따라서, 트랜지스터(N12 - Nn2)는 턴 온되고, 비선택 블록의 워드 라인 신호(WL1 - WLn)는 0V로 된다.

판독 동작 중에, 모드 전환 전원 공급 전압(VPX) 및 백 게이트 전압(PBG)은 전원 공급 전압(VDD)과 각각 같다. 더욱이, 저전위측에서의 모드 전환 전원 공급 전압(VBB) 및 백 게이트 전압(NBG)은 0V와 각각 같다.

어드레스 디코더(13)의 출력이 0V로 될 때, 출력 신호(XB)는 공급 전압(VDD)으로 되고, 출력 신호()는 0V로 된다.

더욱이, 프리 디코드 신호(XSPP1)는 VDD로 되고, XSPP2-n은 0V와 각각 같다. 따라서, 트랜지스터(P11 - Pn1)는 턴 온된다. 그러므로, 워드 라인 신호(WL1)는 VDD로 되고, WL2-n은 0V와 각각 같다.

이 경우, 비선택 메모리 블록(도시하지 않음)의 프리 디코드 신호(XSPP)는 VDD로 된다. 그러나, 어드레스 디코더(13)의 출력은 VDD로 되고, 출력 신호(XB)는 0V와 같다. 더욱이, 출력 신호()는 공급 전압(VDD)으로 된다.

따라서, 트랜지스터(N12 - Nn2)는 턴 온되고, 비선택 블록의 워드 라인 신호(WL1 - WLn)는 0V로 각각 된다.

그러므로, 워드 라인 구동 회로(SD)를 제어하기 위한 행 메인 디코더(MD)의 출력 신호(, XB)는 기록 동작 중에 고레벨에서 공급 전압(VDD)으로 되고, 저레벨에서 -9V로 된다.

따라서, VDD-(-9)의 전압은 행 메인 디코더(MD)를 구성하는 트랜지스터의 PN 접합부에 인가된다. 그러므로, 공급 전압은 1.8 과 3.6V 사이의 범위 내로 떨어지고, 종래의 경우에 비해서 약 1.4V 감소된다.

즉, p채널 트랜지스터(P12)는 행 서브디코더(SD) 내에 추가된다. 그러므로, 출력 신호(XB)는 출력 신호()가 공급 전압(VDD)과 같고, n채널 트랜지스터(N12)가 턴 온될지라도 -9V와 같다. 따라서, p채널 트랜지스터(P12)는 턴 온되고, 워드 라인(WL1)의 전위는 0V(즉, 접지 전위)로 될 수 있다.

여기에서, 트랜지스터(P12)가 기록 모드에서만 필요하다는 것을 주지해야 한다. 트랜지스터(N12)가 기록 모드로 기능하지 않을지라도, 트랜지스터는 다른 모드에서 필요하기 때문에 남아 있다.

그러므로, 메모리 셀(MC)에 인가될 전압이 본 발명에 따른 플래쉬 메모리와 같이 반도체 메모리 장치와 유사하게 음전압일지라도, 행 메인 디코더(MD)를 구성하는 트랜지스터의 PN 접합부에 인가된 전압은 기록 모드 중에 감소된다. 그러므로, PN 접합부의 항복 레벨은 감소될 수 있다.

따라서, 2가지 부수적인 단계(즉, 박막 p형 확산층을 형성하기 위한 단계 및 박막 n형 확산층을 형성하기 위한 단계)는 반도체 메모리 장치의 제조 단계에서 불필요하다. 결과적으로, 제조 단가의 증가가 방지될 수 있다.

특히, 본 발명에 따른 반도체 메모리 장치에서 약 10%의 제조 단가를 감소시키는 것이 가능하다. 이것은 제조 단가를 크게 감소시키도록 작용한다.

(제 2 실시예)

계속해서, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치에 관해 설명하고자 한다.

도 6에 도시된 바와 같이, 행 메인 디코더(MD)는 행 디코더(RD20) 내의 제 1 레벨 시프트 회로(15)와 제 2 레벨 시프트 회로(16) 외에 제 3 레벨 시프트 회로(21)를 포함한다. 이 경우, 제 3 레벨 시프트 회로(21)는 제 2 레벨 시프트 회로(16)의 출력 레벨을 시프트시킨다.

더욱이, 제 3 레벨 시프트 회로(21)의 모드 전환 전원 공급 전압(VPX2)은 제 1 및 제 2 레벨 시프트 회로(15 및 16)의 모드 전환 전원 공급 전압(VPX1)과 다르다.

더욱이, 제 3 레벨 시프트 회로(21)의 저 전위 측의 모드 전환 전원 공급 전압(VBB2)은 제 2 레벨 시프트 회로(16)의 저 전위 측에 모드 전환 전원 공급 전압(VBB1)과 다르다.

행 디코더(R20)는 다른 구조, 동작 및 효과 면에서 도 4에 도시된 행 디코더와 유사하다.

이러한 구조에서, 제 1 레벨 시프트 회로(15)는 [0V, VDD]의 2진 신호를 2진 신호[0V, VPX]로 NAND 게이트(13)의 출력으로서 변환한다. 한편, 제 2 레벨 시프트 회로(16)는 [0V, MPX]의 2진 신호를 [VBB1, VPX1]의 2진 신호로 제 1 레벨 시프트 회로(15)의 출력으로서 변환한다.

제 3 레벨 시프트 회로(21)는 모드 전환 전원 공급 전압(VPX2) 노드와 모드 전환 전원 공급 전압(VBB2) 노드 사이의 저 전위 측에 직렬로 접속되는 2쌍의 트랜지스터로 구성된다. 특히, 제 3 레벨 시프트 회로(21)는 p채널 트랜지스터(PM5) 및 n채널 트랜지스터(NM5), 및 p채널 트랜지스터(PM6) 및 n채널 트랜지스터(NM6)로 구성된다.

출력은 제 2 레벨 시프트 회로(16)의 트랜지스터(PM4)와 트랜지스터(NM4) 사이의 직렬 접속점으로부터 트랜지스터(PM5)의 게이트에 제공된다.

더욱이, 출력은 제 2 레벨 시프트 회로(16)의 트랜지스터(PM3)와 트랜지스터(NM3) 사이의 직렬 접속점으로부터 트랜지스터(PM6)의 게이트에 제공된다.

더욱이, 트랜지스터(PM5)와 트랜지스터(NM5) 사이의 직렬 접속점은 트랜지스터(NM6)의 게이트에 결합되고, 트랜지스터(PM6)와 트랜지스터(NM6) 사이의 직렬 접속점은 트랜지스터(NM5)의 게이트에 결합된다.

이러한 구조에 있어서, 제 3 레벨 시프트 회로(16)는 [VBB1, VPX1]의 2진 신호를 2진 신호[VBB2, VPX2]로 변환한다.

이러한 상황하에, 출력 신호(XB)는 제 3 레벨 시프트 회로(21)의 트랜지스터(PM5)와 트랜지스터(NM5) 사이의 직렬 접속점으로부터 발생되고, 출력 신호()는 트랜지스터(PM6)와 트랜지스터(NM6) 사이의 직렬 접속점으로부터 발생된다. 이러한 경우에, 출력 신호(XB,)는 상보적 관계에 있다.

이러한 경우에, 도 6에 도시된 행 디코더(MD, SD)의 각 동작 모드의 각 단자의 각각의 전압은 도 7에 도시되어 있다.

여기에서, 도 6에 도시된 행 메인 디코더(MD)는 워드 라인(WL1), 및 워드 라인(WL2 - WLn)을 선택하기 위해 행 어드레스에 의해 선택되고, 행 메인 디코더(MD)(도시하지 않음)는 선택되지 않는다고 가정한다.

이 예에 있어서, 도 6에 도시된 행 디코더(MD, SD)의 동작에 관해 설명하고자 한다.

기록 동작에서, 모드 전환 전원 공급 전압(VPX1)은 전원 공급 전압(VDD)과 같고, 모드 전환 전원 공급 전압(VPX2)은 0V와 같으며, 저전위의 모드 전환 전원 공급 전압(VBB1)은 0V와 같고, 저전위의 모드 전환 전원 공급 전압(VBB2)은 -9V와 각각 같다.

더욱이, p채널 트랜지스터의 백 게이트 전압(PBG)은 0V로 되고, n채널 트랜지스터의 백 게이트 전압(NBG)은 -9V와 같다.

어드레스 디코더(13)의 출력이 0V로 될 때, 출력 신호(XB)는 공급 전압(0V)으로 되고, 출력 신호(XB)는 -9V로 된다. 더욱이, 프리 디코드 신호(XSPP1)는 -9V로 되고, XSPP2-n은 0V로 된다.

따라서, 트랜지스터(N11 및 P21 - Pn1)는 턴 온된다. 결과적으로, 워드 라인 신호(WL1)는 -9V로 되고, 워드 라인(WL2 - WLn)은 0V로 된다.

이 경우에, 선택되지 않은 메모리 블록(도시하지 않음)의 프리 디코드 신호(XSPP1)는 -9V로 된다. 그러나, 어드레스 디코더(13)의 출력은 VDD로 되고, 출력 신호(XB)는 -9V로 되며, 출력 신호()는 공급 전압(0V)으로 된다.

따라서, 트랜지스터(P12-Pn2)는 턴 온되고, 비선택 블록의 워드 라인 신호(WL1 - WLn)는 0V로 된다.

소거 동작 중에, 모드 전환 전원 공급 전압(VPX1, VPX2) 및 백 게이트 전압(PBG)은 10V와 각각 같다. 더욱이, 저 전위 측에서의 모드 전환 전원 공급 전압(VBB1, VBB2) 및 백 게이트 전압(NBG)은 0V와 각각 같다.

더욱이, 각각의 프리 디코드 신호(XSPP1-n) 및 출력 신호(XB)는 11V와 각각 같고, 출력 신호()는 0V와 같다. 결과적으로, 트랜지스터(P11 - Pn1)는 턴 온되고, 모드 워드 라인 신호(WN1 - WLn)는 11V와 각각 같다.

이러한 경우에, 비선택 메모리 블록(도시하지 않음)의 프리 디코드 신호(XSPP1-n)는 11V와 같다.

그러나, 어드레스 디코더(13)의 출력은 VDD로 된다. 더욱이, 출력 신호(XB)는 0V로 되고, 출력 신호(XB)는 11V로 된다.

따라서, 트랜지스터(N12 - Nn2)는 턴 온되고, 비선택 블록의 모든 워드 라인 신호(WL1 - WLn)는 0V로 된다.

판독 동작 중에, 모드 전환 전원 공급 전압(VPX1, VPX2) 및 백 게이트 전압(PBG)은 전원 공급 전압(VDD)과 각각 같다. 더욱이, 최저 전위 측에서의 모드 전환 전원 공급 전압(VBB1, VBB2) 및 백 게이트 전압(NBG)은 0V와 각각 같다.

어드레스 디코더(13)의 출력이 0V로 될 때, 출력 신호(XB)는 공급 전압(VDD)으로 되고, 출력 신호()는 0V로 된다. 더욱이, 프리 디코드 신호(XPP1)는 VDD로 되고, XSPP2-n은 0V와 각각 같다.

따라서, 트랜지스터(P11, N21 - Nn1)는 턴 온된다. 그러므로, 워드 라인 신호(WL1)는 VDD로 되고, WL2-n은 0V와 각각 같다.

이러한 경우에, 비선택 메모리 블록(도시하지 않음)의 프리 디코드 신호(XSPP1)는 VDD로 된다. 그러나, 어드레스 디코더(13)의 출력은 VDD로 되고, 출력 신호(XB)는 0V와 같다. 더욱이, 출력 신호()는 공급 전압(VDD)으로 된다.

따라서, 트랜지스터(N12-Nn2)는 턴 온되고, 비선택 블록의 모든 워드 라인 신호(WL1 - WLn)는 0V로 각각 된다.

그러므로, 워드 라인 구동 회로(SD)를 제어하기 위한 행 메인 디코더(MD)의 출력 신호(XB,)는 기록 동작 중에 고레벨에서 공급 전압(0V)으로 되고, 저레벨에서 -9V로 된다.

따라서, 0-(-9)=9의 전압은 행 메인 디코더(MD)를 구성하는 트랜지스터의 PD 접합부에 가해지고, 종래의 경우에 비해 약 5V로 감소된다. 결과적으로, (14+α)V는 (11+α)V로 되고, 약 3V로 감소된다.

그러므로, 제 2 실시예에서, 행 메인 디코더(MD)를 구성하는 트랜지스터 PN 접합부에 인가된 전압은 제 1 실시예에 비해 기록 모드에서 더욱 감소된다. 그러므로, PN 접합부의 항복 전압이 더욱 감소된다.

한편, 각각의 n채널 트랜지스터(N12)와 p채널 트랜지스터(P12)는 하나에 제한되지 않고 2개 이상의 트랜지스터가 상술한 실시예에서 배열될 수 있다는 것을 주지하여야 한다.

Claims

반도체 메모리 장치에 있어서,

매트릭스 형태로 배열되는 다수의 메모리 셀들과,

상기 메모리 셀들의 각 행을 선택하는 행 서브디코더와,

행 어드레스 신호를 디코딩하고, 제어 신호를 상기 행 서브디코더에 공급하는 행 메인 디코더로서, 상기 행 메인 디코더는 PN 접합 항복 전압을 가지는 적어도 하나의 트랜지스터로 구성되는 상기 행 메인 디코더와,

소거 모드동안 상기 PN 접합 전압을 감소시키는 감소 수단을 포함하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 메모리 셀들 각각은 전기적으로 기록 및 소거할 수 있는 반도체 메모리 장치.
제 1 항에 있어서,

프리 디코드 신호(pre-decode signal)가 상기 행 서브디코더에 주어지고, 워드 라인을 경유하여 상기 메모리 셀에 공급되며,

상기 감소 수단은 상기 워드 라인의 전위를 접지 전위로 설정하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 감소 수단은 상기 행 서브디코더 내에 배치되고, 트랜스퍼 게이트로 구성되며,

상기 트랜스퍼 게이트는 적어도 하나의 p채널 트랜지스터로 구성되는 반도체 메모리 장치.
제 4 항에 있어서,

상기 행 서브디코더는 접지 전위 노드를 갖고,

상기 p채널 트랜지스터는 상기 워드 라인과 상기 접지 전위 노드 사이에 연결되는 반도체 메모리 장치.
제 5 항에 있어서,

상기 p채널 트랜지스터는 소스, 드레인 및 게이트를 갖고,

상기 소스는 상기 접지 전위 노드에 접속되고,

상기 드레인은 상기 워드 라인에 접속된 반도체 메모리 장치.
제 6 항에 있어서,

상기 제어 신호는 상기 행 메인 디코더로부터 상기 게이트로 주어지는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제어 신호는 소정의 진폭을 갖고,

상기 소정의 진폭은 영 전위와 음전위 사이의 범위 내인 반도체 메모리 장치.
제 1 항에 있어서,

상기 행 메인 디코더는 적어도 하나의 레벨 시프트 회로로 구성되고,

상기 레벨 시프트 회로는 기록 모드, 소거 모드 및 판독 모드의 각각의 모드에 따른 상이한 전압을 제어 신호로서 발생하는 반도체 메모리 장치.
제 9 항에 있어서,

상기 메모리 셀은 플래쉬 메모리이고,

음전압이 상기 기록 모드에서 상기 플래쉬 메모리에 인가되는 반도체 메모리 장치.
제 9 항에 있어서,

상기 레벨 시프트 회로는 복수의 트랜지스터들로 구성되는 반도체 메모리 장치.
제 1 항에 있어서,

상기 행 서브 디코더는 각각 제 1 도전형을 갖는 제 1 및 제 2 트랜지스터들과, 각각 상기 제 1 도전형과 다른 제 2 도전형을 갖는 제 3 및 제 4 트랜지스터들을 포함하고,

상기 행 메인 디코더의 제어 신호는 서로 상보적인 제 1 출력 신호 및 제 2 출력 신호를 갖는 반도체 메모리 장치.
제 12 항에 있어서,

각각의 상기 제 1, 제 2, 제 3 및 제 4 트랜지스터는 소스, 드레인 및 게이트를 갖고,

상기 제 1, 제 2, 제 3 및 제 4 트랜지스터들 각각의 드레인은 워드 라인에 접속되고,

프리 디코드 신호가 상기 제 1 및 제 3 트랜지스터들 각각의 소스에 주어지고,

상기 제 1 출력 신호는 상기 제 1 및 제 4 트랜지스터들에 주어지고,

상기 제 2 출력 신호는 상기 제 2 및 제 3 트랜지스터들에 주어지는 반도체 메모리 장치.
제 12 항에 있어서,

상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형인 반도체 메모리 장치.
제 12 항에 있어서,

상기 제 1 및 제 2 트랜지스터들 각각은 제 1 백 게이트(back gate)를 갖고, 상기 제 3 및 제 4 트랜지스터들 각각은 제 2 백 게이트를 갖고,

상기 행 서브디코더는 제 1 및 제 2 백 게이트 제어 노드들을 갖고,

상기 제 1 백 게이트들은 상기 제 1 백 게이트 제어 노드에 연결되고, 상기 제 2 백 게이트들은 상기 제 2 백 게이트 노드에 연결된 반도체 메모리 장치.