JP5537099B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特にトランジスタのゲートに当該トランジスタの耐圧以上の振幅を有する信号が入力される半導体装置に関する。
近年、半導体装置のチップサイズを小型化するために、半導体製造プロセスの微細化が進んでいる。しかし、微細化されたプロセスで製造されたトランジスタは、破壊耐圧が小さく、従来と同じ電圧振幅を有する信号を微細化プロセスで形成した半導体装置で扱うと、信号の振幅がトランジスタの破壊耐圧を超えてしまい半導体装置が破壊する問題がある。そのため、半導体装置の製造プロセスにより素子が微細化されても、大きな振幅の信号を扱う回路については微細化されたプロセスを用いることができず、半導体装置のチップサイズを十分に小型化できない問題がある。
そこで、特許文献１、２にトランジスタの耐圧以上の振幅を有する信号を扱うための技術の一例が開示されている。特許文献１、２では、トランジスタを電源端子と接地端子との間に多段接続し、１つ１つのトランジスタにかかる電圧を耐圧以下に抑制する。これにより、特許文献１、２では、トランジスタの耐圧以上の信号を扱う回路を構成する。
また、特許文献３では、小さな振幅の入力信号を大きな振幅の出力信号に変換するレベルシフタに関する技術が開示されている。特許文献３では、電源端子と接地端子との間に直列に接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとによりインバータを構成する。そして、インバータの閾値電圧よりも小さな振幅の入力信号に対して出力信号の論理レベルを反転させるためにＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのバックゲート電圧を操作することでインバータのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値電圧を制御する。これにより、特許文献３では、インバータの閾値電圧を入力信号の振幅に対応させ入力信号よりも大きな振幅の出力信号の論理レベルを反転させる。
特表平１０−５０８１７５号公報 特開平１１−１７６９５０号公報 特開平７−７８８８５号公報
トランジスタの耐圧は、主にゲート電圧とバックゲート電圧との電圧差により決まるが、特許文献１〜３では、トランジスタのゲートに耐圧を超えないような信号を与える構成としている。そのため、特許文献１〜３に記載の技術では、１つのトランジスタの耐圧電圧を超える振幅を有する信号が入力された場合にトランジスタを十分に保護することはできない。そこで、特許文献１、２では、１つ１つのトランジスタにかかる電圧を抑制するために、多段構成の回路とするため回路素子を多く用いる必要があり、十分にチップサイズを小さくすることができない問題がある。また、特許文献３に記載の技術では、トランジスタの閾値を制御することはできるが、入力信号の振幅に十分に対応できる耐圧電圧を用いる必要があり、チップ面積を十分に小さくすることができない問題がある。
本発明にかかる半導体装置の一態様は、第１の電圧を供給する第１の電源と、前記第１の電圧よりも低い第２の電圧を供給する第２の電源と、前記第１の電圧と前記第２の電圧との間の第３の電圧を供給する第３の電源とに基づき動作する半導体装置であって、前記第２の電圧から前記第１の電圧に至る振幅を有する信号がゲートに入力されるトランジスタを少なくとも１つ含み、前記第２の電圧から前記第１の電圧に至る振幅を有する第１の出力信号を出力する出力回路と、入力信号に基づき前記出力回路に含まれるトランジスタのゲートの電圧を制御する第１の制御信号と、前記トランジスタのバックゲート領域の電圧を制御する第２の制御信号と、前記バックゲート領域と半導体基板領域とを絶縁するディープウェル領域の電圧を制御する第３の制御信号と、を生成する制御回路と、を有し、前記制御回路は、前記第１の制御信号と前記第２の制御信号との電圧差を前記第１の電圧と前記第３の電圧との電圧差及び前記第２の電圧と前記第３の電圧との電圧差のうち大きな電圧差以下とする。
本発明にかかる半導体装置における耐圧制御方法の一態様は、ゲートに耐圧電圧よりも大きな振幅電圧を有する信号が入力されるＭＯＳトランジスタを有する半導体装置における耐圧制御方法であって、前記ＭＯＳトランジスタを導通した状態とする場合に前記ＭＯＳトランジスタのバックゲート電圧を制御し、前記ゲートに入力される電圧と前記バックゲート電圧との電圧差を前記耐圧電圧以下とし、前記ＭＯＳトランジスタを遮断状態とする場合に前記ＭＯＳトランジスタのバックゲート電圧を制御し、前記ゲートに入力される電圧と前記バックゲート電圧とを実質的に同電圧とする。
本発明にかかる半導体装置及びその耐圧制御方法は、トランジスタのゲートに入力される信号の電圧レベルに応じて、バックゲート領域の電圧を制御する。そして、バックゲート領域の電圧とトランジスタのゲートに印加される電圧との電圧差をトランジスタのゲートに入力される信号の振幅電圧よりも小さくする。これにより、本発明にかかる半導体装置及びその耐圧制御方法は、トランジスタの耐圧電圧よりも大きな振幅電圧を有する信号がトランジスタに入力された場合においてもトランジスタを耐圧破壊から保護することができる。
本発明にかかる半導体装置及びその耐圧制御方法によれば、入力信号の信号振幅電圧よりも小さな耐圧電圧を有するトランジスタにより回路を構成することでチップ面積を小さくすることができる。
実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる第１の制御信号生成回路の回路図である。 実施の形態１にかかる第２の制御信号生成回路の回路図である。 実施の形態１にかかる第３の制御信号生成回路の回路図である。 実施の形態１にかかる第３の制御信号生成回路の動作を示すタイミングチャートである。 実施の形態１にかかる出力回路の回路図である。 実施の形態１にかかる出力回路に用いられるトランジスタの構造を示す半導体装置の断面図である。 実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態２にかかる半導体装置のブロック図である。 実施の形態２にかかるバッファ電源回路及び出力回路の動作を示すタイミングチャートである。
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、本発明にかかる半導体装置は、第１の電圧ＶＨを供給する第１の電源と、第１の電圧ＶＨよりも低い第２の電圧ＶＬを供給する第２の電源と、第１の電圧ＶＨと第２の電圧ＶＬとの間の第３の電圧ＶＭを供給する第３の電源とに基づき動作するものである。第１の電圧ＶＨから第３の電圧ＶＭは、任意の電圧値であるが、以下の説明では、第１の電圧ＶＨと第２の電圧ＶＬは、第３の電圧ＶＭに対して等しい電圧差を有し、互いに極性の異なる電圧であるものとする。例えば、第１の電圧ＶＨは５Ｖであって、第２の電圧ＶＬは−５Ｖであって、第３の電圧ＶＭは０Ｖ（接地電圧ＧＮＤ）であるものとする。
実施の形態１にかかる半導体装置１のブロック図を図１に示す。図１に示すように、半導体装置１は、制御回路１０と出力回路２０を有する。制御回路１０は、入力信号ＩＮに基づき出力回路２０に含まれるトランジスタのゲートの電圧を制御する第１の制御信号と、トランジスタのバックゲート領域の電圧を制御する第２の制御信号と、バックゲート領域と半導体基板領域とを絶縁するディープウェル領域の電圧を制御する第３の制御信号と、を生成する。出力回路２０は、第２の電圧ＶＬから第１の電圧ＶＨに至る振幅を有する信号がゲートに入力されるトランジスタを少なくとも１つ含み、第１の電圧ＶＨから第２の電圧ＶＬに至る振幅を有する第１の出力信号ＯＵＴを出力する。
ここで、本実施の形態にかかる半導体装置１では、制御回路１０が入力信号ＩＮに対応した第１の出力信号ＯＵＴの電圧レベルを解析する。そして制御回路１０は、第１の出力信号ＯＵＴの電圧レベルが入力信号に対応したものとなるように、出力回路２０を構成する各トランジスタに与える第１の制御信号から第３の制御信号の値を決定する。このとき、制御回路１０は、第１の制御信号と第２の制御信号との電圧差を第１の電圧ＶＨと第３の電圧ＶＭとの電圧差及び第２の電圧ＶＬと第３の電圧ＶＭとの電圧差のうち大きな電圧差以下とする。本実施の形態では、第１の電圧ＶＨと第３の電圧ＶＬとの電圧差と第２の電圧ＶＬと第３の電圧ＶＭとの電圧差はほぼ等しい値（例えば、５Ｖ）となる。以下の説明では、制御回路１０及び出力回路２０の詳細について説明する。
図１に示す制御回路１０は、入力信号解析回路１１、第１の制御信号生成回路１２、第２の制御信号生成回路１３、第３の制御信号生成回路１４、第１の電源切替回路１５、第２の電源切替回路１６を有する。
入力信号解析回路１１は、入力信号ＩＮを解析して各トランジスタに与える第１の制御信号から第３の制御信号の電圧レベルを指示する信号レベル指定信号を出力する。この信号レベル指定信号は、第１の制御信号生成回路１２、第２の制御信号生成回路１３、及び第３の制御信号生成回路１４に与えられる。また、入力信号解析回路１１は、入力信号ＩＮを解析して第１の電源切替回路１５及び第２の電源切替回路１６に電源切替信号ＩＮＨ、ＩＮＬを出力する。なお、入力信号解析回路１１に入力される入力信号ＩＮは、アナログ値を有するアナログ信号でも良く、デジタル値により出力信号ＯＵＴの電圧レベルを示すデジタル信号でも良い。
第１の制御信号生成回路１２は、信号レベル指定信号に基づき第３の電圧ＶＭから第１の電圧ＶＨに至る振幅を有する第１の制御信号から第３の制御信号を生成する。図１に示す例では、第１の制御信号として信号Ｎ１ＶＧ、Ｐ１ＶＧ、Ｎ５ＶＧ、Ｐ２ＶＧ、Ｎ３ＶＧが生成され、第２の制御信号として信号Ｐ２ＢＧ、Ｐ３ＢＧが生成され、第３の制御信号として信号Ｎ２ＤＮＷ、Ｎ３ＤＮＷが生成される。
ここで、第１の制御信号生成回路１２の回路の詳細について説明する。図２に第１の制御信号生成回路１２の回路図を示す。図２に示すように、第１の制御信号生成回路１２は、ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０を有する。ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０は、第１の電源と第３の電源との間に直列に接続され、インバータを構成する。そして、当該インバータは、入力端子ＩＮｃｈを介して入力される電圧レベル指定信号の論理レベルを反転して出力する。第１の制御信号生成回路１２は、出力する制御信号の数と同じ数のインバータを有する。また、インバータが出力する第１の制御信号から第３の制御信号は、インバータに接続される電源の電圧に応じて、第３の電圧ＶＭから第１の電圧ＶＨに至る振幅を有する。
第２の制御信号生成回路１３は、信号レベル指定信号に基づき第２の電圧ＶＬから前記第３の電圧ＶＭに至る振幅を有する第１の制御信号及び第２の制御信号を生成する。図１に示す例では、第１の制御信号として信号Ｐ５ＶＧ、Ｐ４ＶＧ、Ｎ４ＶＧが生成され、第２の制御信号としてＮ２ＧＢ、Ｎ３ＢＧが生成される。
ここで、第２の制御信号生成回路１３の回路の詳細について説明する。図３に第２の制御信号生成回路１３の回路図を示す。図３に示すように、第２の制御信号生成回路１３は、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１を有する。ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１は、第３の電源と第２の電源との間に直列に接続され、インバータを構成する。そして、当該インバータは、入力端子ＩＮｃｌを介して入力される電圧レベル指定信号の論理レベルを反転して出力する。第２の制御信号生成回路１３は、出力する制御信号の数と同じ数のインバータを有する。また、インバータが出力する第１の制御信号、第２の制御信号は、インバータに接続される電源の電圧に応じて、第２の電圧ＶＬから第３の電圧ＶＭに至る振幅を有する。
第３の制御信号生成回路１４は、信号レベル指定信号に基づき第２の電圧ＶＬから第１の電圧ＶＨに至る振幅を有する第１の制御信号を生成する。図１に示す例では、第１の制御信号として信号Ｎ２ＶＧ、Ｎ３ＶＧ、Ｎ４ＶＧが生成される。
ここで、第３の制御信号生成回路１４の回路の詳細について説明する。図４に第３の制御信号生成回路１４の回路図を示す。第３の制御信号生成回路１４は、図４に示す回路を出力する第１の制御信号の数と同じ数有する。図４に示すように、第３の制御信号生成回路１４は、ＰＭＯＳトランジスタＰ１２〜Ｐ１４とＮＭＯＳトランジスタＮ１２〜Ｎ１４を有する。ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２は、第１の電源と第３の電源との間に直列に接続され、第１のインバータを構成する。第１のインバータは、入力端子ＩＮ１から入力される信号レベル指定信号の論理レベルを反転して出力する。第１のインバータが出力する信号は、第３の電圧から第１の電圧に至る振幅を有する。
ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１３は、第３の電源と第２の電源との間に直列に接続され、第２のインバータを構成する。第２のインバータは、入力端子ＩＮ４から入力される信号レベル指定信号の論理レベルを反転して出力する。第２のインバータが出力する信号は、第２の電圧から第３の電圧に至る振幅を有する。
ＰＭＯＳトランジスタＰ１４は、ゲートに信号レベル指定信号が与えられ、ソースが第１のインバータの出力に接続され、ドレインが出力ノードに接続される。ＰＭＯＳトランジスタＰ１４は、信号レベル指定信号を入力端子ＩＮ２を介して受信するが、この信号レベル指定信号は、電圧が第３の電圧ＶＭで一定の電圧である。
ＮＭＯＳトランジスタＮ１４は、ゲートに信号レベル指定信号が与えられ、ソースが第２のインバータの出力に接続され、ドレインが出力ノードに接続される。このＰＭＯＳトランジスタＰ１４に与えられる信号レベル指定信号は、電圧が第３の電圧ＶＭで一定の電圧である。また、出力ノードには出力端子ＯＵＴｃｍが接続される。ＮＭＯＳトランジスタＮ１４は、信号レベル指定信号を入力端子ＩＮ３を介して受信するが、この信号レベル指定信号は、電圧が第３の電圧ＶＭで一定の電圧である。
ここで、第３の制御信号生成回路１４の動作について説明する。第３の制御信号生成回路１４の動作を示すタイミングチャートを図５に示す。図５に示すように、第３の制御信号生成回路１４に入力される信号レベル指定信号のうち入力端子ＩＮ２、ＩＮ３を介して入力されるものは第３の電圧で一定である。
そして、第３の制御信号生成回路１４がロウレベル（例えば−５Ｖ）の第１の制御信号を出力する場合、入力信号解析回路１１は、入力端子ＩＮ１に入力する信号レベル指定信号としてハイレベル（例えば、第１の電圧（５Ｖ））出力し、入力端子ＩＮ４に入力する信号レベル指定信号としてハイレベル（例えば、第３の電圧（０Ｖ））を出力する。これにより、第１のインバータはロウレベル（例えば、第３の電圧（０Ｖ））を出力し、ＰＭＯＳトランジスタＰ１４のソース・ゲート間電圧が０ＶとなりＰＭＯＳトランジスタＰ１４は遮断状態となる。また、第２のインバータはロウレベル（例えば、第２の電圧（−５Ｖ））を出力し、ＮＭＯＳトランジスタＮ１４のソース・ゲート間電圧が５ＶとなりＮＭＯＳトランジスタＮ１４は導通した状態となる。つまり、第３の制御信号生成回路１４が出力する第１の制御信号は、入力端子ＩＮ１、ＩＮ４にハイレベルの信号が入力されると、ロウレベル（例えば、第２の電圧（−５Ｖ））となる。
一方、第３の制御信号生成回路１４がハイレベル（例えば５Ｖ）の第１の制御信号を出力する場合、入力信号解析回路１１は、入力端子ＩＮ１に入力する信号レベル指定信号としてロウレベル（例えば、第３の電圧（０Ｖ））出力し、入力端子ＩＮ４に入力する信号レベル指定信号としてロウレベル（例えば、第２の電圧（−５Ｖ））を出力する。これにより、第１のインバータはハイレベル（例えば、第１の電圧（５Ｖ））を出力し、ＰＭＯＳトランジスタＰ１４のソース・ゲート間電圧が５ＶとなりＰＭＯＳトランジスタＰ１４は導通した状態となる。また、第２のインバータはハイレベル（例えば、第３の電圧（０Ｖ））を出力し、ＮＭＯＳトランジスタＮ１４のソース・ゲート間電圧が０ＶとなりＮＭＯＳトランジスタＮ１４は遮断状態となる。つまり、第３の制御信号生成回路１４が出力する第１の制御信号は、入力端子ＩＮ１、ＩＮ４にロウレベルの信号が入力されると、ハイレベル（例えば、第１の電圧（５Ｖ））となる。
第１の電源切替回路１５は、入力信号解析回路１１が入力信号を解析した結果出力した電源切替信号ＩＮＨに応じて第１の電源と第３の電源とを切り替えて出力する。第１の電源切替回路１５が出力する電源は図１に示すＶＨＩＮであって、第１の電圧ＶＨと第３の電圧ＶＭのいずれかの電圧値となる。第２の電源切替回路１６は、入力信号解析回路１１が入力信号を解析した結果出力した電源切替信号ＩＮＬに応じて第３の電源と第２の電源とを切り替えて出力する。第２の電源切替回路１６が出力する電源は図１に示すＶＬＩＮであって、第３の電圧ＶＭと第２の電圧ＶＬのいずれかの電圧値となる。
続いて、出力回路２０の詳細について説明する。出力回路２０の回路図を図６に示す。図６に示す回路図は、出力回路２０の一例であって、本発明にかかる出力回路２０の形態は、図６に示すものに限られるものではない。図６に示すように、出力回路２０は、第１から第４のトランスファゲートと、第１、第２のスイッチトランジスタを有する。
第１のトランスファゲートは、ＮＭＯＳトランジスタＮ１と、ＰＭＯＳトランジスタＰ１とにより構成される。つまり、ＮＭＯＳトランジスタＮ１のドレインとＰＭＯＳトランジスタＰ１のソースは互いに接続され、第１のトランスファゲートの第１の端子を構成する。また、ＮＭＯＳトランジスタＮ１のソースとＰＭＯＳトランジスタＰ１のドレインは互いに接続され、第１のトランスファゲートの第２の端子を構成する。第１のトランスファゲートの第１の端子には、第１の電源切替回路１５が出力する電源ＶＨＩＮが与えられる。そして、ＮＭＯＳトランジスタＮ１のゲートとＰＭＯＳトランジスタＰ１のゲートには互いに論理レベルが反転した第１の制御信号が入力される。ここで、図１では、ＮＭＯＳトランジスタＮ１のゲートに入力される第１の制御信号をＮ１ＶＧで示し、ＰＭＯＳトランジスタＰ１のゲートに入力される第１の制御信号をＰ１ＶＧで示した。この第１の制御信号Ｎ１ＶＧ、Ｐ１ＶＧは、第３の電圧ＶＭから第１の電圧ＶＨに至る振幅を有する。
本実施の形態では、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１は、１つのディープウェル領域２１上に形成される。そして、このディープウェル領域には第１の電源から第１の電圧ＶＨが供給される。また、ＮＭＯＳトランジスタＮ１のバックゲート領域には、バックゲート電圧として第３の電圧ＶＭが与えられる。ＰＭＯＳトランジスタＰ１のバックゲート領域にはバックゲート電圧として第１の電圧ＶＬが与えられる。なお、本実施の形態では、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１は、１つのディープウェル領域２１上に形成したが、このディープウェルはトランジスタ毎に分離していても構わない。また、本実施の形態におけるディープウェル領域は、Ｎ型の半導体で形成されているものとする。
第２のトランスファゲートは、ＮＭＯＳトランジスタＮ２と、ＰＭＯＳトランジスタＰ２とにより構成される。つまり、ＮＭＯＳトランジスタＮ２のドレインとＰＭＯＳトランジスタＰ２のソースは互いに接続され、第２のトランスファゲートの第１の端子を構成する。また、ＮＭＯＳトランジスタＮ２のソースとＰＭＯＳトランジスタＰ２のドレインは互いに接続され、第２のトランスファゲートの第２の端子を構成する。第２のトランスファゲートの第１の端子には、第１のトランスファゲートの第２の端子が接続される。また、第２のトランスファゲートの第２の端子は、出力端子に接続される。そして、ＮＭＯＳトランジスタＮ２のゲートには第２の電圧ＶＬから第１の電圧ＶＨに至る振幅を有する第１の制御信号Ｎ２ＶＧが与えられる。また、ＰＭＯＳトランジスタＰ２のゲートには第３の電圧ＶＭの電圧値となる第１の制御信号Ｐ２ＶＧが与えられる。
本実施の形態では、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２は、分離して設けられるディープウェル領域２２、２３上に形成される。そして、ディープウェル領域２２には第３の制御信号Ｎ２ＤＮＷが供給される。また、ＮＭＯＳトランジスタＮ２のバックゲート領域には、バックゲート電圧として第２の制御信号Ｎ２ＢＧが与えられる。一方、ＰＭＯＳトランジスタＰ２のディープウェル領域２３とバックゲート領域には、２つの領域に共通して与えられる信号として第２の制御信号Ｐ２ＢＧが与えられる。
第３のトランスファゲートは、ＮＭＯＳトランジスタＮ３と、ＰＭＯＳトランジスタＰ３とにより構成される。つまり、ＮＭＯＳトランジスタＮ３のドレインとＰＭＯＳトランジスタＰ３のソースは互いに接続され、第３のトランスファゲートの第１の端子を構成する。また、ＮＭＯＳトランジスタＮ３のソースとＰＭＯＳトランジスタＰ３のドレインは互いに接続され、第３のトランスファゲートの第２の端子を構成する。第３のトランスファゲートの第１の端子には、出力端子が接続される。そして、ＮＭＯＳトランジスタＮ３のゲートには第３の電圧ＶＭの電圧値となる第１の制御信号Ｎ３ＶＧが与えられる。また、ＰＭＯＳトランジスタＰ２のゲートには第２の電圧ＶＬから第１の電圧ＶＨに至る振幅を有する第１の制御信号Ｐ３ＶＧが与えられる。
本実施の形態では、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３は、分離して設けられるディープウェル領域２５、２６上に形成される。そして、ディープウェル領域２５には第３の制御信号Ｎ３ＤＮＷが供給される。また、ＮＭＯＳトランジスタＮ３のバックゲート領域には、バックゲート電圧として第２の制御信号Ｎ３ＢＧが与えられる。一方、ＰＭＯＳトランジスタＰ３のディープウェル領域２６とバックゲート領域には、２つの領域に共通して与えられる信号として第２の制御信号Ｐ３ＢＧが与えられる。
第４のトランスファゲートは、ＮＭＯＳトランジスタＮ４と、ＰＭＯＳトランジスタＰ４とにより構成される。つまり、ＮＭＯＳトランジスタＮ４のドレインとＰＭＯＳトランジスタＰ４のソースは互いに接続され、第４のトランスファゲートの第１の端子を構成する。また、ＮＭＯＳトランジスタＮ４のソースとＰＭＯＳトランジスタＰ４のドレインは互いに接続され、第４のトランスファゲートの第２の端子を構成する。第４のトランスファゲートの第１の端子は、第３のトランスファゲートの第２の端子が接続され、第２の端子には、第２の電源切替回路１６が出力する電源ＶＬＩＮが与えられる。そして、ＮＭＯＳトランジスタＮ４のゲートとＰＭＯＳトランジスタＰ４のゲートには互いに論理レベルが反転した第１の制御信号が入力される。ここで、図１では、ＮＭＯＳトランジスタＮ４のゲートに入力される第１の制御信号をＮ４ＶＧで示し、ＰＭＯＳトランジスタＰ４のゲートに入力される第１の制御信号をＰ４ＶＧで示した。この第１の制御信号Ｎ４ＶＧ、Ｐ４ＶＧは、第３の電圧ＶＭから第１の電圧ＶＨに至る振幅を有する。
本実施の形態では、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ４は、１つのディープウェル領域２７上に形成される。そして、このディープウェル領域２７には第３の電源から第３の電圧ＶＭが供給される。また、ＮＭＯＳトランジスタＮ４のバックゲート領域には、バックゲート電圧として第２の電圧ＶＬが与えられる。ＰＭＯＳトランジスタＰ４のバックゲート領域にはバックゲート電圧として第３の電圧ＶＭが与えられる。なお、本実施の形態では、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ４は、１つのディープウェル領域２７上に形成したが、このディープウェルはトランジスタ毎に分離していても構わない。
第１のスイッチトランジスタは、ＮＭＯＳトランジスタＮ５を有する。ＮＭＯＳトランジスタＮ５は、ソースが第３の電源に接続され、ドレインが第１のトランスファゲートの第２の端子と第２のトランスファゲートの第１の端子との間に接続される。また、ＮＭＯＳトランジスタＮ５のゲートには、第１の制御信号Ｎ５ＶＧが入力される。ＮＭＯＳトランジスタＮ５は、ディープウェル領域２４及びバックゲート領域が第３の電源に接続されており、これら領域には第３の電圧が与えられている。
第２のスイッチトランジスタは、ＰＭＯＳトランジスタＰ５を有する。ＰＭＯＳトランジスタＰ５は、ソースが第３の電源に接続され、ドレインが第３のトランスファゲートの第２の端子と第４のトランスファゲートの第１の端子との間に接続される。また、ＰＭＯＳトランジスタＰ５のゲートには、第１の制御信号Ｐ５ＶＧが入力される。ＰＭＯＳトランジスタＰ５は、ディープウェル領域及びバックゲート領域が第３の電源に接続されており、これら領域には第３の電圧が与えられている。
ここで、本実施の形態の出力回路２０では、各トランジスタ、特にＮＭＯＳトランジスタＮ２、Ｎ３、ＰＭＯＳトランジスタＰ２、Ｐ３のバックゲート電圧を第２、第３の制御信号により変動させる。そのため、本実施の形態にかかる出力回路２０を構成するトランジスタは、ディープウェル領域によってバックゲート領域が半導体基板と電気的に絶縁された構造を有する。そこで、図７に、出力回路２０に用いられるトランジスタの断面構造を説明するための半導体装置の断面図を示す。
図７に示すように、出力回路２０を構成するトランジスタは、半導体基板Ｐｓｕｂ上に形成されるディープウェル領域ＮＷＥを有する。また、ディープウェル領域の上層には、ＰＭＯＳトランジスタのバックゲート領域ＭＶＮＷ及びＮＭＯＳトランジスタのバックゲート領域ＭＶＰＷが形成される。バックゲート領域ＭＶＮＷは、Ｎ型の半導体領域であって、バックゲート領域ＭＶＰＷは、Ｐ型の半導体領域である。
バックゲート領域ＭＶＮＷの上層にはＰＭＯＳトランジスタのソース領域（端子ＶＳが接続される領域）、ドレイン領域（端子ＶＤが接続される領域）及びバックゲート領域に電圧を供給するバックゲートタップ領域（端子ＶＢＧが接続される領域）が形成される。このＰＭＯＳトランジスタのソース領域及びドレイン領域はＰ型の半導体で形成され、バックゲートタップ領域はＮ型の半導体で形成される。バックゲート領域ＭＶＰＷの上層にはＮＭＯＳトランジスタのソース領域（端子ＶＳが接続される領域）、ドレイン領域（端子ＶＤが接続される領域）及びバックゲート領域に電圧を供給するバックゲートタップ領域（端子ＶＢＧが接続される領域）が形成される。このＮＭＯＳトランジスタのソース領域及びドレイン領域はＮ型の半導体で形成され、バックゲートタップ領域はＰ型の半導体で形成される。また、バックゲート領域ＭＶＮＷ、ＭＶＰＷの表層にはそれぞれ、ゲート酸化膜ＯＧを介してゲート電極（端子ＶＧが接続される領域）が形成される。
また、バックゲート領域と同じ層には、ディープウェル領域に電圧を供給するためのディープウェルタップ領域（端子ＶＤＮＷが接続される領域）が形成される。このディープウェルタップ領域は、Ｎ型の半導体で形成され、かつ、半導体基板の表面に露出する領域の不純物濃度が高くなっている。
図７に示すＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、ディープウェル領域ＮＷＥに半導体基板Ｐｓｕｂの電圧以上の電圧を与えることで半導体基板Ｐｓｕｂとバックゲート領域ＭＶＮＷ、ＭＶＰＷとを電気的に絶縁する。本実施の形態では、半導体基板Ｐｓｕｂには第３の電源から接地電圧ＧＮＤが与えられているものとする。これにより、本実施の形態にかかる出力回路２０では、トランジスタのバックゲート電圧をトランジスタのゲートに入力される信号の電圧レベルに応じて適宜設定することが可能となる。
続いて、本実施の形態にかかる半導体装置１の動作について説明する。図８に、半導体装置１の動作を示すタイミングチャートを示す。図８に示すように、半導体装置１は、出力信号ＯＵＴの電圧レベル及び電圧遷移状態に応じて４つの状態を有する。具体的には、出力信号ＯＵＴが第１の電圧ＶＨとなる第１の期間ＴＭ１、出力信号ＯＵＴの前状態が第１の電圧ＶＨかつ現状態が第３の電圧ＶＭとなる第２の期間ＴＭ２、出力信号ＯＵＴが第２の電圧ＶＬとなる第３の期間ＴＭ３、出力信号ＯＵＴの前状態が第２の電圧ＶＬかつ現状態が第３の電圧ＶＭとなる第４の期間ＴＭ４を有する。以下の説明では、この４つの期間のそれぞれについて説明を行う。なお、図７の説明においては、第１の電圧ＶＨを５Ｖ、第２の電圧ＶＬを−５Ｖ、第３の電圧を０Ｖとして説明する。
まず、第１の期間ＴＭ１における半導体装置１の動作について説明する。第１の期間ＴＭ１では、入力信号ＩＮとして５Ｖの信号が入力される。そして、制御回路１０は、この入力信号ＩＮに基づき出力信号ＯＵＴが５Ｖとなるように第１の制御信号から第３の制御信号及び電源ＶＨＩＮ、ＶＬＩＮを生成する。
第１の期間ＴＭ１において制御回路１０は、電源ＶＨＩＮとして５Ｖを出力し、電源ＶＬＩＮとして０Ｖを出力する。また、制御回路１０は、第１の制御信号Ｎ１ＶＧを５Ｖとし、第１の制御信号Ｐ１ＶＧを０Ｖとする。これにより、第１のトランスファゲートを構成するＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１が共に導通した状態となり、第１のトランスファゲートは第２の端子（ＮＯＤＥ−Ａ）に電源ＶＨＩＮ（５Ｖ）を出力する。
また、制御回路１０は、第１の制御信号Ｎ２ＶＧを５Ｖとし、第２の制御信号Ｎ２ＢＧを０Ｖとし、第３の制御信号Ｎ２ＤＮＷを５Ｖとする。これにより、第２のトランスファゲートのＮＭＯＳトランジスタＮ２が導通した状態となる。さらに、制御回路１０は、第１の制御信号Ｐ２ＶＧを０Ｖとし、第２の制御信号Ｐ２ＢＧを５Ｖとする。これにより、第２のトランスファゲートのＰＭＯＳトランジスタＰ２が導通した状態となる。つまり、第２のトランスファゲートは２つのトランジスタが導通した状態となることで第１の端子（ＮＯＤＥ−Ａ）に入力される電源ＶＨＩＮの電圧（５Ｖ）を第２の端子に出力する。
また、制御回路１０は、第１の制御信号Ｎ５ＶＧを０Ｖとする。これにより、ＮＭＯＳトランジスタＮ５は遮断状態となる。
一方、制御回路１０は、第１の制御信号Ｎ４ＶＧを−５Ｖとし、第１の制御信号Ｐ４ＶＧを０Ｖとする。これにより、第４のトランスファゲートを構成するＮＭＯＳトランジスタＮ４及びＰＭＯＳトランジスタＰ４が共に遮断状態となる。
また、制御回路１０は、第１の制御信号Ｎ３ＶＧを０Ｖとし、第２の制御信号Ｎ３ＢＧを０Ｖとし、第３の制御信号Ｎ３ＤＮＷを５Ｖとする。これにより、第３のトランスファゲートのＮＭＯＳトランジスタＮ３が遮断状態となる。さらに、制御回路１０は、第１の制御信号Ｐ３ＶＧを５Ｖとし、第２の制御信号Ｐ３ＢＧを５Ｖとする。これにより、第３のトランスファゲートのＰＭＯＳトランジスタＰ３が遮断状態となる。つまり、第３のトランスファゲートは遮断状態となる。
また、制御回路１０は、第１の制御信号Ｐ５ＶＧを−５Ｖとする。これにより、ＰＭＯＳトランジスタＰ５は導通した状態となる。これにより、第３のトランスファゲートと第４のトランスファゲートとの間のノード（ＮＯＤＥ−Ｂ）に０Ｖが与えられる。
上記動作により、第１の期間ＴＭ１では、第１、第２のトランスファゲートを介して出力回路２０の出力端子には５Ｖの電圧レベルを有する出力信号ＯＵＴが出力される。このとき、ＮＭＯＳトランジスタＮ１は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が５Ｖである。ＰＭＯＳトランジスタＰ１は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が５Ｖである。ＮＭＯＳトランジスタＮ２は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が５Ｖであり、バックゲート領域とディープウェル領域との電圧差が５Ｖである。ＰＭＯＳトランジスタＰ２は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が５Ｖである。ＮＭＯＳトランジスタＮ３は、ソースドレイン間の電圧差が５Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖであり、バックゲート領域とディープウェル領域との電圧差が５Ｖである。ＰＭＯＳトランジスタＰ３は、ソースドレイン間の電圧差が５Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＮＭＯＳトランジスタＮ４は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＰＭＯＳトランジスタＰ４は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＮＭＯＳトランジスタＮ５は、ソースドレイン間の電圧差が５Ｖであり、ゲートとバックゲート領域との間の電圧差が０Ｖである。ＰＭＯＳトランジスタＰ５は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域の間の電圧差が５Ｖである。つまり、第１の期間ＴＭ１では、出力信号ＯＵＴの電圧が５Ｖ、かつ、出力回路２０を構成するトランジスタの各端子間の電圧差が５Ｖ以下となる状態となる。
続いて、第２の期間ＴＭ２における半導体装置１の動作について説明する。第２の期間ＴＭ２では、入力信号ＩＮとして０Ｖの信号が入力される。そして、制御回路１０は、この入力信号ＩＮに基づき出力信号ＯＵＴが０Ｖとなるように第１の制御信号から第３の制御信号及び電源ＶＨＩＮ、ＶＬＩＮを生成する。また、制御回路１０は、第１の期間ＴＭ１から第２の期間ＴＭ２への状態遷移において、出力回路２０のトランジスタの状態をできるだけ変化させないように制御を行い、消費電力の上昇を抑制する。
第２の期間ＴＭ２において制御回路１０は、電源ＶＨＩＮとして０Ｖを出力し、電源ＶＬＩＮとして０Ｖを出力する。また、制御回路１０は、第１の制御信号Ｎ１ＶＧを０Ｖとし、第１の制御信号Ｐ１ＶＧを５Ｖとする。これにより、第１のトランスファゲートを構成するＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１が共に遮断状態となり、第１のトランスファゲートは遮断状態となる。
また、制御回路１０は、第１の制御信号Ｎ５ＶＧを５Ｖとする。これにより、ＮＭＯＳトランジスタＮ５は導通した状態となる。これにより、第１のトランスファゲートと第２のトランスファゲートとの間のノード（ＮＯＤＥ−Ａ）に０Ｖが与えられる。
また、制御回路１０は、第１の制御信号Ｎ２ＶＧを５Ｖとし、第２の制御信号Ｎ２ＢＧを０Ｖとし、第３の制御信号Ｎ２ＤＮＷを５Ｖとする。これにより、第２のトランスファゲートのＮＭＯＳトランジスタＮ２が導通した状態となる。さらに、制御回路１０は、第１の制御信号Ｐ２ＶＧを０Ｖとし、第２の制御信号Ｐ２ＢＧを５Ｖとする。これにより、第２のトランスファゲートのＰＭＯＳトランジスタＰ２が導通した状態となる。つまり、第２のトランスファゲートは２つのトランジスタが導通した状態となることで第１の端子（ＮＯＤＥ−Ａ）に入力される電圧（０Ｖ）を第２の端子に出力する。
一方、制御回路１０は、第１の制御信号Ｎ４ＶＧを−５Ｖとし、第１の制御信号Ｐ４ＶＧを０Ｖとする。これにより、第４のトランスファゲートを構成するＮＭＯＳトランジスタＮ４及びＰＭＯＳトランジスタＰ４が共に遮断状態となる。
また、制御回路１０は、第１の制御信号Ｎ３ＶＧを０Ｖとし、第２の制御信号Ｎ３ＢＧを０Ｖとし、第３の制御信号Ｎ３ＤＮＷを５Ｖとする。これにより、第３のトランスファゲートのＮＭＯＳトランジスタＮ３が遮断状態となる。さらに、制御回路１０は、第１の制御信号Ｐ３ＶＧを５Ｖとし、第２の制御信号Ｐ３ＢＧを５Ｖとする。これにより、第３のトランスファゲートのＰＭＯＳトランジスタＰ３が遮断状態となる。つまり、第３のトランスファゲートは遮断状態となる。
また、制御回路１０は、第１の制御信号Ｐ５ＶＧを−５Ｖとする。これにより、ＰＭＯＳトランジスタＰ５は導通した状態となる。これにより、第３のトランスファゲートと第４のトランスファゲートとの間のノード（ＮＯＤＥ−Ｂ）に０Ｖが与えられる。
上記動作により、第２の期間ＴＭ２では、第２のトランスファゲートを介して出力回路２０の出力端子に０Ｖの電圧レベルを有する出力信号ＯＵＴが出力される。このとき、ＮＭＯＳトランジスタＮ１は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＰＭＯＳトランジスタＰ１は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＮＭＯＳトランジスタＮ２は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が５Ｖであり、バックゲート領域とディープウェル領域との電圧差が５Ｖである。ＰＭＯＳトランジスタＰ２は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が５Ｖである。ＮＭＯＳトランジスタＮ３は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖであり、バックゲート領域とディープウェル領域との電圧差が５Ｖである。ＰＭＯＳトランジスタＰ３は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＮＭＯＳトランジスタＮ４は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＰＭＯＳトランジスタＰ４は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＮＭＯＳトランジスタＮ５は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との間の電圧差が５Ｖである。ＰＭＯＳトランジスタＰ５は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域の間の電圧差が５Ｖである。つまり、第２の期間ＴＭ２では、出力信号ＯＵＴの電圧が０Ｖ、かつ、出力回路２０を構成するトランジスタの各端子間の電圧差が５Ｖ以下となる状態となる。
続いて、第３の期間ＴＭ３における半導体装置１の動作について説明する。第３の期間ＴＭ３では、入力信号ＩＮとして−５Ｖの信号が入力される。そして、制御回路１０は、この入力信号ＩＮに基づき出力信号ＯＵＴが−５Ｖとなるように第１の制御信号から第３の制御信号及び電源ＶＨＩＮ、ＶＬＩＮを生成する。
第３の期間ＴＭ３において制御回路１０は、電源ＶＨＩＮとして０Ｖを出力し、電源ＶＬＩＮとして−５Ｖを出力する。また、制御回路１０は、第１の制御信号Ｎ１ＶＧを０Ｖとし、第１の制御信号Ｐ１ＶＧを５Ｖとする。これにより、第１のトランスファゲートを構成するＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１が共に遮断状態となり、第１のトランスファゲートは遮断状態となる。
また、制御回路１０は、第１の制御信号Ｎ２ＶＧを−５Ｖとし、第２の制御信号Ｎ２ＢＧを−５Ｖとし、第３の制御信号Ｎ２ＤＮＷを０Ｖとする。これにより、第２のトランスファゲートのＮＭＯＳトランジスタＮ２が遮断状態となる。さらに、制御回路１０は、第１の制御信号Ｐ２ＶＧを０Ｖとし、第２の制御信号Ｐ２ＢＧを０Ｖとする。これにより、第２のトランスファゲートのＰＭＯＳトランジスタＰ２が遮断状態となる。つまり、第２のトランスファゲートは遮断状態となる。
また、制御回路１０は、第１の制御信号Ｎ５ＶＧを５Ｖとする。これにより、ＮＭＯＳトランジスタＮ５は導通した状態となる。これにより、第１のトランスファゲートと第２のトランスファゲートとの間のノード（ＮＯＤＥ−Ａ）に０Ｖが与えられる。
一方、制御回路１０は、第１の制御信号Ｎ４ＶＧを０Ｖとし、第１の制御信号Ｐ４ＶＧを−５Ｖとする。これにより、第４のトランスファゲートを構成するＮＭＯＳトランジスタＮ４及びＰＭＯＳトランジスタＰ４が共に導通した状態となり、第４のトランスファゲートは第１の端子（ＮＯＤＥ−Ｂ）に電源ＶＬＩＮ（−５Ｖ）を出力する。
また、制御回路１０は、第１の制御信号Ｎ３ＶＧを０Ｖとし、第２の制御信号Ｎ３ＢＧを−５Ｖとし、第３の制御信号Ｎ３ＤＮＷを０Ｖとする。これにより、第３のトランスファゲートのＮＭＯＳトランジスタＮ３が導通した状態となる。さらに、制御回路１０は、第１の制御信号Ｐ３ＶＧを−５Ｖとし、第２の制御信号Ｐ３ＢＧを０Ｖとする。これにより、第３のトランスファゲートのＰＭＯＳトランジスタＰ３が導通した状態となる。つまり、第３のトランスファゲートは２つのトランジスタが導通した状態となることで第２の端子（ＮＯＤＥ−Ｂ）に入力される電源ＶＬＩＮの電圧（−５Ｖ）を第１の端子に出力する。
また、制御回路１０は、第１の制御信号Ｐ５ＶＧを０Ｖとする。これにより、ＰＭＯＳトランジスタＰ５は遮断状態となる。
上記動作により、第３の期間ＴＭ３では、第３、第４のトランスファゲートを介して出力回路２０の出力端子には−５Ｖの電圧レベルを有する出力信号ＯＵＴが出力される。このとき、ＮＭＯＳトランジスタＮ１は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＰＭＯＳトランジスタＰ１は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＮＭＯＳトランジスタＮ２は、ソースドレイン間の電圧差が５Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖであり、バックゲート領域とディープウェル領域との電圧差が５Ｖである。ＰＭＯＳトランジスタＰ２は、ソースドレイン間の電圧差が５Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＮＭＯＳトランジスタＮ３は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が５Ｖであり、バックゲート領域とディープウェル領域との電圧差が５Ｖである。ＰＭＯＳトランジスタＰ３は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が５Ｖである。ＮＭＯＳトランジスタＮ４は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が５Ｖである。ＰＭＯＳトランジスタＰ４は、ソースドレイン間の電圧差が５Ｖであり、ゲートとバックゲート領域との電圧差が５Ｖである。ＮＭＯＳトランジスタＮ５は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との間の電圧差が５Ｖである。ＰＭＯＳトランジスタＰ５は、ソースドレイン間の電圧差が５Ｖであり、ゲートとバックゲート領域の間の電圧差が０Ｖである。つまり、第３の期間ＴＭ３では、出力信号ＯＵＴの電圧が−５Ｖ、かつ、出力回路２０を構成するトランジスタの各端子間の電圧差が５Ｖ以下となる状態となる。
続いて、第４の期間ＴＭ４における半導体装置１の動作について説明する。第４の期間ＴＭ４では、入力信号ＩＮとして０Ｖの信号が入力される。そして、制御回路１０は、この入力信号ＩＮに基づき出力信号ＯＵＴが０Ｖとなるように第１の制御信号から第３の制御信号及び電源ＶＨＩＮ、ＶＬＩＮを生成する。また、制御回路１０は、第３の期間ＴＭ３から第４の期間ＴＭ４への状態遷移において、出力回路２０のトランジスタの状態をできるだけ変化させないように制御を行い、消費電力の上昇を抑制する。
第４の期間ＴＭ４において制御回路１０は、電源ＶＨＩＮとして０Ｖを出力し、電源ＶＬＩＮとして０Ｖを出力する。また、制御回路１０は、第１の制御信号Ｎ１ＶＧを０Ｖとし、第１の制御信号Ｐ１ＶＧを５Ｖとする。これにより、第１のトランスファゲートを構成するＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１が共に遮断状態となり、第１のトランスファゲートは遮断状態となる。
また、制御回路１０は、第１の制御信号Ｎ２ＶＧを−５Ｖとし、第２の制御信号Ｎ２ＢＧを−５Ｖとし、第３の制御信号Ｎ２ＤＮＷを０Ｖとする。これにより、第２のトランスファゲートのＮＭＯＳトランジスタＮ２が遮断状態となる。さらに、制御回路１０は、第１の制御信号Ｐ２ＶＧを０Ｖとし、第２の制御信号Ｐ２ＢＧを０Ｖとする。これにより、第２のトランスファゲートのＰＭＯＳトランジスタＰ２が遮断状態となる。つまり、第２のトランスファゲートは遮断状態となる。
また、制御回路１０は、第１の制御信号Ｎ５ＶＧを５Ｖとする。これにより、ＮＭＯＳトランジスタＮ５は導通した状態となる。これにより、第１のトランスファゲートと第２のトランスファゲートとの間のノード（ＮＯＤＥ−Ａ）に０Ｖが与えられる。
一方、制御回路１０は、第１の制御信号Ｎ４ＶＧを−５Ｖとし、第１の制御信号Ｐ４ＶＧを０Ｖとする。これにより、第４のトランスファゲートを構成するＮＭＯＳトランジスタＮ４及びＰＭＯＳトランジスタＰ４が共に遮断状態となる。
また、制御回路１０は、第１の制御信号Ｎ３ＶＧを０Ｖとし、第２の制御信号Ｎ３ＢＧを−５Ｖとし、第３の制御信号Ｎ３ＤＮＷを０Ｖとする。これにより、第３のトランスファゲートのＮＭＯＳトランジスタＮ３が導通した状態となる。さらに、制御回路１０は、第１の制御信号Ｐ３ＶＧを−５Ｖとし、第２の制御信号Ｐ３ＢＧを０Ｖとする。これにより、第３のトランスファゲートのＰＭＯＳトランジスタＰ３が導通した状態となる。つまり、第３のトランスファゲートは２つのトランジスタが導通した状態となることで第２の端子（ＮＯＤＥ−Ｂ）に入力される電源ＶＬＩＮの電圧（−５Ｖ）を第１の端子に出力する。
また、制御回路１０は、第１の制御信号Ｐ５ＶＧを−５Ｖとする。これにより、ＰＭＯＳトランジスタＰ５は導通した状態となる。これにより、第３のトランスファゲートと第４のトランスファゲートとの間のノード（ＮＯＤＥ−Ｂ）に０Ｖが与えられる。
上記動作により、第４の期間ＴＭ４では、第３のトランスファゲートを介して出力回路２０の出力端子には０Ｖの電圧レベルを有する出力信号ＯＵＴが出力される。このとき、ＮＭＯＳトランジスタＮ１は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＰＭＯＳトランジスタＰ１は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＮＭＯＳトランジスタＮ２は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖであり、バックゲート領域とディープウェル領域との電圧差が５Ｖである。ＰＭＯＳトランジスタＰ２は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＮＭＯＳトランジスタＮ３は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が５Ｖであり、バックゲート領域とディープウェル領域との電圧差が５Ｖである。ＰＭＯＳトランジスタＰ３は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が５Ｖである。ＮＭＯＳトランジスタＮ４は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＰＭＯＳトランジスタＰ４は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との電圧差が０Ｖである。ＮＭＯＳトランジスタＮ５は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域との間の電圧差が５Ｖである。ＰＭＯＳトランジスタＰ５は、ソースドレイン間の電圧差が０Ｖであり、ゲートとバックゲート領域の間の電圧差が５Ｖである。つまり、第４の期間ＴＭ４では、出力信号ＯＵＴの電圧が０Ｖ、かつ、出力回路２０を構成するトランジスタの各端子間の電圧差が５Ｖ以下となる状態となる。
上記説明より、本実施の形態にかかる半導体装置１は、制御回路１０がトランジスタのゲートに入力される電圧に応じて当該トランジスタのバックゲート電圧を制御する。そして、制御回路１０は、トランジスタのゲート電圧とバックゲート電圧との電圧差を、トランジスタのゲートに入力される信号の最大振幅よりも小さくする。上記説明では、特に出力回路２０のＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ３とに対する制御が特徴的である。つまり、本実施の形態にかかる半導体装置１は、１つのトランジスタに、当該トランジスタの耐圧電圧を超える振幅を有する信号を入力した場合であっても、トランジスタのバックゲート電圧を制御することで、当該トランジスタのゲートとバックゲート領域との電圧差をトランジスタの耐圧電圧以下とする。上記実施の形態では、１０Ｖの振幅を有する信号がゲートに入力されるＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２とは、５Ｖの耐圧電圧があれば足りる。これにより、本実施の形態にかかる半導体装置１では、扱う信号の振幅電圧よりも小さな耐圧電圧のトランジスタにより回路を構成できるため、半導体装置のチップサイズを小さくすることができる。
また、本実施の形態にかかる半導体装置１では、制御回路１０が出力回路２０のトランジスタのソースドレイン間の電圧差を扱う信号の振幅電圧よりも小さくする。これにより、半導体装置１では、トランジスタのソースドレイン間の破壊耐圧電圧を小さくすることができる。トランジスタのソースドレイン間の破壊耐圧電圧を小さくすることで、さらに微細化されたトランジスタを用いることができ、半導体装置のチップサイズを小さくすることができる。
また、本実施の形態にかかる半導体装置１の制御回路１０（例えば、第３の制御信号生成回路１４）では、第１のインバータと第２のインバータがそれぞれ、トランジスタの耐圧電圧の範囲内の信号を生成する。第３の制御信号生成回路１４では、第１の制御信号の電圧レベルが第１の電圧ＶＨとなるときはＮＭＯＳスイッチトランジスタにより、第２のインバータに第１の電圧ＶＨの影響が及ぶことを防止し、第１の制御信号の電圧レベルが第２の電圧ＶＬとなるときはＰＭＯＳスイッチトランジスタにより、第１のインバータに第２の電圧ＶＬの影響が及ぶことを防止する。これにより、出力する第１の制御信号の振幅電圧よりも小さな耐圧電圧のトランジスタにより第３の制御信号生成回路１４を構成することができる。
また、本実施の形態にかかる半導体装置１では、第３の電圧ＶＭと第１の電圧ＶＨとの電圧差と第２の電圧ＶＬと第３の電圧ＶＭとの電圧差とを等しい電圧とした。このように、第３の電圧ＶＭを第１の電圧ＶＨと第２の電圧ＶＬの中間（１／２の電圧）とすることで、第１の電圧ＶＨと第２の電圧ＶＬとの電圧差に対してトランジスタ耐圧保護効果を最大化することができる。
実施の形態２
実施の形態２にかかる半導体装置２は、実施の形態１にかかる半導体装置１の出力にバッファ回路２９を設けたものである。実施の形態２にかかる半導体装置２では、バッファ回路２９に供給される電源の電圧レベルを制御することで、バッファ回路２９を構成するトランジスタのゲートとバックゲート領域との電圧差を当該トランジスタの耐圧電圧以下とする。
図９に実施の形態２にかかる半導体装置２のブロック図を示す。図９に示すように、半導体装置２では、半導体装置１の制御回路１０の変形例となる制御回路１０ａと、半導体装置１の出力回路２０の変形例となる出力回路２０ａを有する。
制御回路１０ａは、制御回路１０に第１のバッファ電源回路１７及び第２のバッファ電源回路１８を追加したものである。また、制御回路１０ａは、第１のバッファ電源回路１７を制御する第４の制御信号ＢＨと、第２のバッファ電源回路１８を制御する第５の制御信号ＢＬを出力する。第４の制御信号ＢＨは、制御回路１０の第１の制御信号生成回路１２が出力するものであり、第５の制御信号ＢＬは、制御回路１０の第２の制御信号生成回路１３が出力するものである。
第１のバッファ電源回路１７は、ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ１を有する。ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ６は、第１の電源と第３の電源との間に直列に接続され、インバータを構成する。このインバータは、第４の制御信号ＢＨの論理レベルを反転して出力する。インバータが出力する信号は、第１のバッファ電源ＶＢＨであって、バッファ回路２９の高電位側電源となる。
第２のバッファ電源回路１８は、ＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ７とを有する。ＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ７は、第３の電源と第２の電源との間に直列に接続され、インバータを構成する。このインバータは、第５の制御信号ＢＬの論理レベルを反転して出力する。インバータが出力する信号は、第２のバッファ電源ＶＢＬであって、バッファ回路２９の低電位側電源となる。
出力回路２０ａは、出力回路２０の出力端子にバッファ回路２９を設けたものである。ここで、図９では、実施の形態１の出力信号ＯＵＴに対応する信号として第１の出力信号ＯＵＴ１を示し、バッファ回路２９が出力する信号を第２の出力信号ＯＵＴ２とした。バッファ回路２９は、差動増幅回路を構成する。そして、バッファ回路２９は、非反転入力端子に第１の出力信号ＯＵＴ１が入力され、この第１の出力信号ＯＵＴ１を電流増幅して第２の出力信号ＯＵＴ２とする。この差動増幅回路は、バックゲート領域が第２のバッファ電源ＶＢＬに接続されるＮＭＯＳトランジスタと、バックゲート領域が第１のバッファ電源ＶＢＨに接続されるＰＭＯＳトランジスタによって構成される。また、差動増幅回路を構成するトランジスタは、ディープウェル領域を有し、半導体基板とバックゲート領域とが絶縁される構造を有するものとする。
半導体装置２では、制御回路１０ａが、出力回路２０が出力する第１の出力信号ＯＵＴ１の電圧レベルを入力信号に応じて制御する。そして、制御回路１０ａは、出力回路２０が出力する第１の電圧レベルに応じてバッファ回路２９に与える電源の電圧レベルを第１のバッファ電源回路１７及び第２のバッファ電源回路１８により制御する。この制御回路１０ａの動作を説明するタイミングチャートを図１０に示す。
図１０に示すように、制御回路１０ａは、第１の出力信号ＯＵＴ１の電圧レベルが第１の電圧ＶＨである場合、第４の制御信号ＢＨを第３の電圧ＶＭ（例えば、０Ｖ）とし、第５の制御信号ＢＬを第２の電圧ＶＬとする。そして、この第４の制御信号ＢＨ及び第５の制御信号ＢＬに基づき、第１のバッファ電源ＶＢＨは第１の電圧ＶＨとなり、第２のバッファ電源ＶＢＬは第３の電圧ＶＭ（例えば、０Ｖ）となる。これにより、バッファ回路２９に供給される電源の電圧差は５Ｖとなり、かつ、電源範囲は第１の出力信号ＯＵＴ１と同等レベルの電圧の第２の出力信号ＯＵＴ２を生成するのに十分な値となる。
また、制御回路１０ａは、第２の出力信号ＯＵＴ１の電圧レベルが第２の電圧ＶＬである場合、第４の制御信号ＢＨを第１の電圧ＶＨとし、第５の制御信号ＢＬを第３の電圧ＶＭ（例えば、０Ｖ）とする。そして、この第４の制御信号ＢＨ及び第５の制御信号ＢＬに基づき、第１のバッファ電源ＶＢＨは第３の電圧ＶＭ（例えば、０Ｖ）となり、第２のバッファ電源ＶＢＬは第２の電圧ＶＬとなる。これにより、バッファ回路２９に供給される電源の電圧差は５Ｖとなり、かつ、電源範囲は第１の出力信号ＯＵＴ１と同等レベルの電圧の第２の出力信号ＯＵＴ２を生成するのに十分な値となる。
上記説明より、実施の形態２にかかる半導体装置２では、バッファ回路２９をバックゲート電圧を制御可能なトランジスタにより構成し、当該バッファ回路２９に与える電源範囲を入力信号（例えば、第１の出力信号ＯＵＴ１）に応じてシフトさせる。これにより、バッファ回路２９は、トランジスタのゲートに入力される入力信号とトランジスタのバックゲート電圧との電圧差を入力信号の振幅電圧よりも小さくすることができる。つまり、実施の形態２にかかる半導体装置２においても、バッファ回路２９を入力信号の振幅よりも小さな耐圧電圧のトランジスタで構成し、チップサイズを小さくすることができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
１、２ 半導体装置
１０、１０ａ 制御回路
１１ 入力信号解析回路
１２〜１４ 制御信号生成回路
１５、１６ 電源切替回路
１７、１８ バッファ電源回路
２０、２０ａ 出力回路
２１〜２７ ウェル領域
２９ バッファ回路
Ｎ１〜Ｎ７ ＮＭＯＳトランジスタ
Ｎ１０〜Ｎ１４ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ７ ＰＭＯＳトランジスタ
Ｐ１０〜Ｐ１４ ＰＭＯＳトランジスタ
ＭＶＰＷ、ＭＶＮＷ バックゲート領域
ＮＷＥ ディープウェル領域
ＯＧ ゲート酸化膜
Ｐｓｕｂ 半導体基板

Claims (9)

  1. 第１の電圧を供給する第１の電源と、前記第１の電圧よりも低い第２の電圧を供給する第２の電源と、前記第１の電圧と前記第２の電圧との間の第３の電圧を供給する第３の電源とに基づき動作する半導体装置であって、
    前記第２の電圧から前記第１の電圧に至る振幅を有する信号がゲートに入力されるトランジスタを少なくとも１つ含み、前記第２の電圧から前記第１の電圧に至る振幅を有する第１の出力信号を出力する出力回路と、
    前記出力回路に含まれるトランジスタのゲートの電圧を制御する第１の制御信号と、前記トランジスタのバックゲート領域の電圧を制御する第２の制御信号と、前記バックゲート領域と半導体基板領域とを絶縁するディープウェル領域の電圧を制御する第３の制御信号と、を入力信号に基づき生成する制御回路と、を有し、
    前記制御回路は、前記第１の制御信号と前記第２の制御信号との電圧差を、前記第１の電圧と前記第３の電圧との電圧差及び前記第２の電圧と前記第３の電圧との電圧差のうち大きな電圧差以下とする半導体装置。
  2. 前記制御回路は、前記第２の電圧から前記第１の電圧に至る振幅を有する前記第１の制御信号を生成し、
    前記トランジスタのうちＮＭＯＳトランジスタを導通状態とする場合、前記第１の制御信号と前記第２の制御信号との電圧差を前記第１の電圧と前記第３の電圧との電圧差とし、前記第３の制御信号と前記第２の制御信号との電圧差を前記第１の電圧と前記第３の電圧との電圧差とし、
    前記ＮＭＯＳトランジスタを非導通状態とする場合、前記第１乃至第３の制御信号を前記第２の電圧とし、
    前記トランジスタのうちＰＭＯＳトランジスタを導通状態とする場合、前記第１の制御信号と前記第２の制御信号との電圧差を前記第２の電圧と前記第３の電圧との電圧差とし、前記第３の制御信号と前記第２の制御信号とを前記第３の電圧とし、
    前記ＰＭＯＳトランジスタを非導通状態とする場合、前記第１乃至第３の制御信号を前記第１の電圧とする請求項１に記載の半導体装置。
  3. 前記制御回路は、前記第３の電圧となる前記第１の制御信号を生成し、
    前記トランジスタのうちＮＭＯＳトランジスタを導通状態とする場合、前記第２の制御信号を前記第２の電圧とし、前記第３の制御信号を前記第３の電圧とし、
    前記ＮＭＯＳトランジスタを非導通状態とする場合、前記第２の制御信号を前記第３の電圧とし、前記第３の制御信号を前記第１の電圧とし、
    前記トランジスタのうちＰＭＯＳトランジスタを導通状態とする場合、前記第２、第３の制御信号を前記第１の電圧とし、
    前記ＰＭＯＳトランジスタを非導通状態とする場合、前記第２、第３の制御信号を前記第３の電圧とする請求項１に記載の半導体装置。
  4. 前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタは、前記ディープウェル領域を有する請求項２又は３に記載の半導体装置。
  5. 前記出力回路は、前記第１の出力信号を電流増幅して第２の出力信号として出力するバッファ回路を有し、
    前記制御回路は、
    前記バッファ回路の高電位側電源電圧を切り替える第１のバッファ電源回路と、
    前記バッファ回路の低電位側電源電圧を切り替える第２のバッファ電源回路と、を有し、
    前記第１の出力信号が前記第１の電圧となる場合に前記第１のバッファ電源回路により前記第１の電源を供給し、前記第２のバッファ電源回路により前記第３の電源を供給し、
    前記第１の出力信号が前記第２の電圧となる場合に前記第１のバッファ電源回路により前記第３の電源を供給し、前記第２のバッファ電源回路により前記第２の電源を供給する請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記制御回路は、
    前記入力信号を解析して各トランジスタに与える第１乃至第３の制御信号の電圧レベルを指示する信号レベル指定信号を出力する入力信号解析回路と、
    前記信号レベル指定信号に基づき前記第３の電圧から前記第１の電圧に至る振幅を有する前記第１乃至第３の制御信号を生成する第１の制御信号生成回路と、
    前記信号レベル指定信号に基づき前記第２の電圧から前記第３の電圧に至る振幅を有する前記第１及び第２の制御信号を生成する第２の制御信号生成回路と、
    前記信号レベル指定信号に基づき前記第２の電圧から前記第１の電圧に至る振幅を有する前記第１の制御信号を生成する第３の制御信号生成回路と、
    を有する請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記第３の制御信号生成回路は、
    前記第３の電源と第１の電源との間に直列に接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとにより構成される第１のインバータと、
    ゲートに前記第３の電圧が与えられ、ソースが前記第１のインバータの出力に接続され、ドレインが出力ノードに接続されるＰＭＯＳスイッチトランジスタと、
    第２の電源と第３の電源との間に直列に接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとにより構成される第２のインバータと、
    ゲートに前記第３の電圧が与えられ、ソースが前記第２のインバータの出力に接続され、ドレインが出力ノードに接続されるＮＭＯＳスイッチトランジスタと、を有し、
    前記第１のインバータは、前記信号レベル指定信号のうち前記第３の電圧から前記第１の電圧に至る振幅を有する信号を反転して出力し、
    前記第２のインバータは、前記信号レベル指定信号のうち前記第２の電圧から前記第３の電圧に至る振幅を有する信号を反転して出力する請求項６に記載の半導体装置。
  8. 前記制御回路は、
    前記入力信号に応じて前記第１の電源と前記第３の電源とを切り替えて出力する第１の電源切替回路と、
    前記入力信号に応じて前記第２の電源と前記第３の電源とを切り替えて出力する第２の電源切替回路と、を有し、
    前記出力回路は、
    前記第１の電源切替回路の出力に第１の端子が接続される第１のトランスファゲートと、
    前記第１のトランスファゲートの第２の端子に第１の端子が接続され、第２の端子が出力端子に接続される第２のトランスファゲートと、
    前記出力端子に第１の端子が接続される第３のトランスファゲートと、
    前記第３のトランスファゲートの第２の端子に第１の端子が接続され、第２の端子が前記第２の電源切替回路の出力に接続される第４のトランスファゲートと、
    前記第３の電源と前記第１、第２のトランスファゲートの間のノードとの間に接続される第１のスイッチトランジスタと、
    前記第３の電源と前記第３、第４のトランスファゲートの間のノードとの間に接続される第２のスイッチトランジスタと、を有し、
    前記第１乃至第４のトランスファゲート及び前記第１、第２のスイッチトランジスタを構成するトランジスタは、前記制御回路が出力する前記第１乃至第３の制御信号により導通状態が制御され、
    前記出力端子から前記第１の電圧が出力される場合、前記第３、第４のトランスファゲート及び前記第１のスイッチトランジスタが導通した状態となり、前記第１、第２のトランスファゲート及び前記第２のスイッチトランジスタが遮断状態となり、前記第１の電源切替回路は前記第１の電源を出力し、前記第２の電源切替回路は前記第３の電源を出力し、
    前記出力端子から前記第２の電圧が出力される場合、前記第３、第４のトランスファゲート及び前記第１のスイッチトランジスタが遮断状態となり、前記第１、第２のトランスファゲート及び前記第２のスイッチトランジスタが導通した状態となり、前記第１の電源切替回路は前記第３の電源を出力し、前記第２の電源切替回路は前記第２の電源を出力する請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記第１のトランスファゲートを構成するトランジスタの前記バックゲート領域及び前記ディープウェル領域には前記第１の電源が供給され、
    前記第４のトランスファゲートを構成するトランジスタの前記バックゲート領域及び前記ディープウェル領域には前記第２の電源が供給される請求項８に記載の半導体装置。
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