JP2009049872A - 電圧制御発振器 - Google Patents

電圧制御発振器 Download PDF

Info

Publication number
JP2009049872A
JP2009049872A JP2007215776A JP2007215776A JP2009049872A JP 2009049872 A JP2009049872 A JP 2009049872A JP 2007215776 A JP2007215776 A JP 2007215776A JP 2007215776 A JP2007215776 A JP 2007215776A JP 2009049872 A JP2009049872 A JP 2009049872A
Authority
JP
Japan
Prior art keywords
voltage
current
control
controlled oscillator
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007215776A
Other languages
English (en)
Inventor
Ryota Yamamoto
良太 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2007215776A priority Critical patent/JP2009049872A/ja
Priority to US12/222,585 priority patent/US7733192B2/en
Publication of JP2009049872A publication Critical patent/JP2009049872A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
  • Amplifiers (AREA)

Abstract

【課題】従来の電圧制御発振器では、制限された入力電圧範囲に対して十分な周波数可変範囲を確保できない問題があった。
【解決手段】本発明にかかる電圧制御発振器は、入力電圧ＶＣに応じて出力信号ＦＯＵＴの周波数を制御する電圧制御発振器であって、制御電流Ｉｓに基づき出力信号ＦＯＵＴの周波数を設定する電流制御発振器２０と、入力電圧ＶＣに応じて制御電流Ｉｓの電流量を制御するトランジスタ１１を備える電圧電流変換回路１０と、を有し、電圧電流変換回路１０は、制御電圧Ｖｃｎｔが供給され、制御電圧Ｖｃｎｔに応じてトランジスタ１１の閾値電圧が制御されることを特徴とするものである。
【選択図】図１

Description

本発明にかかる電圧制御発振器は、特に入力電圧に応じて電流を出力する電圧電流変換回路と入力電流に応じて出力信号の周波数を制御する電流制御発振器とを有する電圧制御発振器に関する。
半導体装置に用いられる発振器の一つに電圧制御発振器がある。電圧制御発振器は、例えばＰＬＬ（Phase Locked Loop）の出力部分に用いられる。電圧制御発振器は、入力電圧に応じて出力信号の周波数を変動させる。このとき、電圧制御発振器は、入力電圧範囲に対して所定の範囲で出力信号の周波数を変動させる。電圧制御発振器の一例を図８に示す。
図８に示す電圧制御発振器１００は、電圧電流変換回路１１０及び電流制御発振器１２０を有する。電圧制御発振器１００では、電圧電流変換回路１１０が入力電圧ＶＣに応じて制御電流Ｉｓを生成する。そして、制御電流Ｉｓは、電流制御発振器１２０に入力される。電流制御発振器１２０は、制御電流Ｉｓの大きさに応じて出力信号ＦＯＵＴの周波数を制御する。
このように、電圧制御発振器では電圧電流変換回路によって入力電圧を電流に変換し、変換した電流に基づき出力信号ＦＯＵＴの周波数を制御する。電圧電流変換回路は、電圧制御発振器以外の用途でも用いられる。電圧電流変換回路の一例が特許文献１に開示されている。特許文献１に記載の電圧電流変換回路２００の回路図を図９に示す。電圧電流変換回路２００は、入力電圧Ｖｉｎの電圧値に基づき抵抗Ｒ２００によって電流Ｉｅ２を生成する。生成された電流Ｉｅ２は、トランジスタＴ３〜Ｔ４で構成されるカレントミラーを介して電流Ｉｃ４、Ｉｃ５として負荷ＲＬ１、ＲＬ２に供給される。
また、差動信号を入力信号とし、差動信号を構成する２つの信号間における信号レベルの差に基づいて電流を生成する電圧電流変換回路が特許文献２、３に開示されている。
特開２００４−２７４５６９号公報 特開２００２−７６７８７号公報 特開平７−１８３７４３公報
しかしながら、図８、図９に示す電圧電流変換回路は、入力電圧範囲が制限される場合、出力電流範囲が十分に確保できない問題がある。ここで、電圧電流変換回路１１０における入力電圧と出力電流の関係を図１０に示す。電圧電流変換回路１１０は、抵抗Ｒ１００の抵抗値に応じて、入力電圧の変動に対する出力電流の傾き及び出力電流の最大値が決まる。そのため、抵抗Ｒ１００の抵抗値がばらついた場合、入力電圧範囲に対して、出力電流範囲を十分に確保できない場合がある。図１０に示す例では、抵抗Ｒ１００の抵抗値が大きくなった場合、入力電圧が入力電圧範囲内であっても、出力電流は周波数制御に必要な出力電流範囲の最大値以下の電流値で飽和してしまう。また、抵抗Ｒ１００の抵抗値が小さくなった場合、入力電圧が入力電圧範囲の最大値に達しても、出力電流は周波数制御に必要な出力電流範囲を確保できなくなってしまう。図９に示す電圧電流変換回路２００においても、出力電流の値は抵抗Ｒ２００に依存するため、図１０に示す問題が同じように生じる。
また、特許文献２、３のように、差動信号を入力信号とする電圧電流変換回路では、基準電流に差動信号の信号レベルの差を反映した増減を与えることで、出力電流の変化の傾きを制御する。しかし、基準電流の値がばらついた場合、出力電流の変化率は一定であっても、出力電流の値にはばらつきが生じる。入力電圧範囲が制限されている場合、このようなばらつきが生じると、入力電圧範囲に対して十分な出力電流範囲が確保できない問題がある。
入力電圧範囲に対して十分な出力電流範囲が確保できない電圧電流変換回路を電圧制御発振器に用いた場合、入力電圧範囲に対して十分な周波数可変範囲を確保することができない。近年の低電圧化された半導体装置では、入力電圧範囲を広くとることができないため、入力電圧範囲に対して十分な出力電流範囲を確保できない問題は電圧制御発振器の周波数可変範囲に顕著に影響する。
本発明の一態様は、入力電圧に応じて出力信号の周波数を制御する電圧制御発振器であって、制御電流に基づき前記出力信号の周波数を設定する電流制御発振器と、前記入力電圧に応じて前記制御電流の電流量を制御するトランジスタを備える電圧電流変換回路と、を有し、前記電圧電流変換回路は、制御電圧が供給され、前記制御電圧に応じて前記トランジスタの閾値電圧が制御されることを特徴とする電圧制御発振器である。
本発明にかかる電圧制御発振器では、電圧電流変換回路のトランジスタの閾値電圧を制御電圧に応じて制御する。これにより、入力電圧に応じてトランジスタが出力する制御電流の出力範囲を制御することができる。つまり、本発明にかかる電圧電流変換回路は、入力電圧範囲と出力電流範囲との関係を制御電圧によって調整することが可能である。これによって、本発明にかかる電圧制御発振器は、入力電圧範囲が制限される場合であっても、入力電圧範囲に対して十分な周波数可変範囲を確保することができる。
本発明にかかる電圧制御発振器は、制限された入力電圧範囲に対して十分な周波数可変範囲を確保することが可能である。
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかる電圧制御発振器１の概略図を示す。図１に示すように、電圧制御発振器１は、電圧電流変換回路１０、電圧源１５、電流制御発振器２０を有する。
電圧電流変換回路１０は、入力電圧ＶＣに応じて制御電流Ｉｓの電流量を制御し、制御電圧Ｖｃｎｔに応じて入力電圧範囲に対する制御電流Ｉｓの出力電流範囲を制御する。電圧電流変換回路１０は、トランジスタ（例えば、入力トランジスタ）１１、電流設定抵抗（例えば、抵抗）Ｒ１、ＰＭＯＳトランジスタ１３、１４を有する。電圧電流変換回路１０は、入力トランジスタ１１及び抵抗Ｒ１によって生成された電流ＩｃをＰＭＯＳトランジスタ１３、１４で構成されるカレントミラーを介して電流制御発振器２０に制御電流Ｉｓとして供給する。
抵抗Ｒ１は一端が第１の電源（接地ノードＶＳＳ）に接続される。入力トランジスタは、例えばＮＭＯＳトランジスタで形成される。入力トランジスタは、ゲートに入力電圧ＶＣが入力され、ソースに抵抗Ｒ１の他端が接続され、ウェル電位を供給するバックゲート端子に制御電圧Ｖｃｎｔが入力され、ドレインがＰＭＯＳトランジスタ１３のドレインに接続される。入力トランジスタ１１は、ディープウェル端子１２を有しており、ディープウェル端子１２を介してディープＮウェルに電位を与える。このディープＮウェルの詳細については後述する。
ＰＭＯＳトランジスタ１３はドレインとゲートが接続される。ＰＭＯＳトランジスタ１３のソースは第２の電源（電源ノードＶＤＤ）に接続される。ＰＭＯＳトランジスタ１３のウェル領域に電位を与えるバックゲート端子は電源ノードＶＤＤに接続される。また、ＰＭＯＳトランジスタ１３のドレインは、入力トランジスタ１１のドレインに接続される。ＰＭＯＳトランジスタのゲートはＰＭＯＳトランジスタ１３のゲートに接続される。ＰＭＯＳトランジスタ１４のソースは電源ノードＶＤＤに接続される。ＰＭＯＳトランジスタ１４のウェル領域に電位を与えるバックゲート端子は電源ノードＶＤＤに接続される。ＰＭＯＳトランジスタ１４のドレインは電流制御発振器２０の内部回路に接続される。ＰＭＯＳトランジスタ１３のドレインには入力トランジスタ１１及び抵抗Ｒ１によって生成される電流Ｉｃが供給され、ＰＭＯＳトランジスタ１４はドレインから電流Ｉｃを反映した制御電流Ｉｓを出力する。なお、以下の説明では、制御電流Ｉｓを電流Ｉｃと実質的に同じ電流量とする。
電圧源１５は、予め設定された電圧を制御電圧Ｖｃｎｔとして出力する。制御電圧Ｖｃｎｔは、例えば設計段階において制御電流Ｉｓのばらつきをシミュレーションした結果によって決定される。制御電圧Ｖｃｎｔの決定方法の詳細は後述する。
電流制御発振器２０は、制御電流Ｉｓの電流量に応じて出力信号ＦＯＵＴの周波数を制御する。例えば、制御電流Ｉｓの電流量が多ければ出力信号ＦＯＵＴの周波数を高くし、制御電流Ｉｓの電流量が少なければ出力信号ＦＯＵＴの周波数を低くする。なお、電流制御発振器２０が制御可能な出力信号ＦＯＵＴの周波数は、上限と下限とが設定されており、周波数の可変範囲を周波数可変範囲と称す。
ここで、入力トランジスタ１１の特性について説明する。本実施の形態では、入力トランジスタ１１としてＮＭＯＳトランジスタを使用する。ＮＭＯＳトランジスタはゲートの電圧が高ければドレインからソースに多くの電流を流し、ゲートの電圧が低ければドレインからソースに少ない電流を流す。また、ＮＭＯＳトランジスタでは、ゲートの電圧が閾値電圧Ｖｔ以下である場合、ドレインとソースとの間を遮断状態とする。閾値電圧Ｖｔは、（１）式に基づき求めることができる。
Figure 2009049872
 ここで、Ｖｓｕｂはウェル領域の電圧（以下、バックゲート電圧Ｖｓｕｂと称す）、Ｖｓはソース電圧、Ｖｆｂはフラットバンド電圧、ΦＢはフェルミ準位と真性準位との差、εｓｉはシリコンの誘電率、Ｎａはアクセ婦他密度、ｑは電子の電荷量、Ｃｏｘはゲート酸化膜の単位容量である。（１）式より、閾値電圧Ｖｔは、バックゲート電圧Ｖｓｕｂの電圧によって変更できることがわかる。
本実施の形態では、バックゲート電圧Ｖｓｕｂとして電圧源１５が出力する制御電圧Ｖｃｎｔを入力する。一般的に、ＮＭＯＳトランジスタのウェル領域は、基板領域Ｐ−ｓｕｂと同じ領域を用いる。基板領域Ｐ−ｓｕｂには、接地電圧が与えられることが一般的である。しかし、本実施の形態における入力トランジスタ１１では、ウェル領域に接地電圧とは異なる制御電圧Ｖｃｎｔを入力する。そのため、本実施の形態では、ディープＮウェル層を用いて、基板領域Ｐ−ｓｕｂとトランジスタのウェル領域とを絶縁する。入力トランジスタ１１の断面図の一例を図２に示す。
図２に示すように、入力トランジスタ１１は、Ｐ型半導体で形成される基板領域Ｐ−ｓｕｂの上層にＮ型半導体でディープＮウェル層が形成される。そして、ディープＮウェル層の上層にＰ型半導体でＰウェル領域（入力トランジスタのウェル領域）が形成される。Ｐウェル領域の表面付近にはＮ型半導体でソースＳ及びドレインＤが形成され、Ｐ型半導体でウェルコンタクトＷＣが形成される。また、ゲートＧは、ソースＳ及びドレインＤに跨るように形成される。なお、ゲートＧはゲート保護膜ＧＰで覆われる。さらに、入力トランジスタ１１のＰウェル領域の側面には素子分離のためにＮウェル領域が形成される。そして、ソースＳ及びドレインＤはコンタクトＣＴを介して上層の配線に接続される。またウェルコンタクトＷＣは、サブコンタクトＳＣＴを介して上層の配線に接続される。入力トランジスタ１１をディープＮウェル構造とすることでバックゲート電圧を基板領域Ｐ−ｓｕｂの電圧とは独立して制御することが可能になる。
次に、電圧電流変換回路１０の電圧−電流特性について説明する。図３に電圧電流変換回路１０の電圧−電流特性のグラフを示す。図３に示すように、制御電流Ｉｓは、入力電圧ＶＣが閾値電圧Ｖｔ以上となると出力が開始され、入力電圧ＶＣの上昇とともに多くなる。このとき、制御電流Ｉｓの傾きは、抵抗Ｒ１の抵抗値によって決まる。また、制御電流Ｉｓは、入力電圧ＶＣの上昇ともに多くなり所定の電流値で飽和する。制御電流Ｉｓが飽和する電流値も抵抗Ｒ１の抵抗値によって決まる。入力トランジスタ１１は、接地ノードＶＳＳ側に抵抗Ｒ１が接続されるため、制御電流Ｉｓの増大とともに入力トランジスタ１１のソース電圧Ｖｓが上昇する。そして、入力トランジスタ１１のソース−ドレイン間の電圧差が小さくなると入力トランジスタ１１はそれ以上の電流を流すことができなくなるため、制御電流Ｉｓの飽和が生じる。
また、入力トランジスタ１１の閾値電圧Ｖｔは、制御電圧Ｖｃｎｔの電圧が大きくなるにつれて低下する。図３に示す例では、制御電圧Ｖｃｎｔが接地電圧（＝０Ｖ）である場合、入力トランジスタ１１の閾値電圧Ｖｔが高く、入力電圧ＶＣが入力電圧範囲の最大値に達しても制御電流Ｉｓの電流量は、電流制御発振器２０の周波数制御に必要な出力電流範囲の上限に達することはない。一方、制御電圧Ｖｃｎｔを接地電圧よりも高く設定した場合、入力トランジスタ１１の閾値電圧Ｖｔは、制御電圧Ｖｃｎｔが接地電圧であった場合に比べて低くなる。このように閾値電圧Ｖｔをシフトすることで、制御電流Ｉｓの電流量は、入力電圧ＶＣの入力電圧範囲に対して電流制御発振器２０の周波数制御に必要な出力電流範囲を得ることができる。
ここで、制御電圧Ｖｃｎｔの電圧値の設定方法について説明する。上記したように、本実施の形態では、制御電圧Ｖｃｎｔの電圧値によって制御電流Ｉｓの出力特性曲線をシフトさせることができる。半導体装置においては、抵抗Ｒ１の抵抗値及び入力トランジスタ１１の閾値電圧Ｖｔが製造条件によりばらつくことがある。そのため、本実施の形態では、設計段階においてこのばらつきを考慮したシミュレーションを行ない制御電圧Ｖｃｎｔの電圧値を設定する。より具体的には、ばらつきが生じた場合であっても入力電圧ＶＣが入力電圧範囲内である状態で制御電流Ｉｓの電流値が周波数制御に必要な出力電流範囲を確保できるように制御電圧Ｖｃｎｔの最適値を設定する。
上記説明より、本実施の形態における電圧電流変換回路１０は、制御電圧Ｖｃｎｔによって、入力トランジスタ１１の閾値電圧Ｖｔを変更することで、制御電流Ｉｓの出力特性をシフトさせる。つまり、電圧電流変換回路１０は、制御電圧Ｖｃｎｔによって、入力電圧範囲に対する制御電流Ｉｓの出力電流範囲を制御する。これによって、電圧電流変換回路１０は、入力トランジスタ１１の閾値電圧Ｖｔの大きさによらず、入力電圧範囲に対して十分な広さの制御電流Ｉｓの出力電流範囲を確保することができる。つまり、電圧電流変換回路１０は、入力電圧範囲が限られる場合であっても、電流制御発振器２０が必要とする制御電流Ｉｓの入力電流範囲を満たす制御電流Ｉｓを出力することができる。従って、電圧制御発振器１は、入力電圧範囲に対して十分な広さの周波数可変範囲を確保することが可能になる。
また、本実施の形態では、予めシミュレーション等によってばらつきを考慮した制御電圧Ｖｃｎｔの電圧値を設定する。これによって、製造条件に起因する制御電流Ｉｓのばらつきが生じた場合であっても、入力電圧範囲に対して十分な制御電流Ｉｓの出力電流範囲を確保することができる。
本実施の形態にかかる電圧制御発振器１は、特に電源電圧が低い場合に有効である。低電圧で駆動される電圧制御発振器では、入力電圧ＶＣの変動範囲を広い範囲に設定することができない。そのため、本実施の形態にかかる電圧電流変換回路１０を適用することで、低電圧で駆動され、入力電圧範囲が制限される電圧制御発振器であっても広い周波数可変範囲を実現することが可能になる。また、低い電源電圧で電圧制御発振器を動作させることで、電圧制御発振回路の消費電力を低減することが可能である。
実施の形態２
実施の形態２にかかる電圧制御発振器２の概略図を図４に示す。図４に示すように、電圧制御発振器２は、実施の形態１にかかる電圧制御発振器１に制御電圧生成回路３０を追加したものである。制御電圧生成回路３０は、入力トランジスタ１１で生成される電流Ｉｃ（又は制御電流Ｉｓ）の電流値に応じて制御電圧Ｖｃｎｔを生成する。制御電圧生成回路３０は、ＰＭＯＳトランジスタ３１、増幅器３２、抵抗Ｒ２を有する。
ＰＭＯＳトランジスタ３１は、ソースが電源ノードＶＤＤに接続され、ドレインが抵抗Ｒ２を介して接地ノードＶＳＳに接続され、バックゲート端子がソースに接続され、ゲートがＰＭＯＳトランジスタ１３のゲートに接続される。つまり、ＰＭＯＳトランジスタ３１は、ＰＭＯＳトランジスタ１３とカレントミラーを構成する。ＰＭＯＳトランジスタ３１のドレインからは電流Ｉｃと実質的に同じ電流値となるモニタ電流Ｉｍが出力される。増幅器３２は、出力端子が入力トランジスタ１１のバックゲート端子に接続される。また、増幅器３２は、非反転端子に基準電圧として入力電圧ＶＣが入力され、反転端子がＰＭＯＳトランジスタ３１のドレインと抵抗Ｒ２の接続点（以下、ノードＮ１と称す）に接続される。なお、本実施の形態における抵抗Ｒ２は、抵抗Ｒ１と同じ抵抗値を有するものとする。
制御電圧生成回路３０は、モニタ電流Ｉｍと抵抗Ｒ２の抵抗値との積によってノードＮ１にモニタ電圧Ｖｍを生成する。つまり、制御電圧生成回路３０は、電流Ｉｃの電流量を検知する。そして、制御電圧生成回路３０は、モニタ電圧Ｖｍと入力電圧ＶＣとの差に基づいて制御電圧Ｖｃｎｔを生成する。このとき、モニタ電圧Ｖｍは、抵抗Ｒ１と抵抗Ｒ２とが同じ抵抗値であることから入力トランジスタ１１のソースの電圧と同じ値となる。
制御電圧生成回路３０は、入力トランジスタ１１に流れる電流Ｉｃの電流値が入力電圧ＶＣに対して小さい場合、入力電圧ＶＣよりもモニタ電圧Ｖｍが低くなる。この入力電圧ＶＣとモニタ電圧Ｖｍとの差に応じて、制御電圧生成回路３０は、制御電圧Ｖｃｎｔを高くする。これによって、入力トランジスタ１１の閾値電圧Ｖｔが低下し、入力電圧ＶＣの大きさに対する電流Ｉｃの電流量が増加する。一方、制御電圧生成回路３０は、入力トランジスタ１１に流れる電流Ｉｃの電流値が入力電圧ＶＣに対して大きい場合、入力電圧ＶＣに対してモニタ電圧Ｖｍが高くなる。この入力電圧ＶＣとモニタ電圧Ｖｍとの差に応じて、制御電圧生成回路３０は、制御電圧Ｖｃｎｔを低くする。これによって、入力トランジスタ１１の閾値電圧Ｖｔが上昇し、入力電圧ＶＣの大きさに対する電流Ｉｃの電流量が減少する。
上記説明より、制御電圧生成回路３０は、入力トランジスタ１１で生成される電流Ｉｃの電流量を検知して、検知した電流に基づきモニタ電圧Ｖｍを生成し、モニタ電圧Ｖｍと入力電圧ＶＣとの差に応じて制御電圧Ｖｃｎｔを制御する。これにより、制御電圧生成回路３０は、入力電圧と電流Ｉｃとの関係が予め設定された関係となるように制御電圧Ｖｃｎｔを自動的に調整することが可能になる。この制御電圧生成回路３０を設けることで、実施の形態２にかかる電圧制御発振器２は、設計段階でのシミュレーションを行なうことなく実施の形態１にかかる電圧制御発振器１と同様に制御電流Ｉｓの適切な設定を行なうことができる。
実施の形態３
実施の形態３にかかる電圧制御発振器３の概略図を図５に示す。実施の形態１にかかる電圧制御発振器１の電圧電流変換回路１０では、電圧源１５で生成された制御電圧Ｖｃｎｔを入力トランジスタ１１のバックゲートに与えていた。これに対し、電圧制御発振器３の電圧電流変換回路１０ａでは、制御電圧Ｖｃｎｔとして入力トランジスタ１１のソース電圧Ｖｓを用いる。電圧電流変換回路１０ａの入力トランジスタ１１の断面図を図６に示す。図６に示すように、本実施の形態における入力トランジスタ１１では、ソースＳとウェルコンタクトＷＣとが配線によって接続される。
ここで、電圧電流変換回路１０ａの電圧−電流特性を図７に示す。図７に示すように、制御電圧Ｖｃｎｔが接地電圧に固定されている場合、制御電流Ｉｓが周波数制御に必要な出力電流範囲を確保するためには、入力電圧範囲よりも広い範囲で入力電圧ＶＣを変動させる必要がある。これに対して、制御電圧Ｖｃｎｔとしてソース電圧Ｖｓを用いた場合、入力電圧ＶＣに対する制御電流Ｉｓの変化率が制御電圧Ｖｃｎｔを接地電圧に固定した場合に比べて大きくなる。つまり、電圧電流変換回路１０ａでは、狭い入力電圧範囲であっても、大きな範囲で制御電流Ｉｓを変化させることができる。
これは、入力電圧ＶＣの上昇に応じて電流Ｉｃが増加すると、抵抗Ｒ１で生成される電圧が上昇してソース電圧Ｖｓが上昇するために、入力トランジスタ１１のバックゲート端子に入力される制御電圧Ｖｃｎｔが上昇し、入力トランジスタ１１の閾値電圧Ｖｔが低下するためである。このようなことから、電圧電流変換回路１０ａでは、入力電圧ＶＣが増加するほどに、入力電圧ＶＣの電圧値に対してより多くの電流Ｉｃを出力することが可能になる。
上記説明より、実施の形態３では、入力トランジスタ１１の入力電圧ＶＣに対する電流Ｉｃの変化率を実施の形態１、２よりも大きくすることが可能である。これによって、実施の形態３にかかる電圧電流変換回路１０ａは、実施の形態１、２の電圧電流変換回路１０よりも狭い入力電圧範囲で広い出力電圧範囲を確保することが可能である。また、狭い入力電圧範囲で広い出力電圧範囲を確保することができることから、抵抗Ｒ１及び入力トランジスタ１１の閾値電圧のばらつきが生じた場合であっても、制御電流Ｉｓの出力電圧範囲を入力電圧範囲内において周波数制御に必要な出力電圧範囲に収めることができる。
さらに、実施の形態３にかかる電圧電流変換回路１０ａでは、抵抗Ｒ１の抵抗値に応じて入力電圧ＶＣに対する制御電流Ｉｓの変化率を補正することが可能である。例えば、抵抗Ｒ１の抵抗値がばらつきにより小さくなった場合、入力電圧ＶＣに対する電流Ｉｃの電流量は増加する。一方、ソース電圧Ｖｓは小さくなるため制御電圧Ｖｃｎｔも小さくなり、入力トランジスタ１１の閾値電圧Ｖｔは上昇する。これによって、入力トランジスタ１１の駆動能力が低下するため、電流Ｉｃは小さくなる。つまり、電圧電流変換回路１０ａでは、抵抗Ｒ１の抵抗値が小さくなった場合には、入力トランジスタの駆動能力を低下させて、抵抗Ｒ１のばらつきによって増加する電流Ｉｃが小さくなるように補正する。一方、抵抗Ｒ１の抵抗値が大きくなった場合には、入力トランジスタの駆動能力を向上させて、抵抗Ｒ１のばらつきによって減少する電流Ｉｃが大きくなるように補正する。このように、実施の形態３にかかる電圧電流変換回路１０ａでは、抵抗Ｒ１の抵抗値のばらつきによる制御電流Ｉｓのばらつきを補正することが可能である。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記説明では電圧電流変換回路１０、１０ａがＰＭＯトランジスタ１３、１４によって構成されるカレントミラーを有するが、電流制御発振器２０の構成に応じてこのカレントミラーは削除することが可能である。また、入力トランジスタはＰＭＯＳトランジスタで構成することも可能である。
実施の形態１にかかる電圧制御発振器の概略図である。 実施の形態１にかかる入力トランジスタの断面図である。 実施の形態１にかかる電圧電流変換回路の電圧−電流特性を示すグラフである。 実施の形態２にかかる電圧制御発振器の概略図である。 実施の形態３にかかる電圧制御発振器の概略図である。 実施の形態３にかかる入力トランジスタの断面図である。 実施の形態３にかかる電圧電流変換回路の電圧−電流特性を示すグラフである。 一般的な電圧制御発振器の概略図である。 特許文献１に記載の電圧電流変換回路の回路図である。 一般的な電圧制御発振器の電圧電流変換回路の電圧−電流特性を示すグラフである。
符号の説明
１、２、３ 電圧制御発振器
１０、１０ａ 電圧電流変換回路
１１ 入力トランジスタ
１２ ディープウェル端子
１３、１４、３１ ＰＭＯＳトランジスタ
１５ 電圧源
２０ 電流制御発振器
３０ 制御電圧生成回路
３２ 増幅器
Ｓ ソース
ＷＣ ウェルコンタクト
Ｄ ドレイン
Ｇ ゲート
ＧＰ ゲート保護膜
ＣＴ コンタクト
ＳＣＴ サブコンタクト
ＦＯＵＴ 出力信号
Ｉｃ 電流
Ｉｓ 制御電流
Ｉｍ モニタ電流
Ｐ−ｓｕｂ 基板領域
Ｒ１、Ｒ２ 抵抗
ＶＣ 入力電圧
Ｖｃｎｔ 制御電圧
Ｖｍ モニタ電圧
Ｖｓ ソース電圧
ＶＤＤ 電源ノード
ＶＳＳ 接地ノード

Claims (8)

  1. 入力電圧に応じて出力信号の周波数を制御する電圧制御発振器であって、
    制御電流に基づき前記出力信号の周波数を設定する電流制御発振器と、
    前記入力電圧に応じて前記制御電流の電流量を制御するトランジスタを備える電圧電流変換回路と、を有し、
    前記電圧電流変換回路は、制御電圧が供給され、前記制御電圧に応じて前記トランジスタの閾値電圧が制御されることを特徴とする電圧制御発振器。
  2. 前記電圧電流変換回路は、さらに
    一方の端子が第１の電源端子に接続され、他方の端子が前記トランジスタのソースに接続される電流設定抵抗を有する請求項１に記載の電圧制御発振器。
  3. 前記トランジスタは、前記制御電圧が供給されるウェル領域と、前記ウェル領域と基板領域との間に形成され、前記基板領域とは異なる導電型の半導体で形成されるディープウェル領域とを有する請求項１又は２に記載の電圧制御発振器。
  4. 前記制御電圧は、予め設定された電圧である請求項１乃至３のいずれか１項に記載の電圧制御発振器。
  5. 前記電圧制御発振器は、前記制御電流の電流量及び基準電圧に基づいて前記制御電圧を生成する制御電圧生成回路を有する請求項１乃至３のいずれか１項に記載の電圧制御発振器。
  6. 前記制御電圧生成回路は、前記制御電流の電流量に応じて検出電圧を生成し、前記検出電圧と基準電圧との電圧差に基づき前記制御電圧を生成する請求項５に記載の電圧制御発振器。
  7. 前記基準電圧は、前記入力電圧に基づき生成される請求項５又は６に記載の電圧制御発振器。
  8. 前記トランジスタは、前記ソースと前記バックゲート端子とが接続され、前記ソースに発生する電圧を前記制御電圧として用いる請求項２又は３に記載の電源電圧制御回路。
JP2007215776A 2007-08-22 2007-08-22 電圧制御発振器 Pending JP2009049872A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007215776A JP2009049872A (ja) 2007-08-22 2007-08-22 電圧制御発振器
US12/222,585 US7733192B2 (en) 2007-08-22 2008-08-12 Voltage controlled oscillator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007215776A JP2009049872A (ja) 2007-08-22 2007-08-22 電圧制御発振器

Publications (1)

Publication Number Publication Date
JP2009049872A true JP2009049872A (ja) 2009-03-05

Family

ID=40381589

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007215776A Pending JP2009049872A (ja) 2007-08-22 2007-08-22 電圧制御発振器

Country Status (2)

Country Link
US (1) US7733192B2 (ja)
JP (1) JP2009049872A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012029202A (ja) * 2010-07-27 2012-02-09 Asahi Kasei Electronics Co Ltd 増幅回路およびバイアス発生回路
US10938382B2 (en) 2017-02-08 2021-03-02 Sony Semiconductor Solutions Corporation Electronic circuit and electronic device

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5537099B2 (ja) * 2009-09-08 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
CN103391046B (zh) * 2012-05-07 2016-02-10 联咏科技股份有限公司 电感电容式压控振荡器电路
US8766680B2 (en) * 2012-09-26 2014-07-01 Freescale Semiconductor, Inc. Voltage translation circuit
KR102349418B1 (ko) 2015-08-31 2022-01-10 삼성전자 주식회사 기준전류 발생회로 및 기준전류 발생회로를 포함하는 전자 장치
JP2019118006A (ja) * 2017-12-27 2019-07-18 セイコーエプソン株式会社 発振回路、マイクロコンピューター、及び、電子機器
CN109104186A (zh) * 2018-06-11 2018-12-28 珠海市微半导体有限公司 一种pll电路及芯片
WO2020059494A1 (ja) * 2018-09-18 2020-03-26 ソニーセミコンダクタソリューションズ株式会社 発振回路および位相同期回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5334951A (en) * 1993-02-18 1994-08-02 Northern Telecom Limited Phase lock loops and methods for their operation
JP2661531B2 (ja) 1993-12-22 1997-10-08 日本電気株式会社 電圧電流変換回路
JP2002076787A (ja) 2000-09-04 2002-03-15 Toshiba Corp 電圧電流変換器
JP2004274569A (ja) 2003-03-11 2004-09-30 Denso Corp 電圧電流変換回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012029202A (ja) * 2010-07-27 2012-02-09 Asahi Kasei Electronics Co Ltd 増幅回路およびバイアス発生回路
US10938382B2 (en) 2017-02-08 2021-03-02 Sony Semiconductor Solutions Corporation Electronic circuit and electronic device

Also Published As

Publication number Publication date
US20090051454A1 (en) 2009-02-26
US7733192B2 (en) 2010-06-08

Similar Documents

Publication Publication Date Title
JP2009049872A (ja) 電圧制御発振器
JP3557275B2 (ja) 半導体集積回路装置及びマイクロコンピュータ
US6759875B2 (en) Voltage controlled oscillation circuit
US9030176B2 (en) Semiconductor integrated circuit
KR101975409B1 (ko) 시스템 온 칩 및 그것의 온도 제어 방법
US7920012B2 (en) Semiconductor device
JP5202980B2 (ja) 定電流回路
JP5921268B2 (ja) 低電圧参照回路
US20180005685A1 (en) Semiconductor device comprising charge pump circuit for generating substrate bias voltage
JP6753770B2 (ja) 電力消費を最適化するためのｃｍｏｓプロセスにおける動的バックバイアス
US9432008B2 (en) Variable delay element
US20100176777A1 (en) Constant Gm Circuit and Methods
US8519695B2 (en) Power supply circuit having error amplifier
KR20160012560A (ko) 딜레이 셀 및 이를 적용하는 지연 동기 루프 회로와 위상 동기 루프 회로
JP2008042339A (ja) 半導体装置
JP3597961B2 (ja) 半導体集積回路装置
US20030025551A1 (en) Reference voltage generator
JP3789258B2 (ja) 電圧制御発振器
JP4719002B2 (ja) 圧電発振器
US20090027106A1 (en) Substantially Zero Temperature Coefficient Bias Generator
JP5179848B2 (ja) 電圧制御発振器及びｐｌｌ回路
JP4507121B2 (ja) 半導体集積回路装置
JP3917985B2 (ja) 半導体集積回路装置及びマイクロコンピュータ
KR100480326B1 (ko) 반도체집적회로장치 및 마이크로컴퓨터
JP4134160B2 (ja) 半導体集積回路装置