JP5179848B2 - 電圧制御発振器及びpll回路 - Google Patents
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Description
図1はMOS型の構造を有するバラクタ(MOSバラクタ素子)10の断面図である。
図1はP型のシリコン基板(P−sub)11の表面にNウェル(N−well)12が形成されており、このNウェル12の表面にN型拡散領域(N+)13、14が相互に隔離して形成される。そして、Nウェル12上の一方のN型拡散領域13と他方のN型拡散領域14との間の領域の直上域には、ゲート絶縁膜15が形成されており、このゲート絶縁膜15の上には、ゲート電極16が設けられている。隔離された二つのN型拡散領域13、14はウェル端子17に接続されている。ウェル端子17の電位をウェル電位Vwとする。また、ゲート電極16はゲート端子18に接続されている。ゲート端子18の電位をゲート電位Vgとする。このように接続すると、MOSバラクタ素子10は、ゲート電極16とNウェル12との間にキャパシタが形成される。
この状態から容量制御電圧(Vg−Vw)を低下させていくと、Nウェル12表面におけるゲート絶縁膜15直下の領域に空乏層が成長し、ゲート電極16下の実質的な絶縁領域の厚さがゲート絶縁膜15の膜厚に空乏層の深さを加えた値になる為、容量値が低下する。そして、容量制御電圧(Vg−Vw)が十分に低くなると、空乏層の深さが最大となり、容量値が安定する。この空乏層の最大の深さは基板表面の不純物ドーパント濃度により決定される。
このように、MOSバラクタ素子10に印加される容量制御電圧(Vg−Vw)を変化させることにより、可変容量を実現可能となる(例えば、特許文献1参照)。
図2はN型のシリコン基板(N−sub)21の表面にPウェル(P−well)22が形成されており、このPウェル22の表面にP型拡散領域(P+)23、24が相互に隔離して形成される。そして、Pウェル22上の一方のP型拡散領域23と他方のP型拡散領域24との間の領域の直上域には、ゲート絶縁膜25が形成されており、このゲート絶縁膜25の上には、ゲート電極26が設けられている。隔離された二つのP型拡散領域23、24はウェル端子27に接続されている。ウェル端子27の電位をウェル電位Vwとする。また、ゲート電極26はゲート端子28に接続されている。ゲート端子28の電位をゲート電位Vgとする。このように接続すると、MOSバラクタ素子20は、ゲート電極26とPウェル22との間にキャパシタが形成される。
この状態から容量制御電圧(Vg−Vw)を上昇させていくと、Pウェル22表面におけるゲート絶縁膜25直下の領域に空乏層が成長し、ゲート電極26下の実質的な絶縁領域の厚さがゲート絶縁膜25の膜厚に空乏層の深さを加えた値になる為、容量値が低下する。そして、容量制御電圧(Vg−Vw)が十分に高くなると、空乏層の深さが最大となり、容量値が安定する。この空乏層の最大の深さは基板表面の不純物ドーパント濃度により決定される。
このように、MOSバラクタ素子20に印加される容量制御電圧(Vg−Vw)を変化させることにより、可変容量を実現可能となる。
図3の第1領域は容量制御電圧(Vg−Vw)が正の領域、第2領域は容量制御電圧(Vg−Vw)が負であり、さらに反転層が形成されていない領域、第3領域は容量制御電圧(Vg−Vw)が負であり、さらに反転層が形成される領域である。図3において、容量制御電圧(Vg−Vw)が0とは、第1領域と第2領域の境界線に対応する。
従来のMOSバラクタ素子は通常動作時、図3の第1領域と第2領域の領域内で、容量制御電圧(Vg−Vw)を制御することで、所望の容量を実現させている。第3領域は容量値が容量制御電圧(Vg−Vw)で変化しない領域であり使用しない。
ただし、スリープモード等の動作待機状態では、印加される容量制御電圧(Vg−Vw)は消費電力に関わらない為、意図的には制御されず、なりゆきで第3領域の状態となる可能性がある。
図4の第1領域は容量制御電圧(Vg−Vw)が負の領域、第2領域は容量制御電圧(Vg−Vw)が正であり、さらに反転層が形成されていない領域、第3領域は容量制御電圧(Vg−Vw)が正であり、さらに反転層が形成される領域である。図4において、容量制御電圧(Vg−Vw)が0とは、第1領域と第2領域の境界線に対応する。
従来のMOSバラクタ素子は通常動作時、図4の第1領域と第2領域の領域内で、容量制御電圧(Vg−Vw)を制御することで、所望の容量を実現させている。第3領域は容量値が容量制御電圧(Vg−Vw)で変化しない領域であり使用しない。
ただし、スリープモード等の待機状態では、印加される容量制御電圧(Vg−Vw)は消費電力に関わらない為、意図的には制御されず、なりゆきで第3領域の状態となる可能性がある。
これは、上述のように待機状態の容量制御電圧(Vg−Vw)の電位を制御していないためである。例えば、第3領域の容量制御電圧(Vg−Vw)の電位が印加された場合、MOSバラクタ素子のゲート電極直下のウェル表面に反転層が形成されるが、この状態から異なる任意の容量を実現する第1領域または第2領域の容量制御電圧(Vg−Vw)の電位を印加して、形成された反転層を拡散させ、空乏層が任意の容量値を実現する深さとなる為には、反転層が存在しない状態からの場合と比較して、反転層を拡散させる分、過渡時間が長くなる。
前記制御回路は、前記MOSバラクタ素子の通常動作時は、前記電極の電位を所定の値に設定して、前記MOSバラクタ素子の容量値を制御し、前記MOSバラクタ素子の動作待機時は、前記電極の電位を正電源電位とすることを特徴とする。
前記制御回路は、前記MOSバラクタ素子の通常動作時は、前記P型ウェル領域の電位を所定の値に設定して、前記MOSバラクタ素子の容量値を制御し、前記MOSバラクタ素子の動作待機時は、前記P型ウェル領域の電位を正電源電位とすることを特徴とする。
さらに、本発明のPLL回路は、上記に記載の電圧制御発振器を備えることを特徴とする。
また、P型ウェルを有するMOSバラクタ素子の動作待機時に電極の電位からP型ウェル領域の電位を引いた電位差を0以下にする制御回路を備えることにより、動作待機時から任意の容量安定状態への過渡時間を短くすることが可能となる。
以下、本発明の第1の実施形態について図面を参照して説明する。
図5は本発明を適用したLC共振型電圧制御発振器(LC−VCO)50における具体例を示している。図5のLC−VCO50は、インダクタL1、L2、固定容量C1、C2、MOSバラクタ素子による可変容量M1、M2、バイアス電位を与える抵抗R1、R2からなるタンク回路51と、その共振周波数で正帰還増幅するバイポーラトランジスタQ1、Q2と、電流源I1と、DC電位を遮断するための固定容量C3、C4と、バイポーラトランジスタQ1、Q2にDC電位を与える抵抗R3、R4と、DC電位を発生する為の電流源I2、抵抗R5と、LC−VCO50の通常動作時は入力電位と出力電位とを同電位とし、動作待機時は出力電位を接地電位とする制御回路52と、を有している。
制御回路52は、VCNT端子(電位制御端子)54より制御信号VCNTを入力し、制御端子55から入力される制御信号S0に基づいて制御された制御信号VCNT’を、VCNT’ノード53を介して可変容量M1、M2のウェル領域(ウェル端子17)に出力している。
また、固定容量C1、C2の他方の端子はそれぞれインダクタL1、L2の一方の端子に接続され、インダクタL1、L2の他方の端子は電源VDDに接続されている。
また、バイポーラトランジスタQ1、Q2のコレクタは、それぞれインダクタL1と固定容量C1の共通接続点、インダクタL2と固定容量C2の共通接続点にて、タンク回路51にも接続され、負性抵抗を発生して安定したLC発振を継続させており、その出力信号OUT、OUTBは共通接続点に接続された出力端子57、58より出力される。
図6の制御回路52は、NチャネルMOSトランジスタ(NMOS)QN0、QN1とPチャネルMOSトランジスタ(PMOS)QP1とインバータINV1を有し、端子VCNTはNチャネルMOSトランジスタQN1とPチャネルMOSトランジスタQP1のソースに夫々接続され、端子VCNT’はNチャネルMOSトランジスタQN1とPチャネルMOSトランジスタQP1のドレインに夫々接続されている。
端子S0から入力される制御信号S0の電位が電源電位と等しいとき、すなわち制御信号S1の電位が接地電位と等しい時に、端子VCNTの電位と端子VCNT’の電位が等しくなる。また、制御信号S0の電位が接地電位と等しいとき、すなわち制御信号S1の電位が電源電位と等しい時、端子VCNT’の電位は接地電位と等しくなる。
よって動作待機時に反転層が形成されることはなく、任意の容量安定状態へ速やかに遷移することが可能となる。
以下、本発明の第2の実施形態について図面を参照して説明する。
図7は本発明を適用したLC共振型電圧制御発振器(LC−VCO)70における具体例を示している。図7のLC−VCO70は、インダクタL1、L2、固定容量C1、C2、MOSバラクタ素子による可変容量M1、M2、バイアス電位を与える抵抗R1、R2からなるタンク回路71と、その共振周波数で正帰還増幅するバイポーラトランジスタQ1、Q2と、電流源I1と、DC電位を遮断するための固定容量C3、C4と、バイポーラトランジスタQ1、Q2にDC電位を与える抵抗R3、R4と、DC電位を発生する為の電流源I2、抵抗R5と、LC−VCO70の通常動作時は入力電位と出力電位とを同電位とし、動作待機時は出力電位を電源電位とする制御回路72を有している。
制御回路72は、V1端子(バイアス電圧制御端子)76より制御信号V1を入力し、制御端子75から入力される制御信号S0に基づいて制御されたバイアス信号V1’を、V1’ノード73を介して抵抗R1、R2に出力している。
また、固定容量C1、C2の他方の端子はそれぞれインダクタL1、L2の一方の端子に接続され、インダクタL1、L2の他方の端子は電源VDDに接続されている。
バイポーラトランジスタQ1、Q2のコレクタは、DCカット用の固定容量C3、C4を介して、お互いのベースに入力されている、いわゆるクロスカップリングの構成をしている。バイポーラトランジスタQ1、Q2のエミッタは、互いに共通接続され、その接続点にて電流源I1より電流供給を受ける。また、電流源I2と抵抗R5によってDC電位V3を発生し、抵抗R3、R4を介してバイポーラトランジスタQ1、Q2のベースにそれぞれ供給する。
図8の制御回路72は、NチャネルMOSトランジスタ(NMOS)QN1とPチャネルMOSトランジスタ(PMOS)QP0、QP1とインバータINV1を有し、端子V1はNチャネルMOSトランジスタQN1とPチャネルMOSトランジスタQP1のソースに夫々接続され、端子V1’はNチャネルMOSトランジスタQN1とPチャネルMOSトランジスタQP1のドレインに夫々接続されている。
図7のLC−VCO70の通常動作時は、制御回路72の制御信号S0の電位を電源電位と等しくすることによって、制御信号V1の電位V1と制御信号V1’の電位V1’が等しくなり、MOSバラクタ素子M1、M2に電位差(V1’−VCNT)が印加され、MOSバラクタ素子M1、M2は電位差(V1’−VCNT)に対応した容量値となる。この時のバイアス電位V1は正の固定電位としており、このLC−VCO70はタンク回路71の共振周波数で発振するため、制御信号VCNTの電位を調整しMOSバラクタ素子M1、M2の容量値を制御することで所望の発振周波数を得ることができる。
よって動作待機時に反転層が形成されることはなく、任意の容量安定状態へ速やかに遷移することが可能となる。
以下、本発明の第3の実施形態について図面を参照して説明する。
図9は本発明を適用したLC共振型電圧制御発振器(LC−VCO)90における具体例を示している。図9のLC−VCO90は、インダクタL1、L2、固定容量C1、C2、MOSバラクタ素子による可変容量M1、M2、バイアス電位を与える抵抗R1、R2からなるタンク回路91と、その共振周波数で正帰還増幅するバイポーラトランジスタQ1、Q2と、電流源I1と、DC電位を遮断するための固定容量C3、C4と、バイポーラトランジスタQ1、Q2にDC電位を与える抵抗R3、R4と、DC電位を発生する為の電流源I2、抵抗R5と、LC−VCO90の通常動作時は入力電位と出力電位とを同電位とし、動作待機時は出力電位を接地電位とする制御回路92を有している。
制御回路92は、VCNT端子(電位制御端子)94より制御信号VCNTを入力し、制御端子95から入力される制御信号S0に基づいて制御された制御信号VCNT’を、VCNT’ノード93を介して可変容量M1、M2のゲート電極(ゲート端子28)に出力している。
また、固定容量C1、C2の他方の端子はそれぞれインダクタL1、L2の一方の端子に接続され、インダクタL1、L2の他方の端子は電源VDDに接続されている。
バイポーラトランジスタQ1、Q2のコレクタは、DCカット用の固定容量C3、C4を介して、お互いのベースに入力されている、いわゆるクロスカップリングの構成をしている。バイポーラトランジスタQ1、Q2のエミッタは、互いに共通接続され、その接続点にて電流源I1より電流供給を受ける。また、電流源I2と抵抗R5によってDC電位V3を発生し、抵抗R3、R4を介してバイポーラトランジスタQ1、Q2のベースにそれぞれ供給する。
図9記載の制御回路92の具体例として前述した図6が挙げられる。内部の回路及びその動作の詳細説明は前述したとおりなので省略するが、端子VCNT、端子VCNT’、端子S0は図9のVCNT端子94、VCNT’ノード93、制御端子95に夫々接続される。
よって動作待機時に反転層が形成されることはなく、任意の容量安定状態へ速やかに遷移することが可能となる。
以下、本発明の第4の実施形態について図面を参照して説明する。
図10は本発明を適用したLC共振型電圧制御発振器(LC−VCO)100における具体例を示している。図10のLC−VCO100は、インダクタL1、L2、固定容量C1、C2、MOSバラクタ素子による可変容量M1、M2、バイアス電位を与える抵抗R1、R2からなるタンク回路101と、その共振周波数で正帰還増幅するバイポーラトランジスタQ1、Q2と、電流源I1と、DC電位を遮断するための固定容量C3、C4と、バイポーラトランジスタQ1、Q2にDC電位を与える抵抗R3、R4と、DC電位を発生する為の電流源I2、抵抗R5と、LC−VCO100の通常動作時は入力電位と出力電位とを同電位とし、動作待機時は出力電位を電源電位とする制御回路102を有している。
制御回路102は、V1端子(バイアス電圧制御端子)106より制御信号V1を入力し、制御端子105から入力される制御信号S0に基づいて制御されたバイアス信号V1’を、V1’ノード103を介して抵抗R1、R2に出力している。
また、固定容量C1、C2の他方の端子はそれぞれインダクタL1、L2の一方の端子に接続され、インダクタL1、L2の他方の端子は電源VDDに接続されている。
バイポーラトランジスタQ1、Q2のコレクタは、DCカット用の固定容量C3、C4を介して、お互いのベースに入力されている、いわゆるクロスカップリングの構成をしている。バイポーラトランジスタQ1、Q2のエミッタは、互いに共通接続され、その接続点にて電流源I1より電流供給を受ける。また、電流源I2と抵抗R5によってDC電位V3を発生し、抵抗R3、R4を介してバイポーラトランジスタQ1、Q2のベースにそれぞれ供給する。
図10のLC−VCO100の通常動作時は、制御回路102の制御信号S0の電位を電源電位と等しくすることによって、制御信号V1の電位V1と制御信号V1’の電位V1’が等しくなり、MOSバラクタ素子M1、M2に電位差(V1’−VCNT)が印加され、MOSバラクタ素子M1、M2は電位差(V1’−VCNT)に対応した容量値となる。この時のバイアス電位V1は正の固定電位としており、このLC−VCO100はタンク回路101の共振周波数で発振するため、制御信号VCNTの電位を調整しMOSバラクタ素子M1、M2の容量値を制御することで所望の発振周波数を得ることができる。
よって動作待機時に反転層が形成されることはなく、任意の容量安定状態へ速やかに遷移することが可能となる。
次に、上述した本発明の第1から第4の実施形態のLC−VCOを提供できる応用システムの例としてPLL回路110を説明する。
図11は一般的なPLL回路110の構成であり、位相比較器(PFD)及びチャージポンプ(CP)111、ループフィルタ(LPF)112、電圧制御発振器(VCO)113、基準電位発生回路(VREF)114、帰還分周器(DIV)115を有している。尚、この例では、PFDとCPはひとつのブロックとして示している。
12 Nウェル
22 Pウェル
16、26 ゲート電極
50、70、90、100 LC共振型電圧制御発振器
52、72、92、102 制御回路
53、93 VCNT’ノード
54、74、94、104 VCNT端子
55、75、95、105 制御端子
56、76、96、106 バイアス端子
73、103 V1’ノード
110 PLL回路
111 位相比較器及びチャージポンプ
112 ループフィルタ
113 電圧制御発振器
114 基準電位発生回路
115 帰還分周器
Claims (7)
- シリコン基板表面に形成されたN型ウェル領域と、このN型ウェル領域上に設けられた絶縁膜と、この絶縁膜上に設けられた電極と、を有するMOSバラクタ素子と、
前記MOSバラクタ素子の動作待機時に、前記電極の電位から前記N型ウェル領域の電位を引いた電位差を0以上にする制御回路と、を備えた半導体集積回路を、可変容量素子として備えることを特徴とする電圧制御発振器。 - 前記制御回路は、前記MOSバラクタ素子の通常動作時は、前記N型ウェル領域の電位を所定の値に設定して、前記MOSバラクタ素子の容量値を制御し、
前記MOSバラクタ素子の動作待機時は、前記N型ウェル領域の電位を接地電位とすることを特徴とする請求項1に記載の電圧制御発振器。 - 前記制御回路は、前記MOSバラクタ素子の通常動作時は、前記電極の電位を所定の値に設定して、前記MOSバラクタ素子の容量値を制御し、前記MOSバラクタ素子の動作待機時は、前記電極の電位を正電源電位とすることを特徴とする請求項1に記載の電圧制御発振器。
- シリコン基板表面に形成されたP型ウェル領域と、このP型ウェル領域上に設けられた絶縁膜と、この絶縁膜上に設けられた電極と、を有するMOSバラクタ素子と、
前記MOSバラクタ素子の動作待機時に、前記電極の電位から前記P型ウェル領域の電位を引いた電位差を0以下にする制御回路と、を備えた半導体集積回路を、可変容量素子として備えることを特徴とする電圧制御発振器。 - 前記制御回路は、前記MOSバラクタ素子の通常動作時は、前記電極の電位を所定の値に設定して、前記MOSバラクタ素子の容量値を制御し、前記MOSバラクタ素子の動作待機時は、前記電極の電位を接地電位とすることを特徴とする請求項4に記載の電圧制御発振器。
- 前記制御回路は、前記MOSバラクタ素子の通常動作時は、前記P型ウェル領域の電位を所定の値に設定して、前記MOSバラクタ素子の容量値を制御し、前記MOSバラクタ素子の動作待機時は、前記P型ウェル領域の電位を正電源電位とすることを特徴とする請求項4に記載の電圧制御発振器。
- 請求項1乃至6のいずれか1項に記載の電圧制御発振器を備えることを特徴とするPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007311922A JP5179848B2 (ja) | 2007-12-03 | 2007-12-03 | 電圧制御発振器及びpll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007311922A JP5179848B2 (ja) | 2007-12-03 | 2007-12-03 | 電圧制御発振器及びpll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009135352A JP2009135352A (ja) | 2009-06-18 |
JP5179848B2 true JP5179848B2 (ja) | 2013-04-10 |
Family
ID=40866947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007311922A Active JP5179848B2 (ja) | 2007-12-03 | 2007-12-03 | 電圧制御発振器及びpll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5179848B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104052472B (zh) * | 2014-06-10 | 2016-09-07 | 北京大学 | 一种低相位噪声lc-vco |
CN109995357A (zh) * | 2019-04-23 | 2019-07-09 | 北京中科格励微科技有限公司 | 线性隔离器 |
CN113092856B (zh) * | 2021-03-11 | 2022-01-04 | 广芯微电子(广州)股份有限公司 | 一种检测lc谐振频率的振荡器电路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07335833A (ja) * | 1994-06-14 | 1995-12-22 | Fujitsu Ltd | 半導体デバイス |
JP2006303377A (ja) * | 2005-04-25 | 2006-11-02 | Renesas Technology Corp | 半導体装置 |
-
2007
- 2007-12-03 JP JP2007311922A patent/JP5179848B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2009135352A (ja) | 2009-06-18 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100409 |
|
RD03 | Notification of appointment of power of attorney |
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|
A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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