KR100954021B1 - 압전발진기 - Google Patents

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마사유키 이시카와
스스무 쿠로사와
유키 후지모또
야스타까 나까시바
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엡슨 토요콤 가부시키가이샤
엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

축적(accumulation)형 MOS용량소자를 사용한 종래의 압전발진기에 있어서, 시간의 흐름에 따라 주파수안정도의 열화(劣化)를 개선한다. 압전발전기에 사용하는 가변용량회로 내의 MOS용량소자를 Pch트랜지스터형 혹은 Nch트랜지스터형으로서, 소스 및 드레인(drain)영역에 형성된 P형 혹은 N형의 유도전극과, N-Well영역에 설치된 N형 유도전극 혹은 P-Well영역에 설치된 P형 유도전극 사이에 바이어스전압을 주어, MOS용량소자가 시간의 흐름에 따라 불안정한 성질을 해소한다.
증폭기, 외부주파수조정회로, 온도보상회로, 압전소자, 압전, 발진기,

Description

압전발진기{PIEZOELECTRIC OSCILLATOR}
본 발명은 압전발진기에 관한 것으로, 특히, 주파수 전압제어나 주파수 온도보상(補償) 등에 MOS용량소자를 이용한 가변용량회로를 사용하는 압전발진기에 관한 것이다.
가변용량다이오드(variable capacitance diodes) 대신에, 가변용량소자로 현재 주목받고 있는 것이 MOS(Metal-Oxide-Semiconductor)용량소자이다. 그 MOS용량소자는 예를 들면, 휴대전화 등에 사용하는 온도보상형 수정발진기(水晶發振器, 이하 TCXO라고 칭한다)에 이용하는데, 작은 전압변화에도 큰 용량변화를 얻을 수 있다는 특징을 갖고 있기 때문에, 발진회로(發振回路)의 저전압화가 진행되고 가변용량소자에 인가(印加)가능한 전압도 작게 할 수밖에 없는 상황하에서도 실용상 충분한 용량특성을 갖는다.
우선, 도 12는 IC(Integrated-Circuit) 내에 설치한 종래의 MOS용량소자의 구조를 나타낸다. 그것은 축적(accumulation)형이라고 불리는 MOS용량소자의 구조도이다. 같은 도면에 있어서 P형 실리콘기판(P-Sub, 101)은 접지(接地)되고, 그 위에 N-Well층(102)과, 절연물(絶緣物)로 산화실리콘을 포함한 게이트(gate)산화막층(103)과, 폴리실리콘 등으로 이루어진 게이트전극층(104)이 형성되고, 그 게이트전 극층(104)에서 게이트(Gate)전극이 외부단자로 노출된다. 그리고, N-Well층(102) 위의 게이트산화막층(103) 부근의 2개소에 도너(donor)불순물농도가 높은 N형의 유도전극(이하 N+전극이라고 칭한다, 105, MOS트랜지스터에 있는 드레인(drain) 및 소스(source)영역)이 형성되어 있고, 그것을 쇼트(short)한 대향(Back Gate)전극이 외부단자로 노출된다.
도 13에 그 축적형 MOS용량소자의, 대향전압에 대한 게이트전압 Vgb(이하 Vgb라고 칭한다)와 대향전극과 게이트전극 사이에 발생하는 용량값 Cgb(이하 Cgb라고 칭한다)와의 특성의 일례를 나타낸다. 그 특성곡선은 가로축의 Vgb가 플러스측일 때는 세로축의 Cgb가 높은 일정 값이었던 것이, Vgb가 감소하고 0V보다 작아지면 Cgb는 급격히 감소하고, Vgb가 어느 값까지 감소하면 Cgb는 낮은 일정 값으로 안정된다는 것이다.
또한, 실제로는 그 특성곡선은, 게이트전극층(104)과 N-Well층(102)의 불순물의 농도차에 의한 전위차(電位差)나 게이트산화막층(103)의 나트륨이온 등의 전하에 의한 영향으로 플랫밴드(flat band)전압(Vfb)만큼 좌우로 이동하는데, 여기서 Vfb는 0V라고 가정하여 설명한다.
이하에 Vgb를 도 13의 (1)에서 (6)까지 순차감소시킬 때의 게이트산화막층(104)과 N-Well층(102)에 있는 상대적인 전하량의 변화를 정공(正孔) 또는 전자수의 변화로서, 모식적으로 나타낸 각 도면을 기초로 상세히 설명한다.
도 14는, Vgb가 플러스측의 도 13의 (1)부근의 값에 있고, Cgb가 높은 일정한 값으로 안정된 값의 게이트전극층(104)과 N-Well층(102)의 상대적인 전하상태를 나타낸 모식도이다. 도 14의 게이트전극층(104) 안에는 Vgb가 플러스측에 있기 때문에 정공(106)이 축적된다. 그 정공(106)의 전계(electric field)에 끌어당겨진 N+전극(105) 및 N-Well층(102)의 다수캐리어(carrier)인 전자가, 정공(106)의 총전하량과 같은 전하분량만큼 게이트산화막층(103)의 하면에 축적되고, 전자축적층(107)을 형성한다. 따라서, 게이트산화막층(103)의 두께에 반비례한 정전(靜電)용량 Cgb가 발생한다(이하에 그것을 게이트산화막용량이라고 칭한다).
다음으로, Vgb가 도 13의 (2)부근의 값까지 감소한 상태를 나타낸 것이 도 15이다. 그것은 게이트전극층(104)에 축적되어 있던 정공의 감소와 함께 게이트산화막층(103)의 하면에 끌어당겨져 있던 전자축적층(107)의 전자도 감소한 상태이다. 도 13의 (1)에서 (2)까지의 값 Vgb에 의해 발생하는 Cgb는 게이트산화막용량이고 일정값이 된다.
도 16은, Vgb가 도 13의 (3)부근의 0V보다 약간 마이너스측의 값까지 감소한 상태를 나타낸다. 게이트전극층(104)에 축적되어 있던 정공(106)은 전자(108) 대신, 그것에 수반한 전자축적층(107)의 전자는 주로 N+전극(105)으로 흡수되고, 또는 게이트산화막층(103)의 하면인근의 N-Well층(102)이 갖는 자유전자(自由電子)는 N-Well층의 깊은 층으로 방출된다. 따라서 게이트산화막(103)의 하면에는 도너이온(donor ions)으로 이루어진 공핍층(空乏層, 109)이 형성된다. 그래서, Cgb는 게이트산화막용량과 그 공핍층용량의 직렬합성용량 값이 되어 감소한다.
또한, Vgb가 도 13의 (4)부근의 값까지 감소한 상태를 나타낸 것이 도 17이다. 이때, 게이트전극층(104)의 전자(108)의 증가에 따라 공핍층(109)은 그 폭을 넓히게 되고, Cgb의 값은 Vgb의 감소에 따라 그 공핍층 폭의 증가에 의해 급격히 감소한다.
또한, Vgb를 감소시켜, Vgb가 어느 값(그 N-Well층(102)과 진성반도체(眞性半導體) 사이에 발생한 고정(built-in)전압의 2배가 공핍층(109)에 더해진 값) 이하가 되는 도 13의 (5)부근의 값이 된 상태를 도 18에 나타낸다. 이때, 공핍층(109) 안에 있어서 열(熱)로 생성된 전자정공(電子正孔)의 쌍에 의해 발생한 소수캐리어인 정공이 공핍층(109) 안의 전계에 의해 힘을 받아 게이트산화층(103) 하면에 축적되어 역전층(inversion layer, 110)을 형성한다. 그래서 공핍층(109)의 폭은 증가하지 않고 상기 도 17에 나타낸 폭과 같게 된다.
한편, 그 역전층(110)의 정공의 증감에는 열적인 캐리어의 생성이 관계하기 때문에 한정된 시간이 필요하게 되고, 고주파에 사용하는 경우는 정전용량으로 기여하지 않는다. 따라서 고주파에 있는 전하의 증감은 공핍층(109)의 단(端)에서만 이루어지고, Vgb가 도 13의 (4)에서 (5)로 변화해도 Cgb의 값은 변화하지 않는다.
그 후, 다시 Vgb가 도 13의 (6)부근의 값까지 감소한 상태를 나타낸 것이 도 19이다. 역전층(110)을 형성하는 정공은 Vgb의 감소에 대하여 지수관수(指數關數)적으로 증가하기 때문에 공핍층(109)의 폭은 변화하지 않고, 따라서 Cgb의 특성은 Vgb에 대하여 일정한 값이 된다.
또한, 도 13에 나타낸 용량특성의 예에서는 전압 값의 증가에 대하여 용량 값도 증가하는 경향을 나타내고 있는데, 그것은 상술한 바와 같이 N-Well층 위에 N+전극을 형성한 축적형 MOS용량소자에 있어서, 대향전압을 기준으로 게이트전압을 제거한 경우 등에 있는 것이고, P-Well층 위에 P+전극을 설치한 경우나, 게이트전압을 기준으로 대향전압을 제거한 경우에 있어서는 그 용량특성곡선의 증가경향이 역으로도 된다.
상술한 바와 같이 MOS용량 소자의 용량특성을 이용해서, TCXO의 외부주파수조정이나 주파수온도보상을 하는 여러가지 회로형태가 제안되고, 이하에 그 예를 도면을 기초로 설명한다.
도 20은, MOS용량소자를 이용한 제 1 발진회로의 예이다. 그것은 증폭기에 수정진동자(X)와 간접형 온도보상회로와, 직류저지용 콘덴서(C1)와, 외부주파수조정회로와 직류저지용 콘덴서(C2)를 직렬로 접속한 것이다.
같은 도면의 외부주파수조정회로에 있어서, 외부제어용 MOS용량소자(MA, 이하 외부용(MA)라고 칭한다)의 대향전극측에는 외부제어회로에서 기준전압신호(Varef)가 입력저항(R1)을 통해 공급되고, 외부용(MA)의 게이트전극측에는 외부제어회로에서 외부제어전압신호(Vafc)가 입력저항(R2)을 통해 공급된다.
또한, 같은 도면의 간접형 온도보상회로에 있어서, 온도보상용 MOS용량소자(MC, 이항 보상용(MC)라고 칭한다)의 대향전극에는 기준전압신호(Vref)가 입력저항(R3)을 통해 공급되고, 게이트전극에는 보상용제어전압신호(Vco)가 입력저항(R4)를 통해 공급된다. 그리고, 상기 기준전압신호(Vref)와 보상용제어전압신호(Vco)의 라인은 제어회로에 각각 접속되고, 그 제어회로는 서미스터(thermistor) 등에 의한 감온소자에 접속된다.
상기 외부용(MA) 및 보상용(MC)에 상기 도 13에 나타낸 바와 같은, Vgb의 증 가에 따라 Cgb가 증가하는 용량특성을 갖는 MOS용량소자를 사용한다. 그리고, 외부용(MA)에 대해서는 기준전압신호(Varef)를 기준으로 외부제어전압신호(Vafc)를 마이너스측에서 플러스측으로 변화하도록, 또한 보상용(MC)에 있어서도, 기준전압신호(Vref)를 기준으로 제어전압신호(Vco)를 마이너스측에서 플러스측으로 변화하도록 각각 인가했을 때, 그 주파수편차는 도 21에 나타낸 바와 같이 Vgb의 증가에 따라 감소하는 특성을 얻는다.
그 외부주파수조정회로에 있어서는, 주파수제어범위 내에 있는 임의의 주파수로, 외부제어회로에 의해 대응하는 외부제어전압신호를 공급하고 조정하는 것이 가능하게 된다. 또한 이때, 도 21의 주파수가변특성은 상기 도 13의 급격한 MOS용량소자의 용량값의 변화와 비교하면 완만한 변화가 되고, 외부제어전압신호(Vafc)에 의한 미세한 주파수조정이 가능하게 된다.
한편, 간접형 온도보상회로에 있어서는, 온도에 대하여 곡선으로 변화하는 수정진동자의 임의의 주파수특성에 대하여, 제어회로에 의해 같은 식으로 변화하는 제어전압신호를 보상용(MC)에 공급한다. 그 공급해야할 제어전압신호는 디지털데이터(digital data)로서, 도시하지 않은 ROM 등에 미리 기억해 두고 제어회로에 접속된 감온소자에 의한 주위온도의 정보를 기초로 데이터를 읽어내어 제어전압신호를 생성한다.
예를 들면, 도 22에 나타낸 바와 같이 수정진동자(AT CUT)의 주파수온도특성의 보상을 생각할 수 있다. 그 주파수온도특성은 상온(예를 들면 25℃) 이하의 저온부에 있어서 온도의 저하에 따라 주파수가 곡선으로 감소하고, 상온 근방에 있어 서 주파수의 변화는 작고, 상온이상의 고온에서는 온도의 상승에 따라 주파수가 곡선으로 증가하는 3차원관수곡선(cubic curve)이다.
그 간접형 온도보상회로에 있어서는, 상기 제어회로에 의해 온도에 대하여 같은 식으로 3차원관수곡선특성을 갖는 제어전압신호를 보상용(MC)에 공급하면, 도 22에 나타낸 3차원관수곡선의 주파수온도특성을 상쇄(相殺)하는 부하용량곡선을 얻는 것이 가능하고, 주파수의 온도보상을 하는 것이 가능하다.
그러나, 그 방식은 공급해야 할 3차원관수곡선을 갖는 제어전압신호를 아나로그(analog)방식으로 도출하기 때문에 복잡한 로직회로(logic circuit)를 IC화기술로 구사하여 실현할 필요가 있다.
그 도 22에 나타낸 3차원관수곡선을 갖는 수정진동자의 온도보상을 할 때에, MOS용량소자의 본래 갖는 곡선의 용량변화를 이용한 TCXO의 온도보상방식이 본 출원인에 의해 출원된 특허문헌 1에 개시되어 있고, 이하에 그 원리를 도면에 기초하여 간단히 설명한다.
상술한 MOS용량소자의 특성에 있어서, 미리 게이트전극에서 대향전극으로 N-Well층(102)과 진성반도체의 사이에 발생하는 고정전압만큼 바이어스(bias)를 인가해두는 것에 의해, 특성곡선을 도 23의 (A)에 나타낸 바와 같이 오른쪽으로 이동시키고, Vgb가 0V의 점에 있어서 거의 점대칭이 되는 특성을 갖는 2개의 MOS용량소자를 사용한다.
즉, 한편의 MOS용량소자 Vgb가 주로 플러스측에 있는 같은 도면 (A)의 부분(121)을 상온 및 상온보다 저온측의 보상용으로 사용하고, 또 다른편의 MOS용량소 자 Vgb가 주로 마이너스측에 있는 같은 도면 (A)의 부분(122)을 상온 또는 상온보다 고온측의 보상용으로 사용하고, 주위의 온도변화에 대하여 연속적으로 노출되도록 구성한다.
그러면, 같은 도면 (B)에 나타난 바와 같이, 상기 도 22에 나타낸 수정진동자에 있는 주파수온도특성을 상쇄하는 것 같은 부하용량특성을 얻고, 주파수의 온도보상을 하는 것이 가능하게 된다.
그 구성을 실현하는 주파수온도보상회로를 이용한 제 2 발진회로의 예를 도 24에 나타낸다. 그것은, 증폭기에 수정진동자(X)와, 직렬온도보상회로를 직렬로 접속한 것이다.
같은 도면의 직렬온도보상회로는 제 1 MOS용량소자인 고온부보상용 MOS용량소자(MH, 이하 고온용(MH)이라고 칭한다)와 제 1 고정용량소자인 조정용콘덴서(C1)의 병렬회로와, 제 2 MOS용량소자인 저온부보상용 MOS용량소자(ML, 이하 저온용(ML)이라고 칭한다)와 제 2 고정용량소자인 직류저지용 및 조정용콘덴서(C2)의 직렬회로의 직렬접속으로 이루어진다.
상기 저온용(ML)의 대향전극과 콘덴서(C2)의 접속점에는 제 2 제어전압신호인 저온부 제어전압신호(VL)가 입력저항(R1)을 통해서 공급되고, 상기 고온용(MH)의 게이트전극에는 입력저항(R2)을 통해서 제 1 제어전압신호인 고온부 제어전압신호(VH)가 공급된다. 그리고, 그 저온용(ML)의 게이트전극과 고온용(MH)의 대향전극을 접속하고, 그 접속점에는 입력저항(R3)을 통해서 기준전압신호(Vref)가 공급된다.
또한, 상기 저온부 제어전압신호(VL), 상기 고온부 제어전압신호(VH) 및 상기 기준전압신호(Vref)의 라인은 제어회로에 각각 접속되고, 그 제어회로는 서미스터 등에 의한 감온소자에 접속된다.
여기서, 같은 도면의 감온소자에 접속된 제어회로에 있어서, 주위온도가 저온에서 상온을 지나 고온으로 변화함에 따라 저온용(ML)의 대향전극에, 그 저온용(ML)의 게이트전극에 입력된 기준전압신호(Vref)를 기준으로, 그 전위차가 OV부근에서 마이너스측으로 직선으로 감소하는(도 23의 (A)에 있어서, Vgb가 0V부근에서 프러스측으로 직선으로 증가하는 것과 같다) 저온부 제어전압신호(VL)를 공급한다. 한편, 주위온도가 같게 저온에서 상온을 지나 고온으로 변화함에 따라 고온용(MH)의 게이트전극에, 그 고온용(MH)의 대향전극에 입력된 상기 기준전압신호(Vref)를 기준으로, 그 전위차가 마이너스측에서 0V부근으로 직선으로 증가하는(도 23의 (A)에 있어서, Vgb가 마이너스측에서 0V부근으로 직선으로 증가하는 것과 같다) 고온부 제어전압신호(VH)를 공급한다.
그러면, 그 저온용(ML)의 용량변화는 저온에서 상온으로 향함에 따라 급격히 증가하고, 상온 및 상온이상에서는 근소하게 된다. 한편, 그 고온용(MH)의 용량변화는 저온에서 상온부근에서는 근소하고, 상온보다 고온으로 향함에 따라 급격히 증가한다. 따라서, 그 저온용(ML) 및 고온용(MH)의 직렬합성용량값은 서로의 보상온도의 범위에 있어서 간섭하지 않는다. 그리고, 그 저온용(ML)에 직렬로 접속된 콘덴서(C2) 및 고온용(MH)에 병렬로 접속된 콘덴서(C1)의 값을 조정하는 것에 의해, 상기 도 23의 (B)에 나타낸 바와 같이 임의의 부하용량곡선을 얻는 것이 가능 하게 된다.
특허문헌 1: 특허공개 2001-60828
발명이 해결하고자 하는 과제
상술한 축적형 MOS용량소자의 용량특성은 도 25에 나타낸 용량값이 낮은 영역(이하 Cmin영역이라고 칭한다)에 있어서, Cgb가 시간이 흐름에 따라 불안정한 영역이 존재한다. (여기서 도 25의 (1)에서 (6)의 Vgb값은 상기 도 13의 각각의 값과 일치한다) 그것은 Vgb를 Cmin영역 보다 플러스측에서 Cmin영역 내로 순간적으로 변화시킨 직후, Cgb는 같은 도면의 정상상태에 있는 특성인 실선(201)상의 값보다 약간 작은 점선(202)상의 값이 되고, 그 후 서서히 실선(201)상의 값으로 되돌아 온다는 현상이다.
그 현상의 원인으로는, Vgb를 도 25의 (4)보다 플러스측의 전위에서 예를 들면 (5)까지 순간적으로 변화시킨 직후, 상술한 도 18의 역전층(110)을 형성하는 정공은 발생하지 않고 공핍층(109)의 폭이 증가하고, 그 후 한정된 시간이 걸려 열여기된(thermally excited) 정공이 역전층(110)을 형성함에 따라 그 정공의 총전하분량만큼의 공핍층(109)이 소멸하여 그 폭이 감소하기 때문이라고 생각할 수 있다. 또한, 그 현상에 필요한 시간은 공핍층 내에 있는 소수캐리어인 정공이 열평형상태에 이를 때까지의 시간으로 생각할 수 있다.
그 Cmin영역에 있는, 불안정한 용량특성의 상태를 조사한 실험결과를 도 26에 나타낸다. 같은 도면의 실험 1내지 4에 사용한 MOS용량소자는 모두 동일한 것이고, 세로축은 용량값을 나타내고 가로축은 방치시간을 나타내고, 또한 용량값의 측정주파수는 1㎒이다. 그것은 Vgb를 초기전압 +4V에 약 2분간 방치한 후, 실험 1에 있어서는 -4V로, 실험 2에 있어서는 -3V로, 실험 3에 있어서는 -2V로, 그리고 실험 4에 있어서는 -1V로, 순간적으로 Vgb를 변화시키고 그 순간부터 방치시간에 따라 변화하는 각각의 용량값을 기록한 것이다.
실험 1의 그래프를 보면, Vgb를 초기전압 +4V에서 -4V로 변화시킨 순간부터 용량값은 서서히 증가해 가고, 약 100초간 경과한 후 약 9pF로 일정한 값이 된다. 그 실험 1의 그래프에서 Vgb를 -4V로 변화시킨 순간의 용량값은 Vgb가 -4V의 정상상태에 있는 용량값에 대하여 약 18% 낮은 값을 나타내는 것을 알 수 있다. 실험 2, 실험3, 실험4에 있어서도 같은 식으로 Vgb를 초기전압에서 각각 -3V, -2V, -1V로 변화시킨 순간은 각각의 정상상태의 용량값보다 낮은 값, 즉, -3V에서는 정상상태의 약 17%, -2V에서는 약 14%, -1V에서는 약 7% 낮은 값을 나타내고, 그 후 각각의 용량값은 약 100초간에 걸쳐서 정상상태의 값이 된다.
그 실험에 의해, 상기 Cmin의 영역에 있어서 Vgb가 낮은 만큼(정상상태의 용량값이 낮은 값만큼) Vgb를 변화시킨 순간의 감소분은 크고, 그 후 정상상태로 되기까지의 시간은 Cmin의 전체영역에 있어서 약 100초간이라는 것을 알 수 있다. (또한 그 실험에 있어서 초기전압은 +4V이지만, 그 특성은 초기전압의 값에 상관없이 Cmin영역보다 플러스측의 임의의 전압값을 초기전압으로 하면 같은 식의 결과를 얻는 것이 확인되는 것이다.)
그 Cmin의 영역에 있어서 불안정한 특성을 갖는 종래의 축적형 MOS용량소자를 도 20의 외부용(MA) 및 보상용(MC)에 사용한 경우, 주파수가변특성은 상술한 바와 같이 급격한 MOS용량소자의 용량변화보다도 완만하기 때문에, 도 25의 Cmin불안정영역은 도 27에서 주파수가변영역인 같은 도면의 영역(203)까지 영향을 주고, 외부주파수가변특성 및 간접형 주파수온도보상특성이 시간이 흐름에 따라 불안정한 요인이 된다.
또한, 도 24의 직렬온도보상회로에 사용한 경우는, 상술한 바와 같이 온도용(MH)에 있는 상온부근의 부하용량의 불안정요인, 즉 상온주파수편차의 불안정요인이 되어 중요한 문제가 된다.
과제를 해결하기 위한 수단
상기 과제를 해결하기 위해서 청구항 1 기재의 발명은, 증폭기와, 외부주파수조정회로와, 압전소자(압전진동자)를 직렬로 접속한 구조의 압전발진기이고, 상기 외부주파수조정회로는 MOS용량소자를 이용한 전압에 의한 가변용량회로이고, 그 MOS용량소자의 대향전극에 전압값이 일정한 기준신호를 공급하고, 게이트전극에 상기 기준신호를 중심으로 하는 제어신호를 공급하는 구성을 구비하고, 상기 MOS용량소자가 제 1 도전형(導電型)의 Well영역에 형성된 상기 제 1 도전형과는 역으로 도전(導電)하는 형태의 제 2 도전형 채널트랜지스터(channel transistor)이고, 상기 제 2 도전형 채널트랜지스터의 소스 및 드레인영역에 형성된 제 2 도전형의 유도전극(extraction electrode)과 상기 제 1 도전형의 Well영역에 형성된 제 1 도전형 유도전극 사이에 바이어스전압을 부여하는 것을 특징으로 한다.
청구항 2 기재의 발명은, 증폭기와, 온도보상회로와, 압전소자를 직렬로 접속한 구조의 압전발진기이고, 상기 온도보상회로는 MOS용량소자를 이용한 전압에 의한 가변용량회로이고, 그 MOS용량소자의 대향전극에 전압값이 일정한 기준신호를 공급하고, 게이트전극에 상기 기준신호를 중심으로 하는 보상용제어신호를 공급하는 구성을 구비하고, 상기 MOS용량소자가 제 1 도전형(導電型)의 Well영역에 형성된 상기 제 1 도전형과는 역으로 도전(導電)하는 형태의 제 2 도전형 채널트랜지스터(channel transistor)이고, 상기 제 2 도전형 채널트랜지스터의 소스 및 드레인영역에 형성된 제 2 도전형의 유도전극(extraction electrode)과 상기 제 1 도전형의 Well영역에 형성된 제 1 도전형의 유도전극 사이에 바이어스전압을 부여하는 것을 특징으로 한다.
청구항 3 기재의 발명은, 증폭기와, 온도보상회로와, 압전소자를 직렬로 접속한 구조의 압전발진기이고, 상기 온도보상회로는 직렬로 접속한 2개의 MOS용량소자를 이용한 전압에 의한 가변용량회로이고, 제 1 MOS용량소자와 제 1 고정용량소자의 병렬회로와, 제 2 MOS용량소자와 제 2 고정용량소자의 직렬회로를 상기 제 1 MOS용량소자의 대향전극과, 상기 제 2 MOS용량소자의 게이트전극이 접속되도록 직렬접속한 구조이고, 상기 제 1 MOS용량소자의 대향전극과 상기 제 2 MOS용량소자의 게이트전극의 접속점에 전압값이 일정한 기준신호를 공급하고, 상기 제 1 MOS용량소자의 게이트전극에는 제 1 제어신호를 공급하고, 상기 제 2 MOS용량소자의 대향전극에 제 2 제어신호를 공급하는 구성을 구비하고, 상기 2개의 MOS용량소자가 모두 제 1 도전형(導電型)의 Well영역에 형성된 상기 제 1 도전형과는 역으로 도전(導電)하는 형태의 제 2 도전형 채널트랜지스터(channel transistor)이고, 상기 제 2 도전형 채널트랜지스터의 소스 및 드레인영역에 형성된 제 2 도전형의 유도전극(extraction electrode)과 상기 제 1 도전형의 Well영역에 형성된 제 1 도전형의 유도전극 사이에 바이어스전압을 부여하는 것을 특징으로 한다.
청구항 4 기재의 발명은, 증폭기와, 온도보상회로와, 압전소자를 직렬로 접속한 구조의 압전발진기이고, 상기 온도보상회로는 병렬로 접속한 제 1 및 제 2 MOS용량소자를 이용한 전압에 의한 가변용량회로이고, 상기 제 2 MOS용량소자와 고정용량소자의 직렬회로과, 상기 제 1 MOS용량소자를 상기 제 2 MOS용량소자의 게이트전극과, 상기 제 1 MOS용량소자의 대향전극이 접속되도록 병렬접속한 구조이고, 상기 제 2 MOS용량소자의 게이트전극과 상기 제 1 MOS용량소자의 대향전극의 접속점에 전압값이 일정한 기준신호를 공급하고, 상기 제 2 MOS용량소자의 대향전극에 제 2 제어신호를 공급하고, 상기 제 1 MOS용량소자의 게이트전극에 제 1 제어신호를 공급하는 구성을 구비하고 있고, 상기 2개의 MOS용량소자가 모두 제 1 도전형(導電型)의 Well영역에 형성된 상기 제 1 도전형과는 역으로 도전(導電)하는 형태의 제 2 도전형 채널트랜지스터(channel transistor)이고, 상기 제 2 도전형 채널트랜지스터의 소스 및 드레인영역에 형성된 제 2 도전형의 유도전극(extraction electrode)과, 상기 제 1 도전형의 Well영역에 형성된 제 1 도전형의 유도전극 사이에 바이어스전압을 부여하는 것을 특징으로 한다.
청구항 5 기재의 발명은, 청구항 1 내지 청구항 4의 어느 한 항에 기재된 압전발진기이고, 상기 각각의 MOS용량소자의 게이트전극과 대향전극의 접속방향을 모두 역으로 하는 것을 특징으로 한다.
청구항 6 기재의 발명은, 청구항 1 내지 청구항 5의 어느 한 항에 기재된 압전발진기이고, 상기 제 1 도전형이 N형이고, 상기 제 2 도전형이 P형인 것을 특징으로 한다.
청구항 7 기재의 발명은, 청구항 1 내지 청구항 5의 어느 한 항에 기재된 압전발진기이고, 상기 제 1 도전형이 P형이고, 상기 제 2 도전형이 N형인 것을 특징으로 한다.
발명의 효과
본 발명에 의하면, 상기 제 1 도전형 채널트랜지스터 혹은 제 2 도전형 채널트랜지스터로서 소스 및 드레인영역에 형성된 제 1 도전형 혹은 제 2 도전형의 유도전극과, 제 1 도전형의 Well영역에 설치된 제 1 도전형 유도전극 혹은 제 2 도전형의 Well영역에 설치된 제 2 도전형 유도전극 사이에 바이어스 전압을 주는 것에 의해 상기 MOS용량소자의 저용량값 범위에서 시간이 흐름에 따라 불안정한 성질은 개선된다.
그리고, 그 개선한 MOS용량소자를 상기 특허문헌 1에 개시된 바와 같은 온도보상회로, 또는 외부제어회로 등에 이용하는 것에 의해, 온도보상회로에 있어서는 시간이 흐름에 따라 상온주파수특성의 안정화, 또는 외부제어회로에 있어서는 넓은 인가전압범위에서 시간이 흐름에 따라 주파수제어특성이 안정화하는 것이 가능하다.
도 1은, Pch트랜지스터형 MOS용량소자의 구조도이다.
도 2는, Pch트랜지스터형 MOS용량소자의 용량특성을 나타낸 도면이다.
도 3은, Pch트랜지스터형 MOS용량소자의 전하의 모식도이다.
도 4는, Pch트랜지스터형 MOS용량소자의 전하의 모식도이다.
도 5는, Pch트랜지스터형 MOS용량소자의 전하의 모식도이다.
도 6은, Pch트랜지스터형 MOS용량소자의 전하의 모식도이다.
도 7은, Pch트랜지스터형 MOS용량소자의 전하의 모식도이다.
도 8은, Pch트랜지스터형 MOS용량소자의 전하의 모식도이다.
도 9는, MOS용량소자를 이용한 제 3 발진회로의 예를 나타낸 도면이다.
도 10은, Nch트랜지스터형 MOS용량소자의 구조도이다.
도 11은, Nch트랜지스터형 MOS용량소자의 용량특성을 나타낸 도면이다.
도 12는, 축적형 MOS용량소자의 구조도이다.
도 13은, 축적형 MOS용량소자의 용량특성 1을 나타낸 도면이다.
도 14는, 축적형 MOS용량소자의 전하의 모식도이다.
도 15는, 축적형 MOS용량소자의 전하의 모식도이다.
도 16은, 축적형 MOS용량소자의 전하의 모식도이다.
도 17은, 축적형 MOS용량소자의 전하의 모식도이다.
도 18은, 축적형 MOS용량소자의 전하의 모식도이다.
도 19는, 축적형 MOS용량소자의 전하의 모식도이다.
도 20은, MOS용량소자를 이용한 제 1 발진회로의 예를 나타낸 도면이다.
도 21은, MOS용량특성을 이용한 주파수가변특성 1을 나타낸 도면이다.
도 22는, 수정진동자(AT CUT)의 주파수온도특성을 나타낸 도면이다.
도 23은, MOS용량특성에서 3차관수곡선 부하용량특성을 얻는 구조를 나타낸 도면이다.
도 24는, MOS용량소자를 이용한 제 2 발진회로의 예를 나타낸 도면이다.
도 25는, 축적형 MOS용량소자의 용량특성 2를 나타낸 도면이다.
도 26은, Cmin용량값 방치실험을 나타낸 도면이다.
도 27은, MOS용량특성을 이용한 주파수가변특성 2를 나타낸 도면이다.
부호의 설명
C1, C2, C3 - 고정콘덴서
R1, R2, R3, R4, R5 - 고정저항소자
MC, MA, ML, MH - MOS용량소자
VL, VH, Vref, Varef - 제어신호
X - 수정진동자
도 1은, 본 발명에 이용하는 IC(Integrated Circuit) 내에 설치된 P채널(Pch)트랜지스터형 MOS용량소자의 구조도이다. 또한 도 1 ~ 도 9에 있어서는 제 1 도전형이 N형이고, 제 2 도전형이 P형이다.
도 1에 있어서, 제 2 도전형(P형) 실리콘기판(P-Sub, 1)은 접지되어 있고, 그 위에 제 2 도전형과는 역으로 도전하는 형태로 된 제 1 도전형의 Well영역(이하 N-Well층이라고 한다, 2)과 절연물로서 산화실리콘을 포함한 게이트산화막층(3)과, 폴리실리콘 등으로 이루어진 게이트전극층(4)이 형성되어 있고, 그 게이트전극층(4)에서 게이트(Gate)전극이 외부단자로 노출되어 있다. 그리고, N-Well층(2) 위의 게이트산화막층(3) 부근의 2개소에 억셉터(accepor)불순물농도가 높은 제 2 도전형(P형) 유도전극(5, MOS트랜지스터에 있는 드레인 및 소스영역)이 형성되고, 그 P형 유도전극(5) 주위의 N-Well층(2)의 계면(interface)에는 PN접합에 의해 이루어진 공핍층(6)이 형성된다. 또한, N-Well층(2) 위에는 도너(donor) 불순물농도가 높은 N+유도전극(7)이 형성되어 있고, 거기에서 대향전극(Back Gate)이 외부로 유도된다. 여기서, 상기 2개의 P형 유도전극(5)을 쇼트(short)한 접속점(8)을 마이너스측으로, 대향전극을 플러스측으로 하여 전원(9)에 의해 바이어스전압이 부여된다. 또한 접속점(8)은 접지된다.
도 2에, 그 Pch트랜지스터형 MOS용량소자의 대향전압에 대한 게이트전압 Vgb(상술한 바와 같이, 이하 Vgb라고 칭한다)와 대향전극과 게이트전극 사이에 발생하는 용량값 Cgb(상술한 바와 같이, 이하 Cgb라고 칭한다)와의 특성의 일례를 나타낸다. 그 특성곡선은 종래기술에서 설명한 축적형 MOS용량소자와 같은 식으로, 가로축의 Vgb가 플러스측일 때에는 Cgb가 높은 일정 값이었지만, Vgb가 감소하고 0V보다 낮아지면 Cgb는 급격히 감소하고, Vgb가 어느 값까지 감소하면 Cgb는 낮은 일정값으로 안정하는 것이다.
또한, 실제로 그 특성곡선은, 플랫밴드(flat band)전압 Vfb만큼 좌우로 이동하는 것이 상술한 바와 같다.
이하, Vgb를 도 2 (1)에서 (6)까지 순차적으로 감소시킬 때의 게이트전극층 (4)과 N-Well층(2)에 있는 상대적인 전하량의 변화를 정공 또는 전자수의 변화로서 모식적으로 나타낸 각 도면을 기초로 설명한다.
도 3은, Vgb가 플러스측의 도 2의 (1)부근의 값에 있고 Cgb가 높은 일정한 값으로 안정한 값의, 게이트전극층(4)과 N-Well층(2)의 상대적인 전하상태를 나타낸 모식도이다. 도 3의 게이트전극층(4) 내에는, Vgb가 플러스측에 있기 때문에 정공(11)이 축적된다. 그 정공(11)의 전계에 끌어당겨진 N-Well층(2)의 다수캐리어인 전자가 정공(11)의 총전하량과 같은 전하분량만큼 게이트산화막층(3)의 하면에 축적되고, 전자축적층(12)을 형성한다. 따라서, 게이트산화막층(3)의 두께에 반비례한 정전용량 Cgb가 발생한다. (상술한 바와 같이, 이하 그것을 게이트산화막용량이라고 칭한다)
다음으로, Vgb가 도 2의 (2)부근의 값까지 감소한 상태를 나타낸 것이 도 4이다. 그것은 게이트전극층(4)에 축적되어 있던 정공의 감소와 함께, 게이트산화막층(3)의 하면에 끌어당겨져 있던 전자축적층(12)도 감소한 상태이다. 그 도 2의 (1)에서 (2)까지의 값 Vgb에 의해 발생하는 Cgb는, 게이트산화막용량이고, 일정한 값이 된다.
도 5는, Vgb가 도 2의 (3)부근의 0V보다 약간 마이너스측의 값까지 감소한 상태를 나타낸다. 게이트전극층(4)에 축적되어 있던 정공(11, 도 4참조)은 전자(13) 대신, 그것에 수반하여 전자축적층(12)의 전자(도 4참조) 및 게이트산화막층(3) 하면인근의 N-Well층(2)이 갖는 자유전자는 N-Well층(2)의 깊은 층으로 방출된다. 따라서, 게이트산화막층(3)의 하면에는 도너이온(dornor ions)으로 이루어진 공핍층(14)이 형성된다. 그래서, Cgb는 게이트산화막층용량과 그 공핍층용량의 직렬합성용량값이 되어 감소한다.
또한 Vgb가 도 2의 (4)부근의 값까지 감소한 상태를 나타낸 것이 도 6이다. 이때, 게이트전극층(4)의 전자(13)의 증가에 따라 공핍층(14)은 그 폭을 넓히게 되고, Cgb의 값은 Vgb의 감소에 따라 그 공핍층폭의 증가에 의해 급격히 감소한다.
도 5, 도 6에 있어서, Vgb가 마이너스측으로 변화하는 것으로 게이트전극에는 전자(13)가 축적된 모식도로 되어 있는데, 접지된 P형 유도전극(5)에서 대향전극에 전원(9)으로 충분한 바이어스전압을 부여하는 것에 의해, Vgb가 낮아지는 것으로 게이트전위가 낮아져도 소위 스레시홀드(threshold)전압을 넘지않고, P형 유도전극(5)에서 게이트산화막층(3) 하면으로 정공이 유입하여 P채널을 형성하지 않는다.
더욱이, Vgb를 감소시키고, Vgb가 어느 값(상술한 바와 같이, 그 N-Well층(2)과 진성반도체 사이에 발생하는 고정전압의 2배가 공핍층(14)에 더해진 값) 이하가 되는 도 2의 (5)부근의 값으로 된 상태를 도 7에 나타낸다. 이때, 상술한 축적형과 같은 식으로 공핍층(14) 내에 있어서는, 열로 생성된 전자정공의 쌍에 의해 소수캐리어인 정공이 발생한다. 그 발생한 정공은 P형유도전극(5)에 흡수되고 GND로 방출된다. 따라서, 게이트산화막층(3) 하면에 역전층은 형성되지 않고 공핍층 폭은 증가한다. 그래서, Vgb가 도 2의 축적형에 있는 Cmin불안정영역 내로 순간적으로 변화하여도, 소수캐리어인 정공은 항상 열평형상태이기 때문에, Cgb는 같은 도면 실선부분의 값이 되고 변화하지 않는다.
그 후, Vgb를 다시 감소시켜 도 2의 (6)부근의 값이 된 상태를 도 8에 나타낸다. 그 경우도, 상술한 바와 같이 역전층은 형성되지 않고 공핍층 폭이 증가하기 때문에, 종래의 축적형에 있어서 보여진 Cmin영역에 있는 불안정성은 개선된다.
도 2에 있는 예에서는, 간단하기 때문에 플랫밴드전압 Vfb를 0V로 설명했는데, 상술한 축적형에서의 설명대로 미리 게이트전극에서 대향전극으로 N-Well층(2)과 진성반도체 사이에 발생한 고정전압만큼 바이어스를 인가하고, 특성곡선을 도 23의 (A)에 나타낸 바와 같이 오른쪽으로 이동시키는 것에 의해, 0V점에 있어서 거의 점대칭인 특성곡선을 얻는 것이 가능하다. 따라서, 그 Pch트랜지스터형 MOS용량소자를 상기 도 20의 외부용(MA) 및 보상용(MC)으로서 도입하면, 시간이 흐름에 따라 외부주파수가변특성 및 온도보상용특성을 실현한다. 또한, 도 24의 직렬온도보상회로에 도입하면 시간이 흐름에 따라 안정한 상온주파수특성을 실현한다.
또한, Pch트랜지스터형 MOS용량소자를 이용한 제 3 발진회로의 예를 도 9의 (A) 및 도 9의 (B)에 나타낸다.
그것은, 증폭기에 수정진동자(X)와 병렬온도보상회로와, 직류저지용 콘덴서(C1)를 직렬로 접속한 것이다.
같은 도면 (A)의 병렬온도보상회로는 제 1 MOS용량소자인 고온부보상용 MOS용량소자(MH, 상술한 바와 같이 고온용(MA)이라고 칭한다)와, 제 2 MOS용량소자인 저온부보상용 MOS용량소자(ML, 상술한 바와 같이 이하 저온용(ML)이라고 칭한다)와 고정용량소자인 직류저지 및 조정용 콘덴서(C2)의 직렬회로의 병렬접속으로 이루어진다.
또한, 상기 저온용(ML)의 대향전극과 콘덴서(C2)의 접속점에는 제 2 제어신호인 저온부 제어전압신호(VL)가 입력저항(R1)을 통해 공급되고, 상기 고온용(MH)의 게이트전극에는 입력저항(R2)을 통해 제 1 제어신호인 고온부 제어전압신호(VH)가 공급된다. 그리고, 그 저온용(ML)의 게이트전극과 고온용(MH)의 대향전극을 접속하고, 그 접속점에는 입력저항(R3)을 통해 기준신호(기준전압신호, Vref)가 공급된다.
그리고, 상기 저온부 제어전압신호(VL), 상기 고온부 제어전압신호(VH) 및 상기 기준신호(Vref)의 각 라인은 제어회로에 각각 접속되고, 그 제어회로는 서미스터 등에 의한 감온소자에 접속된다.
그 병렬온도보상회로의 동작에 대해서는, 본 출원인에 의해 이미 출원된 특허출원에 있어서 상세히 설명하고 있다. 또한, 주위온도에 대한 저온용(ML) 및 고온용(MH)의 용량값은 상기 직렬온도보상회로에서 설명한 내용과 같은 원리에 의해 각각 변화하고, 그 병렬합성용량값이 변화도 상기 직렬온도보상회로와 같은 식으로 각각 서로 보상온도범위에 있어서 간섭하지 않고, 상기 도 23의 (B)에 나타낸 바와 같은 임의의 부하용량곡선을 실현한다.
따라서, 그 제 3 발진회로의 예에 있어서도 상술한 직렬온도보상회로와 같은 식으로, 상기 Cmin불안정성이 개선된 상온주파수가 안정한 온도보상특성을 얻는 것이 가능하다.
또한, 도 2에 있는 MOS용량소자를 구성하는 반도체의 도전형을 역으로 하고 Nch트랜지스터형으로 한 MOS용량소자를 상기 제 1 발진회로의 예, 또는 제 2 발진 회로의 예, 또는 제 3 발진회로의 예에 도입하여도 상술한 바와 같이 효과를 기대할 수 있다.
도 9의 (B)는, 상기 도 9의 (A)에 나타낸 발진기의 변형 실시예이고, 도 9 (A)와 다른점은 발진회로의 제 1 MOS용량인 고온부보상용 MOS용량소자(MH)와 제 2 MOS용량소자인 저온부보상용 MOS용량소자(ML)의 게이트전극과 대향전극의 접속방향을 모두 역으로 한 것이다.
이와 같은 구성으로 하면서 동시에 제 1 및 제 2 제어신호를 공급하는 것에 의해, 도 9 (A)와 같은 식의 온도보상을 하는 것이 가능하다.
도 10에, IC 내에 설치된 Nch트랜지스터형 MOS용량소자의 구조도를 나타내고, 그 용량변화의 특성곡선을 도 11에 나타낸다. 또한, 도 10, 도 11에 있어서 제 1 도전형이 P형이고 제 2 도전형이 N형이다.
그 용량특성곡선 도 11은, 상기 Pch트랜지스터형 MOS용량소자의 특성과는 역의 증가경향을 나타내고, Vgb가 마이너스측일 때는 Cgb가 높은 일정값이던 것이, Vgb가 증가함에 따라 Cgb는 급격히 감소하고, Vgb가 어느 값까지 증가하면 Cgb는 낮은 일정값으로 안정하는 특성을 나타낸다.
또한 도 10은, 도 11의 Vgb가 (1)부근상태의 게이트전극층(24)과 P-Well층(22)에 있는 상대적인 전하량의 변화를 정공 또는 전자수의 변화로서 모식적으로 나타낸다.
도 10에 있어서, 제 2 도전형(N형) 실리콘기판(N-Sub, 21)에는 전압(Vdd)의 전원에 접속되고, 그 위에 제 1 도전형의 Well영역(이하 P-Well층이라고 한다, 22)과 절연물로서 산화실리콘을 포함한 게이트산화막층(23)과, 폴리실리콘 등으로 이루어진 게이트전극층(24)이 형성되고, 그 게이트전극층(24)에서 게이트(Gate)전극이 외부단자로 노출되어 있다. 그리고, P-Well층(22)의 게이트산화막층(23) 부근의 2개소에 도너불순물농도가 높은 제 2 도전형(N형) 유도전극(25, MOS트랜지스터에 있는 드레인 및 소스영역)이 형성되고, 그 N형 유도전극(25) 주위의 P-Well층(22)의 계면에는 PN접합에 의해 이루어진 공핍층(26)이 형성된다.
그리고, P-Well층(22) 위에는 억셉터불순물농도가 높은 P+유도전극(27)이 형성되고, 거기에서 대향(Back Gate)전극이 외부로 유도된다. 상기 2개의 N형유도전극(25)을 쇼트한 접속점(28)을 플러스측으로, 대향전극을 마이너스측으로 하고 전원(29)에 의해 바이어스전압이 부여된다.(상기, Pch트랜지스터형의 마이너스와는 역방향이다) 또한, 그 접속점(28)은 상기 전원에 접속된다.
또한, 도 10의 게이트전극층(24) 내에는 Vgb가 플러스측에 있기 때문에 정공(30)이 축적된다. 그 정공(30)의 전계에 의해, 게이트산화막(23) 하면인근의 P-Wepp층이 갖는 정공은 P-Well층의 깊은 층으로 방출되고, 억셉트이온으로 이루어진 공핍층(31)이 형성된다. 그리고 상술한 바와 같이, 그 공핍층(31) 내에 있어서 열로 생성된 전자정공의 쌍에 의해 발생한 소수캐리어인 전자가 발생하는데, N형 유도전극(25)에 흡수된 역전층을 형성하지 않고, 따라서 Cmin영역에 있는 불안정성은 개선된다.
또한, 상술한 Pch트랜지스터형과 같은 식으로, 대향전극에서 N형 유도전극(25)에는 전원(29)에 의해 충분한 바이어스전압을 부여하기 때문에 Vgb가 증가하는 것으로 게이트전위가 올라가더라도 소위 스레시홀드전압을 넘지 않고, N채널을 형성하지 않는다.
그리고, 그 11에 있어서 상술한 Pch트랜지스터형 MOS용량소자의 용량특성으로 설명한 내용과 같은 식으로, 미리 게이트전극에서 대향전극으로 N-Well층(22)과 진성반도체의 사이에 발생한 고정전압만큼 바이어스를 인가해 두는 것에 의해, 특성곡선을 오른쪽으로 이동하면 Vgb가 0V의 점에서 거의 점대칭인 특성곡선이 얻어지고, 상기 제 2 발진회로의 예, 또는 제 3 발진회로의 예에서 설명한 온도보상회로에도 이용하는 것이 가능하다.
또한, 이 발명은 수정진동자를 이용한 수정발진기에 한정되지 않고, 예를 들면 세라믹이나 랑가사이트(langasite)를 이용한 다른 압전소자(압전진동자)를 이용한 압전발진기에도 적용가능한 것은 말할 것도 없다.

Claims (9)

  1. 증폭기와, 외부주파수조정회로와, 압전소자를 직렬로 접속한 구조의 압전발진기에 있어서,
    상기 외부주파수조정회로는 MOS용량소자를 이용한 전압에 의한 가변용량회로이고,
    상기 MOS용량소자는 제1 도전형(導電型)의 웰(well) 영역에 형성된 제2도전형 채널트랜지스터(channel transistor)이고,
    상기 제1 도전형의 웰(well) 영역에 형성된 소스영역과, 상기 제1 도전형의 웰(well) 영역에 형성된 드레인 영역과, 상기 제1 도전형의 웰(well) 영역에 형성된 제1 도전형의 유도전극(extraction electrode)과, 상기 소스영역 및 상기 드레인 영역 각각에 형성된 두 개의 제2 도전형 유도전극과, 상기 제1 도전형 유도전극에 접속된 대향전극과, 게이트 전극을 구비하며,
    상기 대향전극에 전압값이 일정한 기준신호를 공급하고 상기 게이트 전극에 제어신호를 공급하고, 상기 두 개의 제2 도전형 유도전극이 서로 접속되고 상기 제1 도전형의 유도전극과 상기 제2 도전형 유도전극의 사이에 바이어스 전압을 공급한 구성을 가지며,
    상기 제1 도전형은 N형 또는 P형 중의 하나이고, 제2 도전형은 상기 N형 또는 P형의 중의 나머지 하나인 것을 특징으로 하는 압전발진기.
  2. 증폭기와, 온도보상회로와, 압전소자를 직렬로 접속한 구조의 압전발진기에 있어서,
    상기 온도보상회로는, MOS용량소자를 이용한 전압에 의한 가변용량회로이고,
    상기 MOS용량소자는 제1 도전형(導電型)의 웰(well) 영역에 형성된 제2도전형 채널트랜지스터(channel transistor)이고,
    상기 제1 도전형의 웰(well) 영역에 형성된 소스영역과, 상기 제1 도전형의 웰(well) 영역에 형성된 드레인 영역과, 상기 제1 도전형의 웰(well) 영역에 형성된 제1 도전형의 유도전극(extraction electrode)과, 상기 소스영역 및 상기 드레인 영역 각각에 형성된 두 개의 제2 도전형 유도전극과, 상기 제1 도전형 유도전극에 접속된 대향전극과, 게이트 전극을 구비하며,
    상기 대향전극에 전압값이 일정한 기준신호를 공급하고 상기 게이트 전극에 제어신호를 공급하고, 상기 두 개의 제2 도전형 유도전극이 서로 접속되고 상기 제1 도전형의 유도전극과 상기 제2 도전형 유도전극의 사이에 바이어스 전압을 공급한 구성을 가지며,
    상기 제1 도전형은 N형 또는 P형 중의 하나이고, 제2 도전형은 상기 N형 또는 P형의 중의 나머지 하나인 것을 특징으로 하는 압전발진기.
  3. 증폭기와, 온도보상회로와, 압전소자를 직렬로 접속한 구조의 압전발진기에 있어서,
    상기 온도보상회로는, 직렬로 접속한 제1 MOS용량소자 및 제2 MOS용량소자를 이용한 전압에 의한 가변용량회로이고,
    상기 제1 MOS용량소자와, 상기 제2 MOS용량소자는 제2 도전형의 웰(well) 영역에 형성된 제2 도전형 채널 트랜지스터이고,
    상기 제1 도전형의 웰(well) 영역에 형성된 소스영역과, 상기 제2 도전형의 웰(well) 영역에 형성된 드레인영역과, 상기 제1 도전형의 웰(well) 영역에 형성된 제1 도전형의 유도전극과, 상기 소스영역 및 상기 드레인영역에 각각 형성된 두 개의 제2 도전형 유도전극과, 상기 제1 도전형의 유도전극에 접속된 대향전극과, 게이트 전극을 구비하는 것으로,
    상기 제1 MOS 용량소자와 제1 고정용량소자와의 병렬회로와, 상기 제2 MOS 용량소자와 제2의 고정용량소자의 직렬회로를, 상기 제1 MOS 용량소자의 대향전극과, 상기 제2 MOS 용량소자의 게이트 전극이 접속하는 것과 같이 직렬접속한 구성과,
    상기 제1 MOS 용량소자와의 대향전극과 상기 제2 MOS 용량소자의 게이트 전극과의 접속점에 전압값이 일정한 기준신호를 제공하고,
    상기 제1 MOS 용량소자의 게이트 전극에 제1 제어신호를 공급하고 상기 제2 MOS 용량소자의 대향전극에 제2 제어신호를 공급하고,
    상기 두 개의 제2 도전형 유도전극을 서로 접속하고 상기 제1 도전형 유도전극과 상기 제2 도전형 유도전극의 사이에 바이어스 전압을 공급한 구성을 구비하며, 상기 제1 도전형은 N형 또는 P형 중의 하나이고, 제2 도전형은 상기 N형 또는 P형의 중의 나머지 하나인 것을 특징으로 하는 압전발진기.
  4. 증폭기와, 온도보상회로와, 압전소자를 직렬로 접속한 구조의 압전발진기에 있어서,
    상기 온도보상회로는, 병렬로 접속한 제1 MOS용량소자 및 제2 MOS용량소자를 이용한 전압에 의한 가변용량회로이고,
    상기 제1 MOS용량소자와, 상기 제2 MOS용량소자는 제2 도전형의 웰(well) 영역에 형성된 제2 도전형 채널 트랜지스터이고,
    상기 제1 도전형의 웰(well) 영역에 형성된 소스영역과, 상기 제2 도전형의 웰(well) 영역에 형성된 드레인영역과, 상기 제1 도전형의 웰(well) 영역에 형성된 제1 도전형의 유도전극과, 상기 소스영역 및 상기 드레인영역에 각각 형성된 두 개의 제2 도전형 유도전극과, 상기 제1 도전형의 유도전극에 접속된 대향전극과, 게이트 전극을 구비하는 것으로,
    상기 제2 MOS 용량소자와 고정용량소자와의 직렬회로와, 상기 제1 MOS 용량소자를, 상기 제2 MOS 용량소자의 게이트 전극과, 상기 제1 MOS 용량소자의 대향전극이 접속하는 것과 같이 병렬접속한 구성과,
    상기 제2 MOS 용량소자와의 게이트전극과 상기 제1 MOS 용량소자의 대향전극과의 접속점에 전압값이 일정한 기준신호를 제공하고,
    상기 제2 MOS 용량소자의 대향전극에 제2 제어신호를 공급하고 상기 제1 MOS 용량소자의 게이트전극에 제1 제어신호를 공급하고,
    상기 두 개의 제2 도전형 유도전극을 서로 접속하고 상기 제1 도전형 유도전극과 상기 제2 도전형 유도전극의 사이에 바이어스 전압을 공급한 구성을 구비하며, 상기 제1 도전형은 N형 또는 P형 중의 하나이고, 제2 도전형은 상기 N형 또는 P형의 중의 나머지 하나인 것을 특징으로 하는 압전발진기.
  5. 제 1 항 내지 제 4항의 어느 한 항에 있어서, 상기 각각의 MOS용량소자의 게이트전극과 대향전극의 접속방향을 모두 역으로 하는 것을 특징으로 하는 압전발진기.
  6. 제 1 항 내지 제 4항의 어느 한 항에 있어서, 상기 제 1 도전형이 N형이고, 상기 제 2 도전형이 P형인 것을 특징으로 하는 압전발진기.
  7. 제 1 항 내지 제 4항의 어느 한 항에 있어서, 상기 제 1 도전형이 P형이고, 상기 제 2 도전형이 N형인 것을 특징으로 하는 압전발진기.
  8. 제 5 항에 있어서, 상기 제 1 도전형이 N형이고, 상기 제 2 도전형이 P형인 것을 특징으로 하는 압전발진기.
  9. 제 5 한 항에 있어서, 상기 제 1 도전형이 P형이고, 상기 제 2 도전형이 N형인 것을 특징으로 하는 압전발진기.
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