JP2003282724A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003282724A JP2003282724A JP2002088329A JP2002088329A JP2003282724A JP 2003282724 A JP2003282724 A JP 2003282724A JP 2002088329 A JP2002088329 A JP 2002088329A JP 2002088329 A JP2002088329 A JP 2002088329A JP 2003282724 A JP2003282724 A JP 2003282724A
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Abstract
(57)【要約】
【課題】 携帯機器等に使用される水晶発振回路等の半
導体装置（可変容量素子）における容量比を自由に大き
くすることで、周波数の可変範囲を広くする。 【解決手段】 本発明の半導体装置は、ＭＯＳ型トラン
ジスタ構造で、ゲート電極１３とソース・ドレイン（拡
散層１４）間の容量をバリキャップとして用いるものに
おいて、前記ゲート電極１３下のチャネル領域１５に形
成された不純物層が濃度勾配を有するように形成されて
いることを特徴とするものである。
導体装置（可変容量素子）における容量比を自由に大き
くすることで、周波数の可変範囲を広くする。 【解決手段】 本発明の半導体装置は、ＭＯＳ型トラン
ジスタ構造で、ゲート電極１３とソース・ドレイン（拡
散層１４）間の容量をバリキャップとして用いるものに
おいて、前記ゲート電極１３下のチャネル領域１５に形
成された不純物層が濃度勾配を有するように形成されて
いることを特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、更に言えば、携帯機器等に使用される電圧制御水晶
発振回路における周波数の可変範囲を広げる技術に関す
る。
し、更に言えば、携帯機器等に使用される電圧制御水晶
発振回路における周波数の可変範囲を広げる技術に関す
る。
【０００２】
【従来の技術】以下、従来の半導体装置について図面を
参照しながら説明する。
参照しながら説明する。
【０００３】図８は従来の半導体装置の一例として、水
晶発振回路を示す構成回路図である。
晶発振回路を示す構成回路図である。
【０００４】例えば、携帯機器等に使用される電圧制御
水晶発振回路（ＶＣＸＯ：VoltageControlled Xtal Osc
illator）型水晶発振回路５１は、図８に示すように外
部に接続される水晶発振子５２を接続するための外部接
続端子５３及び５４を有する。また、ＣＭＯＳインバー
タ５５を有し、当該ＣＭＯＳインバータ５５は、その入
力側端子５６と出力側端子５７との間に接続されたバイ
アス抵抗Ｒａと一体で増幅回路を構成する。
水晶発振回路（ＶＣＸＯ：VoltageControlled Xtal Osc
illator）型水晶発振回路５１は、図８に示すように外
部に接続される水晶発振子５２を接続するための外部接
続端子５３及び５４を有する。また、ＣＭＯＳインバー
タ５５を有し、当該ＣＭＯＳインバータ５５は、その入
力側端子５６と出力側端子５７との間に接続されたバイ
アス抵抗Ｒａと一体で増幅回路を構成する。
【０００５】また、外部接続端子５４には容量Ｃａが接
続され、外部接続端子５３には容量Ｃｂを介して可変容
量素子（ＰＮ接合ダイオード）５８、抵抗Ｒｃが接続さ
れ、当該抵抗Ｒｃの他端がＶｃ端子である。
続され、外部接続端子５３には容量Ｃｂを介して可変容
量素子（ＰＮ接合ダイオード）５８、抵抗Ｒｃが接続さ
れ、当該抵抗Ｒｃの他端がＶｃ端子である。
【０００６】尚、このような水晶発振回路５１は、例え
ば内部回路に所望のクロック信号を供給するクロック信
号発生回路等に用いられ、図示した説明は省略するが、
当該水晶発振回路５１の出力を矩形波に整形する複数段
のインバータを介して所望の周波数のクロック信号を出
力可能にする。
ば内部回路に所望のクロック信号を供給するクロック信
号発生回路等に用いられ、図示した説明は省略するが、
当該水晶発振回路５１の出力を矩形波に整形する複数段
のインバータを介して所望の周波数のクロック信号を出
力可能にする。
【０００７】
【発明が解決しようとする課題】上記ＶＣＸＯ型水晶発
振回路５１において、その可変容量素子５８としてバラ
クタダイオード（ＰＮ接合）が用いられる場合が多い。
振回路５１において、その可変容量素子５８としてバラ
クタダイオード（ＰＮ接合）が用いられる場合が多い。
【０００８】現在、上記ＰＮ接合ダイオードに印加する
逆方向電圧を制御することで容量を変化させ、例えば２
７ＭＨｚの水晶発振回路の場合において、水晶の発振周
波数を±１００ｐｐｍ〜２００ｐｐｍ程度変化させてい
る。
逆方向電圧を制御することで容量を変化させ、例えば２
７ＭＨｚの水晶発振回路の場合において、水晶の発振周
波数を±１００ｐｐｍ〜２００ｐｐｍ程度変化させてい
る。
【０００９】ここで、上記バラクタダイオードは、０〜
５Ｖの範囲で容量比（変化比）が２〜３倍である。尚、
濃度プロファイルを工夫しても５倍程度しか得られず、
周波数の可変範囲が狭かった。
５Ｖの範囲で容量比（変化比）が２〜３倍である。尚、
濃度プロファイルを工夫しても５倍程度しか得られず、
周波数の可変範囲が狭かった。
【００１０】また、低電圧化すると更に容量比が小さく
なるため、低電圧化し難い。更に、空乏層容量が小さい
ため、パターン面積が大きくなる。また、交流振幅が大
きい場合にあって、コントロール電圧が小さいと、順方
向電流が流れる等の問題がある。
なるため、低電圧化し難い。更に、空乏層容量が小さい
ため、パターン面積が大きくなる。また、交流振幅が大
きい場合にあって、コントロール電圧が小さいと、順方
向電流が流れる等の問題がある。
【００１１】
【課題を解決するための手段】そこで、上記課題に鑑み
本発明の半導体装置は、ＭＯＳ型トランジスタ構造で、
ゲート電極とソース・ドレイン間の容量をバリキャップ
として用いるものにおいて、前記ゲート電極下のチャネ
ル領域に形成された不純物層が濃度勾配を有するように
形成されていることを特徴とするものである。
本発明の半導体装置は、ＭＯＳ型トランジスタ構造で、
ゲート電極とソース・ドレイン間の容量をバリキャップ
として用いるものにおいて、前記ゲート電極下のチャネ
ル領域に形成された不純物層が濃度勾配を有するように
形成されていることを特徴とするものである。
【００１２】また、前記ゲート電極下のチャネル領域に
形成された不純物層が、当該ゲート電極の中央部で最も
不純物濃度が高くなるように形成されていることを特徴
とするものである。
形成された不純物層が、当該ゲート電極の中央部で最も
不純物濃度が高くなるように形成されていることを特徴
とするものである。
【００１３】更に、前記ゲート電極下のチャネル領域に
形成された不純物層が、当該ゲート電極の中央部で最も
不純物濃度が高く、ソース・ドレイン付近で不純物濃度
が最も低くなるように形成されていることを特徴とする
ものである。
形成された不純物層が、当該ゲート電極の中央部で最も
不純物濃度が高く、ソース・ドレイン付近で不純物濃度
が最も低くなるように形成されていることを特徴とする
ものである。
【００１４】
【発明の実施の形態】以下、本発明の半導体装置に係る
一実施形態について図面を参照しながら説明する。
一実施形態について図面を参照しながら説明する。
【００１５】図１において、水晶発振回路１は外部に接
続される水晶発振子２を接続するための外部接続端子３
及び４を有する。また、ＣＭＯＳインバータ５を有し、
当該ＣＭＯＳインバータ５は、その入力側端子６と出力
側端子７との間に接続されたバイアス抵抗Ｒａと一体で
増幅回路を構成する。
続される水晶発振子２を接続するための外部接続端子３
及び４を有する。また、ＣＭＯＳインバータ５を有し、
当該ＣＭＯＳインバータ５は、その入力側端子６と出力
側端子７との間に接続されたバイアス抵抗Ｒａと一体で
増幅回路を構成する。
【００１６】また、外部接続端子４には容量Ｃａが接続
され、外部接続端子３には容量Ｃｂを介して可変容量素
子８、抵抗Ｒｃが接続され、当該抵抗Ｒｃの他端がＶｃ
端子である。
され、外部接続端子３には容量Ｃｂを介して可変容量素
子８、抵抗Ｒｃが接続され、当該抵抗Ｒｃの他端がＶｃ
端子である。
【００１７】尚、このような水晶発振回路１は、例えば
内部回路に所望のクロック信号を供給するクロック信号
発生回路等に用いられ、図示した説明は省略するが、当
該水晶発振回路１の出力を矩形波に整形する複数段のイ
ンバータを介して所望の周波数のクロック信号を出力可
能にする。
内部回路に所望のクロック信号を供給するクロック信号
発生回路等に用いられ、図示した説明は省略するが、当
該水晶発振回路１の出力を矩形波に整形する複数段のイ
ンバータを介して所望の周波数のクロック信号を出力可
能にする。
【００１８】本発明では、先ず、従来の可変容量素子５
８として用いられていたバラクタダイオードに変えて、
ＭＯＳ型トランジスタ構造を採用し、ゲート電極とソー
ス・ドレイン間の容量をバリキャップとして使用する。
このとき、ゲート電圧が、しきい値電圧以下ではオーバ
ーラップ容量のみとなり、またゲート電極が、しきい値
電圧以上ではチャネルがソース・ドレインと導通し、ゲ
ート面積分のゲート酸化膜容量に相当する大容量が得ら
れる。そのため、従来構成に比して大きな容量比を自由
に得ることができる。
８として用いられていたバラクタダイオードに変えて、
ＭＯＳ型トランジスタ構造を採用し、ゲート電極とソー
ス・ドレイン間の容量をバリキャップとして使用する。
このとき、ゲート電圧が、しきい値電圧以下ではオーバ
ーラップ容量のみとなり、またゲート電極が、しきい値
電圧以上ではチャネルがソース・ドレインと導通し、ゲ
ート面積分のゲート酸化膜容量に相当する大容量が得ら
れる。そのため、従来構成に比して大きな容量比を自由
に得ることができる。
【００１９】しかし、上記したようなチャネル濃度が一
定で、しきい値電圧が一つである構成を採用した場合に
おいて、図３に点線で示すように容量変化が、しきい値
電圧（Ｖｔ）付近で急峻に変化してしまい、容量の電圧
制御がし難いという問題が発生する。
定で、しきい値電圧が一つである構成を採用した場合に
おいて、図３に点線で示すように容量変化が、しきい値
電圧（Ｖｔ）付近で急峻に変化してしまい、容量の電圧
制御がし難いという問題が発生する。
【００２０】そこで、本発明の半導体装置（可変容量素
子）の特徴は、上記ＭＯＳ型トランジスタ構造のゲート
電極とソース・ドレイン間の容量をバリキャップとして
使用するものであって、ゲート電極下のチャネル領域の
不純物濃度に勾配を持たせたことである。
子）の特徴は、上記ＭＯＳ型トランジスタ構造のゲート
電極とソース・ドレイン間の容量をバリキャップとして
使用するものであって、ゲート電極下のチャネル領域の
不純物濃度に勾配を持たせたことである。
【００２１】図２において、１１は例えばＰ型の半導体
基板で、当該基板１１上に酸化膜等の絶縁物１２を介し
てポリシリコン膜や高融点金属シリサイド膜から成るゲ
ート電極１３が形成され、当該ゲート電極１３に隣接す
るように基板表面にＮ型不純物拡散層（ソース・ドレイ
ン）１４が形成されている。そして、ゲート電極下のチ
ャネル領域１５のＰ型不純物濃度に勾配を持たせてい
る。
基板で、当該基板１１上に酸化膜等の絶縁物１２を介し
てポリシリコン膜や高融点金属シリサイド膜から成るゲ
ート電極１３が形成され、当該ゲート電極１３に隣接す
るように基板表面にＮ型不純物拡散層（ソース・ドレイ
ン）１４が形成されている。そして、ゲート電極下のチ
ャネル領域１５のＰ型不純物濃度に勾配を持たせてい
る。
【００２２】即ち、基板１１（絶縁物１２）上に図示し
ないフォトレジスト膜を形成し、当該フォトレジスト膜
に形成した開口部（図中のＣ領域に対応）を介して当該
Ｃ領域のみに、不純物をイオン注入し、その後の高温熱
処理工程によって不純物を拡散させ、濃度に勾配（グラ
デーション）を持たせることができる。
ないフォトレジスト膜を形成し、当該フォトレジスト膜
に形成した開口部（図中のＣ領域に対応）を介して当該
Ｃ領域のみに、不純物をイオン注入し、その後の高温熱
処理工程によって不純物を拡散させ、濃度に勾配（グラ
デーション）を持たせることができる。
【００２３】尚、本実施形態では、例えばボロンイオン
をおよそ８０ＫｅＶの加速電圧で、およそ１×１０15／
ｃｍ2の注入量でイオン注入し、その後、およそ１１５
０℃で４時間熱処理を施すことで濃度勾配を持たせてい
る。図２に示すＣ領域が最も不純物濃度が濃く、続いて
当該Ｃ領域と隣り合うＢ領域の不純物濃度が濃く、当該
Ｂ領域と隣り合い、Ｎ型拡散層１４に接するＡ領域の不
純物濃度が最も低くなっている。尚、前述したように不
純物層に濃度勾配を持たせるための熱処理工程は、半導
体装置の製造工程で通常行われているＮ型ウエルやＰ型
ウエル形成用の熱処理工程と同時に行うことで、徒に製
造工程数が増大することはない。
をおよそ８０ＫｅＶの加速電圧で、およそ１×１０15／
ｃｍ2の注入量でイオン注入し、その後、およそ１１５
０℃で４時間熱処理を施すことで濃度勾配を持たせてい
る。図２に示すＣ領域が最も不純物濃度が濃く、続いて
当該Ｃ領域と隣り合うＢ領域の不純物濃度が濃く、当該
Ｂ領域と隣り合い、Ｎ型拡散層１４に接するＡ領域の不
純物濃度が最も低くなっている。尚、前述したように不
純物層に濃度勾配を持たせるための熱処理工程は、半導
体装置の製造工程で通常行われているＮ型ウエルやＰ型
ウエル形成用の熱処理工程と同時に行うことで、徒に製
造工程数が増大することはない。
【００２４】このように本発明では、チャネル濃度が勾
配を持ち、複数のしきい値電圧が存在する構成を採用す
ることで、Ｎ型拡散層１４に近い側から反転層がゲート
電圧と共に徐々に形成されるため、従来のように容量変
化がしきい値電圧付近で急峻に変化することなく、緩や
かな容量変化が得られる。
配を持ち、複数のしきい値電圧が存在する構成を採用す
ることで、Ｎ型拡散層１４に近い側から反転層がゲート
電圧と共に徐々に形成されるため、従来のように容量変
化がしきい値電圧付近で急峻に変化することなく、緩や
かな容量変化が得られる。
【００２５】図３の実線は、上記構成を採用したＭＯＳ
型バリキャップにおけるシミュレーション結果を示して
おり、上述したように緩やかに容量変化することが証明
された。
型バリキャップにおけるシミュレーション結果を示して
おり、上述したように緩やかに容量変化することが証明
された。
【００２６】以下、本発明の他の実施形態について図面
を参照しながら説明する。
を参照しながら説明する。
【００２７】先ず、図４（ａ）は本発明の第２の実施形
態の半導体装置（可変容量素子）を示す平面図である。
態の半導体装置（可変容量素子）を示す平面図である。
【００２８】図４（ａ）に示すように、第２の実施形態
の特徴は、ゲート電極２３下に形成する不純物拡散層２
４の幅（つまり、ゲート幅）が多段階に構成されている
ことである。当該第２の実施形態ではゲート電極下の拡
散層２４の形状を工夫することで、複数のしきい値電圧
を持ったＭＯＳ型トランジスタ構造を実現していること
である。
の特徴は、ゲート電極２３下に形成する不純物拡散層２
４の幅（つまり、ゲート幅）が多段階に構成されている
ことである。当該第２の実施形態ではゲート電極下の拡
散層２４の形状を工夫することで、複数のしきい値電圧
を持ったＭＯＳ型トランジスタ構造を実現していること
である。
【００２９】即ち、図４（ａ）に示すようにゲート電極
２３の中心部で当該拡散層２４の幅サイズが最も狭く、
ゲート電極２３の両端部で拡散層２４の幅サイズが最も
広くなるように構成している。２５は活性領域を示して
いる。
２３の中心部で当該拡散層２４の幅サイズが最も狭く、
ゲート電極２３の両端部で拡散層２４の幅サイズが最も
広くなるように構成している。２５は活性領域を示して
いる。
【００３０】これにより、本実施形態では、図４（ｂ）
に示すように、しきい値電圧の狭チャネル効果により、
チャネル中央に向け、徐々にしきい値電圧が高くなるこ
とを利用している。
に示すように、しきい値電圧の狭チャネル効果により、
チャネル中央に向け、徐々にしきい値電圧が高くなるこ
とを利用している。
【００３１】尚、図４（ｃ）に示すようにゲート電極２
３Ａに対して拡散層２４Ａの幅サイズが紙面左側（もし
くは紙面右側）から狭くなるように多段階に構成される
ものであっても構わない。２５Ａは活性領域を示してい
る。
３Ａに対して拡散層２４Ａの幅サイズが紙面左側（もし
くは紙面右側）から狭くなるように多段階に構成される
ものであっても構わない。２５Ａは活性領域を示してい
る。
【００３２】また、図５は本発明の第３の実施形態の半
導体装置（可変容量素子）を示す平面図である。
導体装置（可変容量素子）を示す平面図である。
【００３３】図５に示すように、第３の実施形態の特徴
は、複数の異なるしきい値電圧を有するＭＯＳ型トラン
ジスタ（Ａ），（Ｂ），（Ｃ）を複数個備えて成る可変
容量素子を構成したことである。
は、複数の異なるしきい値電圧を有するＭＯＳ型トラン
ジスタ（Ａ），（Ｂ），（Ｃ）を複数個備えて成る可変
容量素子を構成したことである。
【００３４】即ち、図５に示すようにゲート電極３３と
ソース（Ｓ）・ドレイン（Ｄ）領域３４から成るＭＯＳ
型トランジスタ（Ａ），（Ｂ），（Ｃ）を構成してい
る。尚、前記ＭＯＳ型トランジスタ（Ａ）のゲート幅
（ＧＷ）は最も広く、前記ＭＯＳ型トランジスタ（Ｃ）
のゲート幅は最も狭く、前記ＭＯＳ型トランジスタ
（Ｂ）のゲート幅はその中間である。３５は活性領域を
示している。
ソース（Ｓ）・ドレイン（Ｄ）領域３４から成るＭＯＳ
型トランジスタ（Ａ），（Ｂ），（Ｃ）を構成してい
る。尚、前記ＭＯＳ型トランジスタ（Ａ）のゲート幅
（ＧＷ）は最も広く、前記ＭＯＳ型トランジスタ（Ｃ）
のゲート幅は最も狭く、前記ＭＯＳ型トランジスタ
（Ｂ）のゲート幅はその中間である。３５は活性領域を
示している。
【００３５】このように異なるしきい値電圧を持ったＭ
ＯＳトランジスタを構成することで、第２の実施形態と
同様のバリキャップ特性を有する可変容量素子を実現で
きる。
ＯＳトランジスタを構成することで、第２の実施形態と
同様のバリキャップ特性を有する可変容量素子を実現で
きる。
【００３６】更に、図６（ａ）は本発明の第４の実施形
態の半導体装置（可変容量素子）を示す平面図で、図６
（ｂ）は図６（ａ）中のＡ−Ａ線断面図である。
態の半導体装置（可変容量素子）を示す平面図で、図６
（ｂ）は図６（ａ）中のＡ−Ａ線断面図である。
【００３７】図６（ａ）、（ｂ）に示すように、第４の
実施形態の特徴は、チャネル領域上に構成するゲート電
極４３が細分化されている（ゲート長サイズが均一でな
い）ことである。当該第４の実施形態ではゲート電極４
３を細分化構成することで、複数のしきい値電圧を持っ
たＭＯＳ型トランジスタ構造を実現していることであ
る。
実施形態の特徴は、チャネル領域上に構成するゲート電
極４３が細分化されている（ゲート長サイズが均一でな
い）ことである。当該第４の実施形態ではゲート電極４
３を細分化構成することで、複数のしきい値電圧を持っ
たＭＯＳ型トランジスタ構造を実現していることであ
る。
【００３８】即ち、図６（ａ）、（ｂ）に示すようにゲ
ート電極４３の中心部が最もゲート長（ＧＬ）サイズが
長く、ゲート電極４３の端部に向かうに従ってゲート長
サイズが短くなるように構成している。４４は不純物拡
散層で、４５は活性領域を示している。
ート電極４３の中心部が最もゲート長（ＧＬ）サイズが
長く、ゲート電極４３の端部に向かうに従ってゲート長
サイズが短くなるように構成している。４４は不純物拡
散層で、４５は活性領域を示している。
【００３９】これにより、本実施形態では、図６（ｃ）
に示すように、しきい値電圧の短チャネル効果により、
チャネル中央に向け、徐々にしきい値電圧が高くなるこ
とを利用している。
に示すように、しきい値電圧の短チャネル効果により、
チャネル中央に向け、徐々にしきい値電圧が高くなるこ
とを利用している。
【００４０】尚、第５の実施形態として、図７に示すよ
うに、例えばチャネル領域上に構成する、細分化された
ゲート電極４３Ａのゲート長サイズが均一ではなく、図
６（ａ），（ｂ）に示す実施形態とは逆に、その中央部
に配置されるゲート長が最も狭くなるように構成するも
のであっても構わない。４４Ａは不純物拡散層で、４５
Ａは活性領域を示している。
うに、例えばチャネル領域上に構成する、細分化された
ゲート電極４３Ａのゲート長サイズが均一ではなく、図
６（ａ），（ｂ）に示す実施形態とは逆に、その中央部
に配置されるゲート長が最も狭くなるように構成するも
のであっても構わない。４４Ａは不純物拡散層で、４５
Ａは活性領域を示している。
【００４１】尚、第１、第２、第３、第４及び第５の実
施形態の説明では、本発明をＮチャネルＭＯＳ型トラン
ジスタ構造に適用した一例を紹介してが、ＰチャネルＭ
ＯＳ型トランジスタ構造に適用するものであっても同等
の効果が得られる。
施形態の説明では、本発明をＮチャネルＭＯＳ型トラン
ジスタ構造に適用した一例を紹介してが、ＰチャネルＭ
ＯＳ型トランジスタ構造に適用するものであっても同等
の効果が得られる。
【００４２】更に、本実施形態では、水晶発振回路に限
らず、セラミック発振回路、ＬＣ発振回路等の他の発振
回路等に適用可能なものである。
らず、セラミック発振回路、ＬＣ発振回路等の他の発振
回路等に適用可能なものである。
【００４３】
【発明の効果】本発明の半導体装置によれば、ＭＯＳ型
トランジスタ構造で、ゲート電極とソース・ドレイン間
の容量をバリキャップとして用いて、前記ゲート電極下
のチャネル領域に形成された不純物層が濃度勾配を有す
るように形成することで、携帯機器等に使用される水晶
発振回路等の半導体装置（可変容量素子）における容量
比を自由に大きくすることで、周波数の可変範囲を広く
するができる。
トランジスタ構造で、ゲート電極とソース・ドレイン間
の容量をバリキャップとして用いて、前記ゲート電極下
のチャネル領域に形成された不純物層が濃度勾配を有す
るように形成することで、携帯機器等に使用される水晶
発振回路等の半導体装置（可変容量素子）における容量
比を自由に大きくすることで、周波数の可変範囲を広く
するができる。
【００４４】また、低電圧化しても大きな容量比が得ら
れる。また、得たい容量をパターン面積で制御できる。
れる。また、得たい容量をパターン面積で制御できる。
【００４５】更には、ダイオードのように順方向電流が
流れないといった利点がある。
流れないといった利点がある。
【図１】本発明が適用された水晶発振回路を示す構成回
路図である。
路図である。
【図２】本発明の第１の実施形態の可変容量素子を示す
図である。
図である。
【図３】本発明に係る電圧変化に対する容量値の変化に
関する特性図である。
関する特性図である。
【図４】本発明の第２の実施形態の可変容量素子を示す
図である。
図である。
【図５】本発明の第３の実施形態の可変容量素子を示す
図である。
図である。
【図６】本発明の第４の実施形態の可変容量素子を示す
図である。
図である。
【図７】本発明の第５の実施形態の可変容量素子を示す
図である。
図である。
【図８】従来の水晶発振回路を示す構成回路図である。
１ 水晶発振回路
２ 水晶振動子
５ ＣＭＯＳインバータ
８ 可変容量素子
１１ 半導体装置
１３ ゲート電極
１４ 拡散層
１５ チャネル領域
Claims (3)
- 【請求項１】 ＭＯＳ型トランジスタ構造で、ゲート電
極とソース・ドレイン間の容量をバリキャップとして用
いる半導体装置において、 前記ゲート電極下のチャネル領域に形成された不純物層
が濃度勾配を有するように形成されていることを特徴と
する半導体装置。 - 【請求項２】 前記ゲート電極下のチャネル領域に形成
された不純物層が、当該ゲート電極の中央部で最も不純
物濃度が高くなるように形成されていることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート電極下のチャネル領域に形成
された不純物層が、当該ゲート電極の中央部で最も不純
物濃度が高く、ソース・ドレイン付近で不純物濃度が最
も低くなるように形成されていることを特徴とする請求
項１または請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002088329A JP2003282724A (ja) | 2002-03-27 | 2002-03-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|---|---|---|
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-
2002
- 2002-03-27 JP JP2002088329A patent/JP2003282724A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7675377B2 (en) | 2005-12-15 | 2010-03-09 | Asahi Kasei Emd Corporation | Voltage controlled oscillator |
| CN102420569A (zh) * | 2011-11-23 | 2012-04-18 | 苏州麦格芯微电子有限公司 | 一种线性电压控制晶体振荡器 |
| JP2022527051A (ja) * | 2019-03-28 | 2022-05-30 | ウルフスピード インコーポレイテッド | トランジスタ内負荷変調 |
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