JPS5951141B2 - 選局装置 - Google Patents

Description

【発明の詳細な説明】 本発明はテレビジョン受像機等において同調回路を構成
する容量素子を複数個並列に接続すると共に該容量素子
の夫々に関して設けたスイッチング素子にディジタル制
御信号を供給して前記同調容量素子の切換えを行ない同
調回路全体の容量値を変化させることにより選局を行な
うようにしたディジタル選局装置に関するものである。

第１図はテレビジョン受像機において使用するチューナ
１の一般的なブロック図で示しており、２は入力同調回
路、３は段間同調回路、４は局部発振回路、５は前記段
間同調回路３からの高周波受信信号と局部発振回路４か
らの局部発振信号とのスーパーヘテロダインにより中間
周波信号を端子６に出力する混合回路である。

ここで選局を行なう場合には入力同調回路２、段間同調
回路３、局部発振回路４の各同調周波数を変化せしめる
必要があるが、この方法として可変容量ダイオードを同
調素子として用い、該可変容量ダイオードの逆バイアス
を端子７に与えられる制御信号で変化させることにより
同調周波数を変化させる周知の方法に代つて、固定の容
量値をもつ容量素子を複数個並列に接続し、この容量素
子をスイッチングｌダイオードにディジタル制御信号を
加えることによりディジタル的に切換々て同調回路全体
の容量値を変化させ、それによつて同調周波数を可変す
る方法が既に堤案されている。第２図は、このようなデ
ィジタル選局装置を実ｉ現するための具体的な同調回路
を示しており、該回路は第１図の入力同調回路２、段間
同調回路３、局部発振回路４の各々に設けられているこ
とはいうまで゛もない。

第２図で゛はインダクタンスコイルＬに並列に容量素子
Ｃｌ，ｃ２，・・・・・・Ｃｎ−１，Ｃｎとスイツチン
グダイオードＤｌ，Ｄ２，・・・・・・，Ｄｎｌ，Ｄｎ
からなる直列回路が複数組接続されており、スイツチン
グダイオードＤｌ，Ｄ２，・・・・・・，Ｄｎ−１，Ｄ
ｎに抵抗Ｒｌ，Ｒ２，・・・・・・，Ｒｎ−１，Ｒｎを
通して選局記憶兼切換え信号供給回路８からのデイジタ
ル制御信号を加えるようになつている。ところで゛、こ
のような同調回路を使つて多くのチヤンネルを選局でき
るようにするためには、容量素子の数が必然的に増える
のでＩＣ化したいところであるが、実際には斯種回路を
ＩＣ化して広帯域にわたり一定の特性を得ることが困難
であることや、その他の問題もあつてＩＣとして構成す
ることは容易でない。本発明はＩＣ構成等を特別に工夫
することにより前記回路をＩＣとして構成できるように
したものである。

以下、図面に従つて本発明を詳述する。

第３図は第２図の回路をＩＣ化した場合の回路図であり
、ここでは容量素子Ｃｌ，ｃ２，・・・・・・Ｃｎ及び
スイツチング素子としての絶縁ゲート型トランジスタＴ
ｌ，Ｔ２，・・・・・・ Ｔｎ及び抵抗Ｒｌ，ｒ２，・
・・・・・，ｍ及びＲｌ，Ｒ２，・・・・・・，Ｒｎは
ＩＣで構成される。

尚、Ｃｓｌ，ｃｓ２，・・・・・・，Ｃｓｎは後述する
ようにＩＣ内で生じる不所望な容量を示している。第４
図は抵抗Ｒｌ，ｒ２，・・・・・・，ｍをも絶縁ゲート
型トランジスタで構成した点が第２図と異なるだけであ
つて他は同じである。以下の説明においては、第１の容
量素子Ｃ１に．関してのみ述べ、他の容量素子について
は、特に必要ある場合を除き説明を省略する。

さてＩＣとして構成される容量素子Ｃ１とトランジスタ
Ｔ１の直列回路が例えば２００ＭＨｚ〜１ＧＨｚの如き
広帯域の周波数において使用できるためには．トランジ
スタＴ１の導通時抵抗ＲＯｎと容量素子Ｃ１の容量値Ｃ
との積Ｃ．ＲＯｎがＣ．ＲＯｎ《１／２πｆを満足しな
ければならない。

そこで本発明ではＲＯｎをできる限り小さくするためＩ
Ｃの構造を特別に工夫した。尚、ＲＯｎは一般にで表わ
すことができ、ここでεは誘電率、εＯは真空中の誘電
率、μは伝導度、ｄはゲートとチヤンネル間の絶縁体（
ゲートインシユレータ）の厚み、１．Ｘは第５図に示す
ようにそれぞれトランジスタの長さと幅である。

上式において、ＲＯｎを小さくするため理論上考えられ
るフアクタ一はいろいろあるが、本発明者が検討した結
果、上記フアクタ一のうち実際に手当できるのはｌぐら
いであり、他は適当でないことが分つた、例えば、ｄを
小さくすることはゲート．インシユレータの破壊に繋が
り、適当でなく、またｘを小さくすることはソース．ド
レイン間の耐圧を低下することになり、トランジスタＴ
１のオフ時に寄生容量ＣＳｌを小さくするという他の要
請（これについては後述する）と逆行するので、これま
た適当でない。そこで、１を大きくする方策を苦慮した
結果、ＩＣの構造を容量素子Ｃ１部分の両側にそれぞれ
一対のトランジスタを設けるようにすることによりｌを
少くとも２倍にできるようにした。このため、本発明に
おいて構成される容量素子Ｃ１とそのスイツチングトラ
ンジスタＴ１の関係は第６図の如く１つの固定の容量素
子Ｃ１を挟んで２個のスイツチングトランジスタＴｌｌ
，Ｔｌｌ″が存在することになる。第６図中、９は一導
電型半導体基板（例えばＰ型シリコン半導体基板であり
、以下「Ｐ型半導体基板」という）で、その比抵抗は２
０〜５００ｃｍである。

容量素子Ｃ１は前記Ｐ型半導体基板９の一面に設けた逆
導電型領域（例えば、ｎ領域であり、以下「ｎ領域」と
いう）と該ｎ領域１０上に施した絶縁物層１１と該絶縁
物層１１を挟んで前記ｎ領域１０から離間して形成され
一定の直流電圧Ｖｃが印加される電極１２とで構成し、
一方前記のように構成される容量素子Ｃ１の両側に前記
Ｐ型半導体基板９を共用して絶縁ゲート型トランジスタ
Ｔｌｌ，Ｔｌｌ″〔このＴｌｌ，Ｔｌｌ゛が共に第３図
及び゛第４図のＴ１を構成する｝を形成している。１３
，１４は前記トランジスタＴｌｌ，Ｔｌｌ″のゲート電
極で、これらはポリシリコン又はモリブデン、タングス
テン、クロム、タンタル、チタン等のリブラグトリメタ
ル（耐熱金属）から作られている。

１５，１７はトランジスタＴｌｌ，Ｔｌｌ″のソース、
１６，１８はドレインであり、これらは容量素子Ｃ１の
一方の電極１０と同様、Ｐ型半導体基板９に形成された
高濃度不純物のｎ領域からなつている。

１９は容量素子Ｃ，の他方の電極１２に一定の直流電圧
を与えるための導体でアルミニウムを蒸着して形成した
ものである。

トランジスタＴ，，，Ｔ，，’のソース１５，１７をア
ースに導くための導体２０，２１も同様のアルミニウム
材料から作成されている。前記Ｐ型半導体基板９の他面
には金をアロイさせた物質層２２を設け、これをアース
に接続するようにしている。次に、このような構造のＩ
Ｃを製造する方法を第７図〜第１０図に従い簡単に説明
しておくと、まず第７図に示すように寄生のＭＯＳトラ
ンジスタが形成されるのを予め防止するための二酸化シ
リコン（ＳｉＯ，）層２３，２４をＰ型半導体基板９の
フイールドに沿つて施し、次いで前記Ｐ型半導体基板（
該基板は負イオン濃度が著しく高い）にボロン（体積密
度２×１０”’Ｃｍ−゜）をイオン注人して０．３μの
深さにわたつてチヤンネル２５，２６を形成し、且つ中
央部にリンをリン化シリケートグラスで拡散して高濃度
のｎ領域１０をｌμの．深さに形成する。

尚、このｎ領域の抵抗は単位面積当り２０Ωである。次
に第８図の如く、０．１μの厚みを有するよう絶縁物層
１１，１１，１１を設けると共に０．３μの厚みでポリ
シリコン材料により容量素子電極１２及びゲート電極１
３，１４をそれぞれ形成し、続いて第９図に示すように
トランジスタの各ソース１５，１７及びドレイン１６，
１８を作成する。これらのソース及びドレインは高濃度
のｎ領域であり、その作成は上述した容量素子Ｃ，の一
方の電極を司るｎ領域１０と同様の方法で作成される。
次いで、第１０図のように前述した絶縁体層１１と同様
の材料からなる絶縁体層１１′を施こす。

続いて周知の方法によりアルミニウム１９，２０，２１
を蒸着すると共に、基板９の他面に金をアロイして第６
図に示すＩＣを得る。以上の通りスイツチング素子とし
ての絶縁ゲート型トランジスタの長さを可及的に大きく
したのでトランジスタ導通時の抵抗ＲＯｎが小さくなり
、従つて広帯域にわたつて使用でき、デイジタル選局装
置のＩＣによる実現が可能となつた。

次にＩＣ化に際して対処すべき第２の問題点は、容量素
子を構成するｎ領域とＰ型半導体基板との間に生じる不
所望な接合容量をいかにするかの問題である。

この寄生容量は第３図、第４図においてＣｓ，，ｃｓ２
，・・・・・・，Ｃｓｎで表わされ、トランジスタが導
通している状態では、その両者が短絡された形となつて
何ら影響を与えないが、トランジスタがオフのときに影
響する。

即ち、Ｃ，が適当な値であつて、Ｃ，》Ｃｓ，であると
、トランジスタＴ，がオフのときのＣｌ，ＣＳＩの合成
容量Ｃが、となつて、ＣＳＩが大きく影響することにな
る。

本来、トランジスタＴ１がオフのときはＣ，とＣｓ，の
合成容量は零であることが必要であり、これが一定の容
量をもつて影響する場合には、同調回路において、この
容量を無視しえず、そのためＣ，，Ｃ。，・・・・・・
， Ｃｎの固定容量の変化範囲を大きくとれず選局装置
として不向きになる。それは、例えばトランジスタＴ。
がオンして他のトランジスタがオフのときはＣＳ２はト
ランジスタＴ２の導通によりシヤントされて同調回路の
容量として何ら作用しないが、オフのトランジスタＴｌ
，Ｔｎに対応するＣｓ，，Ｃｓｎが上述のように一定の
値をもつて影響するので作動しているＣ。の同調回路全
体における効き方は、そのＣｓ，，Ｃｓｎの分だけ小さ
くなるからである。従つて前記容量Ｃｓ，等は可及的に
零にするこが必要である。

このため本発明では前記Ｃｓ，等を生じるＰＮ接合間に
比較的大きな逆バイアスを与えて前記Ｃｓ，等を無視し
うる程小さくしている。具体的には前記ＩＣ内において
容量素子を構成する逆導電型領域１０に前記寄生容量を
小さくする方向の比較的大きな直流電圧を加えるように
している。前記容量はＰＮ接合容量であるから逆バイア
スを大きくすればその容量は小さくなるからである。こ
の逆バイアス電圧はトランジスタＴ１がオフのとき、抵
抗ｒ又は〆を通して与えられる。尚、前記Ｃｓ，Ｃｓ。
，・・・・・・，Ｃｓｎのほかにも寄生容ノ量としては
トランジスタのゲートとドレイン間容量も僅か影響する
場合があるが、これは自己整合構造のトランジスタ（例
えばポリシリコンゲートトランジスタ）とすることによ
り解決される。以上により、デイジタル選局装置として
のＩＣ化が可能で且つ特性のよいものが得られることと
なつたが、更に本発明を実施するに際し、次のような点
も考慮すると一層好適な選局装置を実現することができ
る。一般に同調回路にあつては容量素子の微小容量変化
△Ｃに対して微小周波数変化△ｆを生じる。

デイジタル選局装置では周波数は段階的にしか調整でき
ないから放送チヤンネルの正規の周波数ＦＯに対し、Ｆ
Ｏ＋△ＦＯなる如く△ＦＯのずれが残る。そこで回路動
作上決る最大許容ずれ△ＦＯｍａｘに対し最小必要容量
変化△ＣＯｍｉｎが決まる。従つてｎ個の容量素子群の
最小単位は少くとも△ＣＯｍｉｎより小さい値にしなけ
ればならない。

この値を△ＣＯとして、のようにｎ個の容量素子の値を
選択すると、この容量素子群の容量は△ＣＯきざみで△
ＣＯ〜（１＋２＋４＋・・・・・・＋２ｎ−り△ＣＯま
での全ての容量を実現できる。

例えば、これを途中まで示せば次のうになつて△Ｃきざ
みで順次全ての容量値が実現で゛きることが明瞭に分る
で゛あろう。尚、ここで゛０内は左の容量値を得るのに
動作させるべき容量素子の組合せを示している。このよ
うにＣｌ，ｃ２・・・・・・，Ｃｎについては一定の比
をもつように選定すると選択できる容量値が好適に多数
得られるが、ここで問題となるのはＩＣ化においてはそ
の製造上このような関係を容量素子に精度よくもたせる
ことが困難である。

例えば容量Ｃは一般に で表わされるから、Ｃの値を２倍にしたい場合には理論
上ε、１．Ｗ．ｄを適当に変えればよいが、εを変える
ことは別のＩＣ材料を使うことになつて不都合であり、
またｄを変えていくことも困難である。

そこで一般にはＣを変える場合に、ｗを変えることが行
なわれるが、この方法を本装置に適用することは適当で
ない（但し、後述する誤差△Ｗの生じる光での焼きつけ
工法とは別の精度よい方法があれば、この限りでないが
）。それは第５図において容量素子の幅ｗはエツチング
に先立つ光での焼き付け工程でどうしても誤差△Ｗがで
き、この誤差が（Ｃ１）， （Ｃ２）・・・・・・につ
いて同じ量で生じるので、となつて、ＣｎとＣｎ−１の
比が一定でなくなり、上述の要件を充足できなくなるか
らである。

しかしながら、この問題はＷを一定としてｌを変えてい
くようにすることによつて解決できることを見出した。
このようにすると、 となつて、上述の要件を充足できる。

かくして、本発明を好適に実施する場合のＩＣパターン
は第１１図の平面図に示すようになる。

尚、ここでは、Ｃｌ，Ｃ２Ｃ３の３個の容量素子までし
か示してないが、同じような割合で長さの変わる所定数
の容量素子が順次図面右側に形成されていくことは理解
されるべきである。この第１１図において、斜線部分１
３，１４、１３′， １４′、１３”， １４”はそれ
ぞれ第１、第２、第３の容量素子Ｃ，，Ｃ。，Ｃ。の両
側に形成された一対のスイツチング用のトランジスタの
ゲート電極を示しており、これらは通路２７，２８、２
７′， ２８′、２７”，２８”を通してスイツチング
制御信号入力端子Ａ，，Ａ。，Ａ。に結合される。次に
網状に斜線を施して示した部分のうち、１９，１９′，
１９”は容量素子Ｃ，Ｃ。Ｃ３の通電用アルミニウム
導体を表わしており、これらの導体は各通路２９，２９
’，２９”を通して、互いに結合され且つ一定の直流電
圧（Ｖｃ）供給路３０に合体される。他の網状斜線部分
２０，２１，２１’， ２１”は前記各トランジスタの
ソース電極に通じるアルミニウム導体であり、これらは
アース電圧供給路３１に共通に結合される。尚、互いに
隣接するトランジスタ、即ちＣ，に関する右側のトラン
ジスタとＣ。に関する左側のトランジスタ、及びＣ。に
関する右側のトランジスタＣ，に関する左側のトランジ
スタのソースは簡易化のため互いに共用されており、従
つてアルミニウム導体２１，２１′もこれら隣接するト
ランジスタの共用となつている。次に、第６図から分る
ようにトランジスタＴ，，，Ｔ，，’のドレイン及び容
量素子Ｃ，の一方の電極は互いに連続したｎ領域１６，
１８，１０で形成されているので、これらの通電は一つ
の通路３２でまかなわれる。

この通路３２は例えばＰ型半導体基板９に設けられたト
ランジスタＴ，，のドレイン用ｎ領域を延長したもので
あり、その途中には抵抗を構成する他のトランジスタＲ
，’が周知の方法で形成されている。３４は前記抵抗用
トランジスタＲ，’のドレインと比較的高い直流電圧Ｅ
の供給路３３とを結ぶアルミニウム導体を示し、同様に
３５は通路３６を介して抵抗用トランジスタＲ，’のゲ
ートを前記供給路３３に連結するアルミニウム導体を示
している。

同じような構成は容量素子Ｃ３，Ｃ２に関しても採られ
ていることは図示の通りである。尚、先において本発明
の特徴の１つとし容量素子を構成する逆導電型領域（実
施例ではｎ領域）と半導体基板との間に生じる接合容量
を小さくする方向の比較的大きな直流電圧を加えるべき
ことを説明したが、この電圧は供給路３３から抵抗用ト
ランジスタＲ，’，Ｒ。′，Ｒ，’及び通路３２，３２
′，３２”を通して各容量素子Ｃ，，Ｃ。，Ｃ。の１つ
の電極を形成するｎ領域に加えられるようになつており
、その電圧Ｅは約２４Ｖぐらいである。以上説明した通
り、本発明によれば固定の容量値をもつ容量素子を複数
個並列に接続すると共に、この容量素子をデイジタル制
御信号により選択的に作動させて前記容量素子の切換え
を行なうようにした選局装置のＩＣ化が実現できるとい
う大きな効果があり、従つて固定の容量素子を多数設け
ることができるので選局の精度を上げることも可能であ
る。

【図面の簡単な説明】

第１図は選局装置を構成するチユーナのプロツク回路図
である。 第２図はデイジタル選局装置に使用する同調回路及びそ
の駆動回路を示す回路図である。第３図、第４図は本発
明に従い要部をＩＣ化した同調回路の回路図である。第
５図は本発明を説明するための図面である。第６図は本
発明を実施した選局装置のＩＣ構造を１つの容量素子と
、そのスイツチング用トランジスタについて示す構造図
であり、第７図乃至第１０図はそれを作成する方法を説
明するための図面である。第１１図は本発明を好適に実
施した選局装置のＩＣ構造を３つの容量素子と、その周
辺構造について示すＩＣパターンの平面図である。Ｃ，
，Ｃ。

Claims (1)

1. 【特許請求の範囲】 １ 固定の容量値をもつ容量素子を複数個並列に接続す
   ると共にこの容量素子の１つずつに対応してスイッチン
   グ素子を配し、前記スイッチング素子をディジタル制御
   信号により選択的に作動させて前記容量素子の切換えを
   行ない同調回路の容量値を変化させるようにした選局装
   置において、前記容量素子を一導電型半導体基板の一面
   に形成した逆導電型の領域と該逆導電型領域上に設けた
   絶縁物層と該絶縁物層を挾んで前記逆導電型領域から離
   間して形成される電極とで構成し、一方前記一導電型半
   導体基板を共用して絶縁ゲート型トランジスタを前記容
   量素子の両側にそれぞれ形成し、且つ前記容量素子を構
   成する逆導電型領域と前記絶縁ゲート型トランジスタの
   ドレイン領域となる逆導電型領域とを一体として構成す
   ると共に前記トランジスタのゲート電極を互いに結合し
   て前記両側のトランジスタを前記１つの固定容量素子の
   スイッチング素子としたことを特徴とする選局装置。 ２ 前記各容量素子を構成する逆導電型領域には、該逆
   導電型領域と一導電型半導体基板との間に生じる接合容
   量を小さくする方向の比較的大きな直流電圧が印加され
   ていることを特徴とする特許請求の範囲第１項記載の選
   局装置。