JPS5951142B2 - デイジタルキヤパシタ - Google Patents
デイジタルキヤパシタInfo
- Publication number
- JPS5951142B2 JPS5951142B2 JP52126570A JP12657077A JPS5951142B2 JP S5951142 B2 JPS5951142 B2 JP S5951142B2 JP 52126570 A JP52126570 A JP 52126570A JP 12657077 A JP12657077 A JP 12657077A JP S5951142 B2 JPS5951142 B2 JP S5951142B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- region
- capacitive
- capacitance
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
【発明の詳細な説明】
本発明は固定の容量値をもつ容量素子を複数個並列に設
けると共にこの容量素子の１つずつに対応してスイッチ
ング素子を配し前記スイッチング素子をディジタル制御
信号により選択的に作動させて前記容量素子の切換えを
行ない全体の容量値をディジタル的に変えるようにした
ディジタルキャパシタに関するものである。
けると共にこの容量素子の１つずつに対応してスイッチ
ング素子を配し前記スイッチング素子をディジタル制御
信号により選択的に作動させて前記容量素子の切換えを
行ない全体の容量値をディジタル的に変えるようにした
ディジタルキャパシタに関するものである。
このようなディジタルキャパシタは放送受信機の選局装
置はもちろんのこと、ＬＣ発振器やＣＲ発振器に用いて
それらの周波数をディジタル的に変化させたり、水晶発
振器の周波数を微調したりすることができ、更にディジ
タル容量値を電圧値に変換するディジタル・アナログ変
換器にも使用することができるものである。
置はもちろんのこと、ＬＣ発振器やＣＲ発振器に用いて
それらの周波数をディジタル的に変化させたり、水晶発
振器の周波数を微調したりすることができ、更にディジ
タル容量値を電圧値に変換するディジタル・アナログ変
換器にも使用することができるものである。
第１図はディジタルキャパシタを選局装置の同調回路に
使用した場合の具体的回路を示しており、ここではイン
ダクタンスコイルＬに並列に容量素子Ｃｌ、Ｃ２、・・
・・・・、ＣｎとスイッチングトランジスタＴｌ、Ｔ。
使用した場合の具体的回路を示しており、ここではイン
ダクタンスコイルＬに並列に容量素子Ｃｌ、Ｃ２、・・
・・・・、ＣｎとスイッチングトランジスタＴｌ、Ｔ。
、・・・・・・、Ｔｎからなるディジタルキャパシタ１
が接続されており、スイツチングトラ・ンジスタＴ、、
Ｔ。、・・・・・・、Ｔｎに抵抗Ｒ、、Ｒ。、・・・・
・・、Ｒｎを通して選局記憶兼切換え信号供給回路２か
らのディジタル制御信号を加えるようになつている。と
ころで、このようなディジタルキャパシタをフ使つて多
くのチャンネルを選局できるようにするためには容量素
子の数が必然的に増えるのでＩＣ化したいところである
。
が接続されており、スイツチングトラ・ンジスタＴ、、
Ｔ。、・・・・・・、Ｔｎに抵抗Ｒ、、Ｒ。、・・・・
・・、Ｒｎを通して選局記憶兼切換え信号供給回路２か
らのディジタル制御信号を加えるようになつている。と
ころで、このようなディジタルキャパシタをフ使つて多
くのチャンネルを選局できるようにするためには容量素
子の数が必然的に増えるのでＩＣ化したいところである
。
本発明は斯る点に鑑み、ＩＣ化をはかると共に分解能の
高いディジタルキャパシタを提案するも５のである。
高いディジタルキャパシタを提案するも５のである。
第２図はディジタルキャパシタをＩＣ化した１つの例を
１つの容量素子Ｃｌと、そのスイツチング素子としての
トランジスタＴｌｌ，Ｔｌｌ″についてのみ示している
。
１つの容量素子Ｃｌと、そのスイツチング素子としての
トランジスタＴｌｌ，Ｔｌｌ″についてのみ示している
。
図中、９は一導電型半導体基板（例えばＰ型シリコン半
導体基板であり、以下「Ｐ型半導体基板」という）で、
その比抵抗は２０〜５００ｃｍである。容量素子Ｃ１は
前記Ｐ型半導体基板９の一面に設けた逆導電型領域１０
（例えば、ｎ領域であり、以下「ｎ領域」という）と該
ｎ領域１０上に施した絶縁物層１１を挟んで前記ｎ領域
１０から離間して形成される電極１２とで構成し、一方
前記のように構成される容量素子Ｃ１の両側に前記Ｐ型
半導体基板９を共用して絶縁ゲート型トランジスタＴｌ
ｌ，Ｔｌｌ″を形成している。１３，１４は前記トラン
ジスタＴｌｌ，Ｔｌｌ″のゲート電極で、これらはポリ
シリコン又はモリブデン、クロム、タンタル、チタン等
のリブラグトリメタル（耐熱金属）から作られている。
導体基板であり、以下「Ｐ型半導体基板」という）で、
その比抵抗は２０〜５００ｃｍである。容量素子Ｃ１は
前記Ｐ型半導体基板９の一面に設けた逆導電型領域１０
（例えば、ｎ領域であり、以下「ｎ領域」という）と該
ｎ領域１０上に施した絶縁物層１１を挟んで前記ｎ領域
１０から離間して形成される電極１２とで構成し、一方
前記のように構成される容量素子Ｃ１の両側に前記Ｐ型
半導体基板９を共用して絶縁ゲート型トランジスタＴｌ
ｌ，Ｔｌｌ″を形成している。１３，１４は前記トラン
ジスタＴｌｌ，Ｔｌｌ″のゲート電極で、これらはポリ
シリコン又はモリブデン、クロム、タンタル、チタン等
のリブラグトリメタル（耐熱金属）から作られている。
１５，１７はトランジスタＴｌｌ，Ｔｌｌ″のソース、
１６，１８はドレインであり、これらは容量素子Ｃ１の
一方の電極用ｎ領域１０と同様、Ｐ型半導体基板９に形
成された高濃度不純物のｎ領域からなつている。
１６，１８はドレインであり、これらは容量素子Ｃ１の
一方の電極用ｎ領域１０と同様、Ｐ型半導体基板９に形
成された高濃度不純物のｎ領域からなつている。
１９は容量素子Ｃ１の他方の電極１２に一定の直流電圧
を与えるための導体でアルミニウムを蒸着して形成した
ものである。
を与えるための導体でアルミニウムを蒸着して形成した
ものである。
トランジスタＴｌｌ，Ｔｌｌ″のソース１５，１７をア
ースに導くための導体２０，２１も同様のアルミニウム
材料から作成されている。前記Ｐ型半導体基板９の他面
には金をアロイさせた物質層２２を設け、これをアース
に接続する。尚、ＩＣ化する場合には、この第２図のＩ
Ｃ構造とは別に第３図、第４図のようにすることも可能
である。
ースに導くための導体２０，２１も同様のアルミニウム
材料から作成されている。前記Ｐ型半導体基板９の他面
には金をアロイさせた物質層２２を設け、これをアース
に接続する。尚、ＩＣ化する場合には、この第２図のＩ
Ｃ構造とは別に第３図、第４図のようにすることも可能
である。
第３図では、Ｐ型半導体基板９に寄生トランジスタ防止
用の酸化膜層４１，４２，４３を形成すると共にリンを
不純物としてドープしたポリシリコン層４４，４５，４
６を形成し、このドープしたポリシリコン層からリンを
Ｐ型半導体基板９に拡散しが領域を形成する。続いて、
前記Ｐ型半導体基板９の露出表面及び前記ポリシリコン
層４４，４５，４６表面上に０．１μの厚さの絶縁膜４
７を形成し、アルミニウム蒸着により電極４８，４９を
形成して絶縁ゲート型トランジスタＴｌｌ，Ｔｌｌ″を
作成すると同時に電極５０を形成してコンデンサＣ１を
作る。電極５１，５２は絶縁ゲート型トランジスタＴｌ
ｌ，Ｔｌｌ″のソース取り出し電極である。次に第４図
では、単結晶サフアイア基板５３上にＰ型シリコンを０
．４μの厚さにエピタキヤル成長させてＰ型シリコン層
５４〜５８を形成し、その上にリンを拡散させて高濃度
ｎ＋領域５４，５６，５８を形成すると共に、シリコン
層に０．１μ厚の絶縁膜５９を形成し、続いてアルミニ
ウムを蒸着して絶縁ゲート型トランジスタＴｌｌ，Ｔｌ
／のゲート電極６０，６１を形成し、同様に電極６２を
作ることによつてコンデンサＣ１を形成したものである
。尚、電極６３，６４は絶縁ゲート型トランジスタＴｌ
ｌ，Ｔｌｌ″のソースの取り出し電極である。以上のよ
うな種々のＩＣ構造でデイジタルキヤパシタ１をＩＣ化
することができる。
用の酸化膜層４１，４２，４３を形成すると共にリンを
不純物としてドープしたポリシリコン層４４，４５，４
６を形成し、このドープしたポリシリコン層からリンを
Ｐ型半導体基板９に拡散しが領域を形成する。続いて、
前記Ｐ型半導体基板９の露出表面及び前記ポリシリコン
層４４，４５，４６表面上に０．１μの厚さの絶縁膜４
７を形成し、アルミニウム蒸着により電極４８，４９を
形成して絶縁ゲート型トランジスタＴｌｌ，Ｔｌｌ″を
作成すると同時に電極５０を形成してコンデンサＣ１を
作る。電極５１，５２は絶縁ゲート型トランジスタＴｌ
ｌ，Ｔｌｌ″のソース取り出し電極である。次に第４図
では、単結晶サフアイア基板５３上にＰ型シリコンを０
．４μの厚さにエピタキヤル成長させてＰ型シリコン層
５４〜５８を形成し、その上にリンを拡散させて高濃度
ｎ＋領域５４，５６，５８を形成すると共に、シリコン
層に０．１μ厚の絶縁膜５９を形成し、続いてアルミニ
ウムを蒸着して絶縁ゲート型トランジスタＴｌｌ，Ｔｌ
／のゲート電極６０，６１を形成し、同様に電極６２を
作ることによつてコンデンサＣ１を形成したものである
。尚、電極６３，６４は絶縁ゲート型トランジスタＴｌ
ｌ，Ｔｌｌ″のソースの取り出し電極である。以上のよ
うな種々のＩＣ構造でデイジタルキヤパシタ１をＩＣ化
することができる。
ところで洞調回路にあつては容量素子の微小容量変化△
Ｃに対して微小周波数変化△ｆを生じる。
Ｃに対して微小周波数変化△ｆを生じる。
デイジタルキヤパシタを使つた同調回路では周波数は段
階的にしか調整できないから同調すべき正規の周波数Ｆ
。
階的にしか調整できないから同調すべき正規の周波数Ｆ
。
に対し、ＦＯ＋△ＦＯなる如く△ＦＯのずれが残る。そ
こで回路動作上決る最大許容ずれ△ＦＯｍａｘに対し最
小必要容量変化△ＣＯｍｉｎが決まる。従つてｎ個の容
量素群の最小単位は少くとも△ＣＯｍｉｎより小さい値
にしなければならない。本発明はこの値を△ＣＯとして
、このようにｎ個の容量素子の値を選択することを１つ
の特徴とする。
こで回路動作上決る最大許容ずれ△ＦＯｍａｘに対し最
小必要容量変化△ＣＯｍｉｎが決まる。従つてｎ個の容
量素群の最小単位は少くとも△ＣＯｍｉｎより小さい値
にしなければならない。本発明はこの値を△ＣＯとして
、このようにｎ個の容量素子の値を選択することを１つ
の特徴とする。
このようにすると容量素子群の容量は△ＣＯきざみで△
ＣＯ〜（１＋２＋４＋・・・・・・＋２１−り△ＣＯま
での全ての容量値を実現できる。例えば、これを途中ま
で示せば次のようになつて△ＣＯきざみで順次全ての容
量値が実現できることが明瞭に分るで゛あろう。
ＣＯ〜（１＋２＋４＋・・・・・・＋２１−り△ＣＯま
での全ての容量値を実現できる。例えば、これを途中ま
で示せば次のようになつて△ＣＯきざみで順次全ての容
量値が実現できることが明瞭に分るで゛あろう。
尚、ここで゛〔 〕内は左の容量値を得るのに動作させ
るべき容量素子の組合せを示している。八ｒ （ρ） このようにＣｈｃ２・・・・・・Ｃｎについて一定の比
をもつように容量値を選定すると選択すべき容量値１が
好適に多数得られるが、ここで問題となるのはＩＣ化に
おいては製造上このような関係を容量素子に精度よくも
たせることが困難であるということである。
るべき容量素子の組合せを示している。八ｒ （ρ） このようにＣｈｃ２・・・・・・Ｃｎについて一定の比
をもつように容量値を選定すると選択すべき容量値１が
好適に多数得られるが、ここで問題となるのはＩＣ化に
おいては製造上このような関係を容量素子に精度よくも
たせることが困難であるということである。
例えば容量Ｃは電極間距離をｄ、電極間に介在，する絶
縁物層の誘電率をε、真空中の誘電率をε。
縁物層の誘電率をε、真空中の誘電率をε。
電極の幅をｗ、長さを１とすると一般に、
で表わされるから、Ｃの値を２倍にしたい場合には理論
上ε、１、ｗ、ｄを適当に変えればよいが、εを変える
ことは別のＩＣ材料を使うことになつて不都合であり、
またｄを変えていくことも．困難である。
上ε、１、ｗ、ｄを適当に変えればよいが、εを変える
ことは別のＩＣ材料を使うことになつて不都合であり、
またｄを変えていくことも．困難である。
そこで一般にはＣを変える場合に、ｗを変えることが行
なわれるが、これを本デイジタルキヤパシタに適用する
ことは適当でない。この点について、少し詳細に説明す
ると容量を形成する電極の寸法誤差の発生原因としては
、まず、エツチングに先立つ光での焼き付け工程でホト
レジスト上に枠マスクを予め密着しておくが、この枠マ
スクが光の当る量によつて変形すること、及び光が枠マ
スクで隠されているホトレジスト部分にもまわり込むこ
と、更にエツチング時においてエツチング時間の長短に
よる影響等があることなどである。従つて１ミクロン程
度の誤差は避けられないところであるが、この場合長さ
（ｌ）方向の誤差△ｌは全体の容量に対し僅かであり
無視できるが、幅（ｗ）方向の誤差△ｗは全体の容量に
対しても大きく影響することは第２図イからも容易に理
解できよう。そして、この誤差△ｗがＣｈＣ。、・・・
・・・、Ｃｎについて同じ量で生じるところから、とな
つて、ＣｎとＣｎ−，の比が一定でなくなり、上述の要
件を充足できなくなるからである。
なわれるが、これを本デイジタルキヤパシタに適用する
ことは適当でない。この点について、少し詳細に説明す
ると容量を形成する電極の寸法誤差の発生原因としては
、まず、エツチングに先立つ光での焼き付け工程でホト
レジスト上に枠マスクを予め密着しておくが、この枠マ
スクが光の当る量によつて変形すること、及び光が枠マ
スクで隠されているホトレジスト部分にもまわり込むこ
と、更にエツチング時においてエツチング時間の長短に
よる影響等があることなどである。従つて１ミクロン程
度の誤差は避けられないところであるが、この場合長さ
（ｌ）方向の誤差△ｌは全体の容量に対し僅かであり
無視できるが、幅（ｗ）方向の誤差△ｗは全体の容量に
対しても大きく影響することは第２図イからも容易に理
解できよう。そして、この誤差△ｗがＣｈＣ。、・・・
・・・、Ｃｎについて同じ量で生じるところから、とな
つて、ＣｎとＣｎ−，の比が一定でなくなり、上述の要
件を充足できなくなるからである。
しかしながら、この問題はｗを一定として１を変えてい
くようにすることによつて解決できることを見出した。
くようにすることによつて解決できることを見出した。
このようにすると、
となつて、上述の要件を充足できる。
かくして、本発明を好適に実施する場合のＩＣパターン
は第５図の平面図に示すように容量素子Ｃｌ，Ｃ２，Ｃ
。
は第５図の平面図に示すように容量素子Ｃｌ，Ｃ２，Ｃ
。
の長さが順次２倍ずつ大きくなる。尚、ここでは、Ｃ，
，Ｃ。，Ｃ，の３個の容量素子までしか示してないが、
同じような割合で長さの変わる所定数の容量素子が順次
図面右側に形成されていくことは理解されるべきである
。この第５図において斜線部分１３，１４，１３’，
１４′， １３”， １４”はそれぞれ第１、第２、第
３の容量素子Ｃ，，Ｃ，，Ｃ，の両側に形成さ・れた一
対のスイツチング用のトランジスタのゲート電極を示し
ており、これらは通路２７，２８，２７′，２８’，２
７”，２８”を通してスイツチング制御信号入力端子Ａ
ｈＡ。
，Ｃ。，Ｃ，の３個の容量素子までしか示してないが、
同じような割合で長さの変わる所定数の容量素子が順次
図面右側に形成されていくことは理解されるべきである
。この第５図において斜線部分１３，１４，１３’，
１４′， １３”， １４”はそれぞれ第１、第２、第
３の容量素子Ｃ，，Ｃ，，Ｃ，の両側に形成さ・れた一
対のスイツチング用のトランジスタのゲート電極を示し
ており、これらは通路２７，２８，２７′，２８’，２
７”，２８”を通してスイツチング制御信号入力端子Ａ
ｈＡ。
、Ａ。に結合される。次に網状に斜線を施して示した部
分のうち、１９，１９″，１９″″は容量素子Ｃ１、Ｃ
２、Ｃ３の通電用アルミニウム導体を表わしており、こ
れらの導体は各通路２９，２９″， ２９″″を通して
、互いに結合され且つ一定の直流電圧Ｃ供給路３０に合
体される。他の網状斜線部分２０，２１，２１″， ２
「″は前記トランジスタのソース電極に通じるアルミニ
ウム導体であり、これらはアース電圧供給路３１に結合
される。尚、互いに隣接するトランジスタ、即ちＣ１に
関する右側のトランジスタとＣ２に関する左側のトラン
ジスタ、及びＣ２に関する右側のトランジスタとＣ３に
関する左側のトランジスタのソースは簡易化のために共
用されており、従つてアルミニウム導体２１，２「もこ
れら隣接するトランジスタの共用となつている。次に第
２図から分るようにトランジスタＴｌｌ，Ｔｌｌ″のド
レイン及び容量素子Ｃ１の一方の電極は互いに連続した
ｎ領域１６，１８，１０で形成されているので、これら
の通電は１つの通路３２でまかなわれる。この通路３２
は例えばＰ型半導体基板９に設けられたトランジスタＴ
ｌｌのドレイン用ｎ領域を延長したものであり、その途
中には抵抗を構成する他のトランジスタｒ１″が周知の
方法で形成されている。３４は前記抵抗用トランジスタ
ｒ１″のドレインと比較的高い直流電圧Ｅの供給路３３
とを結ぶアルミニウム導体を示し、同様に３５は通路３
６を介して抵抗用トランジスタｒ１″のゲートを前記供
給路３３に連結するアルミニウム導体を示している。
分のうち、１９，１９″，１９″″は容量素子Ｃ１、Ｃ
２、Ｃ３の通電用アルミニウム導体を表わしており、こ
れらの導体は各通路２９，２９″， ２９″″を通して
、互いに結合され且つ一定の直流電圧Ｃ供給路３０に合
体される。他の網状斜線部分２０，２１，２１″， ２
「″は前記トランジスタのソース電極に通じるアルミニ
ウム導体であり、これらはアース電圧供給路３１に結合
される。尚、互いに隣接するトランジスタ、即ちＣ１に
関する右側のトランジスタとＣ２に関する左側のトラン
ジスタ、及びＣ２に関する右側のトランジスタとＣ３に
関する左側のトランジスタのソースは簡易化のために共
用されており、従つてアルミニウム導体２１，２「もこ
れら隣接するトランジスタの共用となつている。次に第
２図から分るようにトランジスタＴｌｌ，Ｔｌｌ″のド
レイン及び容量素子Ｃ１の一方の電極は互いに連続した
ｎ領域１６，１８，１０で形成されているので、これら
の通電は１つの通路３２でまかなわれる。この通路３２
は例えばＰ型半導体基板９に設けられたトランジスタＴ
ｌｌのドレイン用ｎ領域を延長したものであり、その途
中には抵抗を構成する他のトランジスタｒ１″が周知の
方法で形成されている。３４は前記抵抗用トランジスタ
ｒ１″のドレインと比較的高い直流電圧Ｅの供給路３３
とを結ぶアルミニウム導体を示し、同様に３５は通路３
６を介して抵抗用トランジスタｒ１″のゲートを前記供
給路３３に連結するアルミニウム導体を示している。
同じような構成は容量素子Ｃ３、Ｃ２に関しても採られ
ていることは図示の通りである。本発明は容量素子を一
導電型半導体基板の一面に形成した逆導電型の領域と該
導電型領域上に設けた絶縁物層と該絶縁物層を挟んで前
記導電型領域から離間して形成される電極層とで構成し
てＩＣ化し、且つ複数の容量素子の容量値をそのうちの
最小の容量値をΔＣＯとしたとき、それぞれ△ＣＯ、２
△Ｑ、４△ＣＯ、・・・・・・２ｎ−１△ＣＯ（ｎは１
以上の整数）となるように選ぶので△Ｑきざみで多数の
容量値が実現でき、分解能が高くなる。
ていることは図示の通りである。本発明は容量素子を一
導電型半導体基板の一面に形成した逆導電型の領域と該
導電型領域上に設けた絶縁物層と該絶縁物層を挟んで前
記導電型領域から離間して形成される電極層とで構成し
てＩＣ化し、且つ複数の容量素子の容量値をそのうちの
最小の容量値をΔＣＯとしたとき、それぞれ△ＣＯ、２
△Ｑ、４△ＣＯ、・・・・・・２ｎ−１△ＣＯ（ｎは１
以上の整数）となるように選ぶので△Ｑきざみで多数の
容量値が実現でき、分解能が高くなる。
しかも、容量素子を作成上誤差の無視できない幅方向の
寸法を固定とし誤作の無視できる長さ方向の寸法を変え
るようにして前記容量値の関係を得るようにしたので極
めて精度が高くなるという効果がある。
寸法を固定とし誤作の無視できる長さ方向の寸法を変え
るようにして前記容量値の関係を得るようにしたので極
めて精度が高くなるという効果がある。
第１図はデイジタルキヤパシタを同調回路に使用した例
を示す回路図である。 第２図、第３図及び第４図はデイジタルキヤパシタをＩ
Ｃ化した場合の種々の構造を示す図面である。第５図は
本発明を実施したデイジタルキヤパシタのＩＣパターン
図である。１・・・・・・デイジタルキヤパシタ、Ｃｌ
，ｃ２，ｃｎ゜゜゜・・・容量素子、Ｔｌ，Ｔ２，Ｔｎ
・・・・・・スイツチングトランジス久Ｔ，ｌ，Ｔｌ／
・・・・・・Ｃ，のスイツチングトランジスタ、９・・
・・・・Ｐ型半導体基板、５３・・・・・・単結晶サフ
アイア基板、１０，４５，５６・・・・・・導電型領域
、１１，４７，５９・・・・・・絶縁物質層、１２，５
０，６２・・・・・・電極。
を示す回路図である。 第２図、第３図及び第４図はデイジタルキヤパシタをＩ
Ｃ化した場合の種々の構造を示す図面である。第５図は
本発明を実施したデイジタルキヤパシタのＩＣパターン
図である。１・・・・・・デイジタルキヤパシタ、Ｃｌ
，ｃ２，ｃｎ゜゜゜・・・容量素子、Ｔｌ，Ｔ２，Ｔｎ
・・・・・・スイツチングトランジス久Ｔ，ｌ，Ｔｌ／
・・・・・・Ｃ，のスイツチングトランジスタ、９・・
・・・・Ｐ型半導体基板、５３・・・・・・単結晶サフ
アイア基板、１０，４５，５６・・・・・・導電型領域
、１１，４７，５９・・・・・・絶縁物質層、１２，５
０，６２・・・・・・電極。
Claims (1)
- １ 固定の容量値をもつ容量素子を複数個並列に接続す
ると共にこの容量素子の１つずつに対応してスイッチン
グ素子を配し、前記スイッチング素子をディジタル制御
信号により選択的に作動させて前記容量素子の切換えを
行い全体の容量値を変化させるようにしたディジタルキ
ャパシタにおいて、前記容量素子を一導電型半導体基板
の一面に形成した逆導電型の領域と該逆導電型領域上に
設けた絶縁物層と該絶縁物層を挟んで前記逆導電型領域
から離間して形成される電極とで構成し、一方前記一導
電型基板を共用して前記１つの容量素子に対するスイッ
チング素子用の絶縁ゲート型トランジスタを上記各容量
素子の両側にそれぞれ形成し、前記容量素子はその各容
量素子ごとに前記逆導電型領域と前記電極との重なる部
分の面積を長さ方向に変えることにより前記容量素子の
容量値をそのうちの最小の容量値を△Ｃ＿０としたとき
、それぞれ△Ｃ＿０、２△Ｃ＿０、４Ｃ＿０、……２＾
ｎ＾−＾１△Ｃ＿０（ｎは１以上の整数）となるように
形成されていることを特徴とするディジタルキャパシタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52126570A JPS5951142B2 (ja) | 1977-10-18 | 1977-10-18 | デイジタルキヤパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52126570A JPS5951142B2 (ja) | 1977-10-18 | 1977-10-18 | デイジタルキヤパシタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52027827A Division JPS5951141B2 (ja) | 1977-03-10 | 1977-03-10 | 選局装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53112074A JPS53112074A (en) | 1978-09-30 |
| JPS5951142B2 true JPS5951142B2 (ja) | 1984-12-12 |
Family
ID=14938425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52126570A Expired JPS5951142B2 (ja) | 1977-10-18 | 1977-10-18 | デイジタルキヤパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951142B2 (ja) |
-
1977
- 1977-10-18 JP JP52126570A patent/JPS5951142B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53112074A (en) | 1978-09-30 |
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