JPH0142149B2 - - Google Patents
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- JPH0142149B2 JPH0142149B2 JP55176225A JP17622580A JPH0142149B2 JP H0142149 B2 JPH0142149 B2 JP H0142149B2 JP 55176225 A JP55176225 A JP 55176225A JP 17622580 A JP17622580 A JP 17622580A JP H0142149 B2 JPH0142149 B2 JP H0142149B2
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- Japan
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- capacitance
- depletion layer
- semiconductor substrate
- layer control
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- 239000000758 substrate Substances 0.000 claims description 26
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/93—Variable capacitance diodes, e.g. varactors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J2200/00—Indexing scheme relating to tuning resonant circuits and selecting resonant circuits
- H03J2200/10—Tuning of a resonator by means of digitally controlled capacitor bank
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、広範囲にわたる容量値の変化を精密
に制御し得るように構成した可変容量装置に関す
るものである。
に制御し得るように構成した可変容量装置に関す
るものである。
従来における可変容量装置として第１図のよう
なPN接合素子を利用することが一般的に行われ
ている。同図において１はＮ型半導体領域、２は
Ｐ型半導体領域、３はPN接合、４および５は上
記領域１および２に各々設けられたオーミツク電
極、６および７は上記電極４および５に各々設け
られた引出し端子、８は空乏層である。以上の構
成において、引出し端子６および７に加えられる
バイアス電圧に応じて空乏層８が伸縮し、これに
基く容量値の変化が上記引出し端子６および７間
において読み出されるようになつている。
なPN接合素子を利用することが一般的に行われ
ている。同図において１はＮ型半導体領域、２は
Ｐ型半導体領域、３はPN接合、４および５は上
記領域１および２に各々設けられたオーミツク電
極、６および７は上記電極４および５に各々設け
られた引出し端子、８は空乏層である。以上の構
成において、引出し端子６および７に加えられる
バイアス電圧に応じて空乏層８が伸縮し、これに
基く容量値の変化が上記引出し端子６および７間
において読み出されるようになつている。
しかしながら以上のようなPN接合素子を利用
した従来の可変容量装置は以下のような欠点を有
している。
した従来の可変容量装置は以下のような欠点を有
している。
(1) PN接合における空乏層容量のバイアス電圧
依存性を利用するため、最小容量値は半導体領
域の不純物濃度により決定され、一方最大容量
値はコンダクタンス成分の増大により決定され
る。このためＱが大きい状態で容量変化巾を大
きくとることは実用上不可能となり、また容量
変化に伴なうＱの変化が大きくなるので回路設
計上困難を伴なう。
依存性を利用するため、最小容量値は半導体領
域の不純物濃度により決定され、一方最大容量
値はコンダクタンス成分の増大により決定され
る。このためＱが大きい状態で容量変化巾を大
きくとることは実用上不可能となり、また容量
変化に伴なうＱの変化が大きくなるので回路設
計上困難を伴なう。
(2) 容量を変化させるためのバイアス電圧印加お
よび容量変化の読み出しを共通の引出し端子で
行つているため、共振回路等に応用した時に入
力信号電圧自体によつて不必要な容量変化を起
こし易くなり信号劣化をもたらす。また入力信
号電圧とバイアス電圧との相互作用が少なくな
るような特別な回路構成が必要とされるので、
用途が限定されてしまう。
よび容量変化の読み出しを共通の引出し端子で
行つているため、共振回路等に応用した時に入
力信号電圧自体によつて不必要な容量変化を起
こし易くなり信号劣化をもたらす。また入力信
号電圧とバイアス電圧との相互作用が少なくな
るような特別な回路構成が必要とされるので、
用途が限定されてしまう。
(3) 空乏層容量を決定するための半導体領域の不
純物濃度が拡散法あるいはイオンインプランテ
−シヨン法等の制御手段により行われるが、一
般に歩留りが悪いのでIC回路へ集積化するこ
とは実用上不可能である。
純物濃度が拡散法あるいはイオンインプランテ
−シヨン法等の制御手段により行われるが、一
般に歩留りが悪いのでIC回路へ集積化するこ
とは実用上不可能である。
第２図はその他の従来における可変容量装置の
構成を示すものである。同図は構成原理を示す回
路図で、C1〜Coは固定容量素子、C0は回路の浮
遊容量、Sa〜Szは上記各容量素子を選択的に加
算するためのスイツチング素子、６A，７Aは容量
読み出し端子である。なおｎは任意の整数であ
る。
構成を示すものである。同図は構成原理を示す回
路図で、C1〜Coは固定容量素子、C0は回路の浮
遊容量、Sa〜Szは上記各容量素子を選択的に加
算するためのスイツチング素子、６A，７Aは容量
読み出し端子である。なおｎは任意の整数であ
る。
以上の構成でｎ個のスイツチング素子S1〜Soは
独立に開閉可能として、固定容量素子C1〜Coの
ｎ個までの容量（浮遊容量C0は任意に選べる）
の和をCTとすると、CT＝C1＋C2＋C3＋……＋Co
で表わせる。よつて第２図の回路はスイツチング
素子S1〜Soを適当に開閉することにより、容量値
はC0〜C0＋CTの範囲にわたつて変化させること
が可能となる。
独立に開閉可能として、固定容量素子C1〜Coの
ｎ個までの容量（浮遊容量C0は任意に選べる）
の和をCTとすると、CT＝C1＋C2＋C3＋……＋Co
で表わせる。よつて第２図の回路はスイツチング
素子S1〜Soを適当に開閉することにより、容量値
はC0〜C0＋CTの範囲にわたつて変化させること
が可能となる。
一般に可変容量装置は、共振回路、同調回路、
時定数回路等に用いられるが、容量値の変化は完
全な連続的変化が必要とされない応用が多くあ
る。例えば一般の商用放送受信機における同調回
路においては、放送チヤンネルの数に対応したス
テツプ数だけの容量変化があれば良く、必ずしも
完全な連続的変化は要求されない。
時定数回路等に用いられるが、容量値の変化は完
全な連続的変化が必要とされない応用が多くあ
る。例えば一般の商用放送受信機における同調回
路においては、放送チヤンネルの数に対応したス
テツプ数だけの容量変化があれば良く、必ずしも
完全な連続的変化は要求されない。
また固定容量素子C1〜Coの各容量値を異なら
せて重み付けをすれば、容量変化の粗動および微
調整が可能であり、比較的少ない数の固定容量素
子を用意することにより広範囲にわたる容量値の
変化を精密に制御することが可能となる。
せて重み付けをすれば、容量変化の粗動および微
調整が可能であり、比較的少ない数の固定容量素
子を用意することにより広範囲にわたる容量値の
変化を精密に制御することが可能となる。
ここで固定容量素子C1〜Coとして、単体コン
デンサ（デスクリートコンデンサ）を用いる場
合、精密な容量値の変化を得るには厳選された高
精度の部品を用意する必要がある。しかしながら
このためには多数の単体部品（コンデンサ）の中
から所定の特性のものを選別するための作業が必
要となり、またそのための歩留りの低下によるコ
ストアツプの問題が生じるので実用的でない。
デンサ（デスクリートコンデンサ）を用いる場
合、精密な容量値の変化を得るには厳選された高
精度の部品を用意する必要がある。しかしながら
このためには多数の単体部品（コンデンサ）の中
から所定の特性のものを選別するための作業が必
要となり、またそのための歩留りの低下によるコ
ストアツプの問題が生じるので実用的でない。
本発明は上記欠点を除去するためになされたも
ので、第１導電型半導体基板の一方の表面上に形
成されたオーミツク電極と、少なくとも一つの第
２導電型領域と該領域に接する電極を一対とし、
上記第１導電型半導体基板の他方の表面側に並設
された複数対の空乏層制御部と、上記各対の空乏
層制御部に対応して上記第１導電型半導体基板の
他方面に複数並設された容量読出部と、上記一対
の空乏層制御部および各容量読出部と上記オーミ
ツク電極とを一組とする複数組の可変容量素子
と、バイアス源と、上記各対の空乏層制御部とオ
ーミツク電極との間に並設され、前記バイアス源
からのバイアスを前記各対の空乏層制御部とオー
ミツク電極との間へ選択的に供給する複数のスイ
ツチから成り、上記各可変容量素子の容量値がほ
ぼ最大値と最小値とをとるように制御するための
バイアス切替回路と、上記各容量読出部を互いに
並列に接続した第１の端子と上記オーミツク電極
に接続した第２の端子とから成る容量読出し端子
と、を備えた可変容量装置を提供するものであ
る。
ので、第１導電型半導体基板の一方の表面上に形
成されたオーミツク電極と、少なくとも一つの第
２導電型領域と該領域に接する電極を一対とし、
上記第１導電型半導体基板の他方の表面側に並設
された複数対の空乏層制御部と、上記各対の空乏
層制御部に対応して上記第１導電型半導体基板の
他方面に複数並設された容量読出部と、上記一対
の空乏層制御部および各容量読出部と上記オーミ
ツク電極とを一組とする複数組の可変容量素子
と、バイアス源と、上記各対の空乏層制御部とオ
ーミツク電極との間に並設され、前記バイアス源
からのバイアスを前記各対の空乏層制御部とオー
ミツク電極との間へ選択的に供給する複数のスイ
ツチから成り、上記各可変容量素子の容量値がほ
ぼ最大値と最小値とをとるように制御するための
バイアス切替回路と、上記各容量読出部を互いに
並列に接続した第１の端子と上記オーミツク電極
に接続した第２の端子とから成る容量読出し端子
と、を備えた可変容量装置を提供するものであ
る。
以下図面を参照して本発明実施例を説明する。
第３図は本発明実施例による可変容量装置を示す
断面図で、半導体基板９上に複数個の可変容量素
子１０A，１０B，１０C…を形成したものである。
複数個の可変容量素子１０A，１０B，１０C…は
各々半導体基板９例えばＮ形シリコン上に形成し
たＰ型領域１１およびこれに設けられた金属電極
１２から成る容量読出部１３と、上記Ｐ形領域１
１に隣接して形成された少なくとも一つのＰ形領
域１４およびこれに設けられた金属電極１５から
成る空乏層制御部１６とを有している。１７およ
び１８は上記複数個の可変容量素子の各容量読出
部１３を互いに並列に接続して全体の容量を読み
取るため容量読出端子、VBはバイアス電圧、１
９は上記バイアス電圧VBを上記複数個の空乏層
制御部１６に逆バイアスするように印加するため
のスイツチング素子S1〜Soを含むバイアス切換回
路、２０は半導体基板９の裏面に設けられたオー
ミツク電極である。
第３図は本発明実施例による可変容量装置を示す
断面図で、半導体基板９上に複数個の可変容量素
子１０A，１０B，１０C…を形成したものである。
複数個の可変容量素子１０A，１０B，１０C…は
各々半導体基板９例えばＮ形シリコン上に形成し
たＰ型領域１１およびこれに設けられた金属電極
１２から成る容量読出部１３と、上記Ｐ形領域１
１に隣接して形成された少なくとも一つのＰ形領
域１４およびこれに設けられた金属電極１５から
成る空乏層制御部１６とを有している。１７およ
び１８は上記複数個の可変容量素子の各容量読出
部１３を互いに並列に接続して全体の容量を読み
取るため容量読出端子、VBはバイアス電圧、１
９は上記バイアス電圧VBを上記複数個の空乏層
制御部１６に逆バイアスするように印加するため
のスイツチング素子S1〜Soを含むバイアス切換回
路、２０は半導体基板９の裏面に設けられたオー
ミツク電極である。
以上の構成において、複数個の可変容量素子１
０A，１０B，１０C…における一つの素子の容量
Ｃ対バイアス電圧VBの特性図は第４図のように
変化する。空乏層制御部１６に加えられるバイア
ス電圧VB（横軸）が０あるいはその近傍において
は容量Ｃ（縦軸）は最大値Cnaxとなつているが、
逆バイアス電圧が増加してその素子独自のしきい
電圧Vtになつた時容量は急激に最小値Cnioへと変
化し以後逆バイアス電圧Vb近傍ではこの値を維
持する。すなわち、逆バイアス電圧VBを０とVb
との２値の間でスイツチングさせることにより、
一つの可変容量素子の容量読出部１３から得られ
る値は最大値Cnaxと最小値Cnioとの２値のいずれ
かに制御することができる。
０A，１０B，１０C…における一つの素子の容量
Ｃ対バイアス電圧VBの特性図は第４図のように
変化する。空乏層制御部１６に加えられるバイア
ス電圧VB（横軸）が０あるいはその近傍において
は容量Ｃ（縦軸）は最大値Cnaxとなつているが、
逆バイアス電圧が増加してその素子独自のしきい
電圧Vtになつた時容量は急激に最小値Cnioへと変
化し以後逆バイアス電圧Vb近傍ではこの値を維
持する。すなわち、逆バイアス電圧VBを０とVb
との２値の間でスイツチングさせることにより、
一つの可変容量素子の容量読出部１３から得られ
る値は最大値Cnaxと最小値Cnioとの２値のいずれ
かに制御することができる。
したがつて第３図のように複数個の可変容量素
子１０A，１０B，１０C…を半導体基板９内に形
成した場合、バイアス電圧VBをスイツチング素
子S1〜Soにより各々スイツチングさせることによ
り各可変容量素子１０A，１０B，１０C…は最大
値Cnaxか最小値Cminかのいずれになり、第２図
の回路図におけるスイツチング素子S1〜Soの開、
閉に対応した動作を行わせることができる。よつ
て容量読出端子１７，１８から読み出される全容
量は全く同じような範囲に構成することができ
る。本実施例による可変容量装置においての可変
容量素子の一つ当りの最小容量は、回路の浮遊容
量C0と前記最小値Cnioとの並列容量となる。最小
値Cnioは空乏層制御部１６の設計（例えば空乏層
制御部１６の厚みを大きくとる等）によつて小さ
くすることが可能である。また前記最大値Cnaxは
容量読出部１３の電極面積を変えることによつ
て、あるいは半導体基板９内のPN接合形状を変
えることによつて大きくすることが可能である。
子１０A，１０B，１０C…を半導体基板９内に形
成した場合、バイアス電圧VBをスイツチング素
子S1〜Soにより各々スイツチングさせることによ
り各可変容量素子１０A，１０B，１０C…は最大
値Cnaxか最小値Cminかのいずれになり、第２図
の回路図におけるスイツチング素子S1〜Soの開、
閉に対応した動作を行わせることができる。よつ
て容量読出端子１７，１８から読み出される全容
量は全く同じような範囲に構成することができ
る。本実施例による可変容量装置においての可変
容量素子の一つ当りの最小容量は、回路の浮遊容
量C0と前記最小値Cnioとの並列容量となる。最小
値Cnioは空乏層制御部１６の設計（例えば空乏層
制御部１６の厚みを大きくとる等）によつて小さ
くすることが可能である。また前記最大値Cnaxは
容量読出部１３の電極面積を変えることによつ
て、あるいは半導体基板９内のPN接合形状を変
えることによつて大きくすることが可能である。
したがつて容量読出端子１７，１８から得られ
る可変容量装置としての容量の最大値と最小値と
の変化比を、従来のものに比べて格段に大きくす
ることが可能となる。
る可変容量装置としての容量の最大値と最小値と
の変化比を、従来のものに比べて格段に大きくす
ることが可能となる。
また上記個々の可変容量素子の最大値Cnaxを異
ならせることによつて複数個の素子の重み付けを
することができ、広範囲にわたる容量値のの変化
を精密に制御することができる。さらに複数個の
可変容量素子に対して適当な組合せで空乏層制御
部１６に２値のバイアス電圧をバイアス切換回路
１９により切換えて印加することにより、任意の
容量変化が可能となる。
ならせることによつて複数個の素子の重み付けを
することができ、広範囲にわたる容量値のの変化
を精密に制御することができる。さらに複数個の
可変容量素子に対して適当な組合せで空乏層制御
部１６に２値のバイアス電圧をバイアス切換回路
１９により切換えて印加することにより、任意の
容量変化が可能となる。
第５図は本発明の他の実施例を示すもので、容
量読出部１３を半導体基板９表面に形成した絶縁
膜２１例えば酸化絶縁膜およびこの上に設けた金
属電極２２から成るいわゆるMIS構造で構成した
場合を示すものである。
量読出部１３を半導体基板９表面に形成した絶縁
膜２１例えば酸化絶縁膜およびこの上に設けた金
属電極２２から成るいわゆるMIS構造で構成した
場合を示すものである。
第６図は本発明のその他の実施例を示すもの
で、半導体基板９表面に付着した任意の金属材料
２３でもつて上記基板９との間に金属・半導体バ
リアを形成し、いわゆるシヨツトキー・バリア構
造で容量読出部１３を構成した場合を示すもので
ある。
で、半導体基板９表面に付着した任意の金属材料
２３でもつて上記基板９との間に金属・半導体バ
リアを形成し、いわゆるシヨツトキー・バリア構
造で容量読出部１３を構成した場合を示すもので
ある。
以上においては容量読出部１３をＰ−Ｎ接合構
造、MIS構造、シヨツトキー・バリア構造で構成
する例を示したが、これに限らず空乏層制御部１
６を同様にそのいずれで構成しても良い。
造、MIS構造、シヨツトキー・バリア構造で構成
する例を示したが、これに限らず空乏層制御部１
６を同様にそのいずれで構成しても良い。
第７図は本発明の他の実施例を示すもので、半
導体基板９上に形成した複数個の可変容量素子１
０A，１０B，１０C…の間に絶縁領域２４を形成
した構造を示す。絶縁領域２４は酸化膜、ガラス
等の絶縁物によつて構成することができ、あるい
は空隙を設けることによつていわゆるエアーアイ
ソレ−シヨン構造とすることもできる。複数個の
可変容量素子間にこのような絶縁領域２４を設け
ることによつて、隣接する素子同士の影響を防止
して電気的特性の安定化を計ることができ例えば
Ｑの変化を抑えることができる。
導体基板９上に形成した複数個の可変容量素子１
０A，１０B，１０C…の間に絶縁領域２４を形成
した構造を示す。絶縁領域２４は酸化膜、ガラス
等の絶縁物によつて構成することができ、あるい
は空隙を設けることによつていわゆるエアーアイ
ソレ−シヨン構造とすることもできる。複数個の
可変容量素子間にこのような絶縁領域２４を設け
ることによつて、隣接する素子同士の影響を防止
して電気的特性の安定化を計ることができ例えば
Ｑの変化を抑えることができる。
以上の各実施例において、空乏層制御１６にバ
イアス電圧を印加するためのバイアス切換回路１
９は、半導体基板９内に形成することができ信号
によつて任意の空乏層制御部に対する２値のバイ
アス電圧のスイツチング制御を行わせることがで
きる。
イアス電圧を印加するためのバイアス切換回路１
９は、半導体基板９内に形成することができ信号
によつて任意の空乏層制御部に対する２値のバイ
アス電圧のスイツチング制御を行わせることがで
きる。
また上記半導体基板９をそのまま半導体集積回
路基板として用いることができ、これにより部品
として小形化化、コストダウンを計ることができ
る。
路基板として用いることができ、これにより部品
として小形化化、コストダウンを計ることができ
る。
以上説明して明らかなように本発明によれば、
容量最大値と容量最小値との２値状態をとり得る
可変容量素子を半導体基板上に形成し、バイアス
電圧をスイツチングさせることにより上記２値の
いずれかをとるように制御するものであり、以下
のような効果が得られる。
容量最大値と容量最小値との２値状態をとり得る
可変容量素子を半導体基板上に形成し、バイアス
電圧をスイツチングさせることにより上記２値の
いずれかをとるように制御するものであり、以下
のような効果が得られる。
(1) 容量変化比を大きくすることができ、共振回
路や同調回路等に用いる場合その中心周波数の
変化巾を大きくすることができるので回路設計
が容易となる。
路や同調回路等に用いる場合その中心周波数の
変化巾を大きくすることができるので回路設計
が容易となる。
(2) 容量のＱは半導体基板の比抵抗や電極形状を
適当に設計することにより大きくすることがで
き、またスイツチング動作により容量の変化を
行わせるので容量変化によるＱの変化を小さく
抑えることができる。
適当に設計することにより大きくすることがで
き、またスイツチング動作により容量の変化を
行わせるので容量変化によるＱの変化を小さく
抑えることができる。
(3) 容量変化がスイツチング動作で行われ、また
容量読出端子と空乏層制御端子とが別個になつ
ているために、本質的に入力信号による容量変
化が少なくこれに伴う信号劣化が少ない。
容量読出端子と空乏層制御端子とが別個になつ
ているために、本質的に入力信号による容量変
化が少なくこれに伴う信号劣化が少ない。
(4) 容量部分の製造にあたりイオンインプランテ
ーシヨン等のバラツキの大きい不純物制御手段
を用いなくとも容量の精密な制御が可能とな
り、またこれに伴い容量のバラツキを小さく抑
えられるので歩留りが向上する。
ーシヨン等のバラツキの大きい不純物制御手段
を用いなくとも容量の精密な制御が可能とな
り、またこれに伴い容量のバラツキを小さく抑
えられるので歩留りが向上する。
(5) 半導体集積回路技術を応用することにより、
複数個の素子間の容量をバラツキなく製造で
き、小形化、コストダウンが容易となる。
複数個の素子間の容量をバラツキなく製造で
き、小形化、コストダウンが容易となる。
第１図は従来例を示す断面図、第２図は本発明
の原理を示す回路図、第３図、第５図、第６図お
よび第７図はいずれも本発明実施例を示す断面
図、第４図は本発明を説明するための特性図であ
る。 １……半導体基板、１０A，１０B，１０C，…
…可変容量素子、１１，１４……Ｐ形領域、１
２，１５，２０，２２……電極、１３……容量読
出部、１６……空乏層制御部、１７，１８……容
量読出端子、１９……バイアス切換回路、２１…
…絶縁膜、２３……シヨツトキー・バリア形成用
金属、２４……絶縁領域、VB……バイアス電圧、
S1〜So……スイツチング素子。
の原理を示す回路図、第３図、第５図、第６図お
よび第７図はいずれも本発明実施例を示す断面
図、第４図は本発明を説明するための特性図であ
る。 １……半導体基板、１０A，１０B，１０C，…
…可変容量素子、１１，１４……Ｐ形領域、１
２，１５，２０，２２……電極、１３……容量読
出部、１６……空乏層制御部、１７，１８……容
量読出端子、１９……バイアス切換回路、２１…
…絶縁膜、２３……シヨツトキー・バリア形成用
金属、２４……絶縁領域、VB……バイアス電圧、
S1〜So……スイツチング素子。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基板の一方の表面上に形成
されたオーミツク電極と、少なくとも一つの第２
導電型領域と該領域に接する電極を一対とし、上
記第１導電型半導体基板の他方の表面側に並設さ
れた複数対の空乏層制御部と、 上記各対の空乏層制御部に対応して上記第１導
電型半導体基板の他方面に複数並設された容量読
出部と、 上記一対の空乏層制御部および各容量読出部と
上記オーミツク電極とを一組とする複数組の可変
容量素子と、 バイアス源と、 上記各対の空乏層制御部とオーミツク電極との
間に並設され、前記バイアス源からのバイアスを
前記各対の空乏層制御部とオーミツク電極との間
へ選択的に供給する複数のスイツチとから成り、
上記各可変容量素子の容量値がほぼ最大値と最小
値とをとるように制御するためのバイアス切替回
路と、 上記各容量読出部を互いに並列に接続した第１
の端子と上記オーミツク電極に接続した第２の端
子とから成る容量読出し端子と、を備えたことを
特徴とする可変容量装置。 ２ 第１導電型半導体基板の一方の表面上に形成
されたオーミツク電極と、少なくとも一つの第２
導電型領域と該領域に接する電極を一対とし、上
記第１導電型半導体基板の他方の表面側に並設さ
れた複数対の空乏層制御部と、 上記各対の空乏層制御部に対応して上記第１導
電型半導体基板の他方面に複数並設された容量読
出部と、 上記一対の空乏層制御部および各容量読出部と
上記オーミツク電極とを一組とする複数組の可変
容量素子と、 バイアス源と、 上記各対の空乏層制御部とオーミツク電極との
間に並設され、前記バイアス源からのバイアスを
前記各対の空乏層制御部とオーミツク電極との間
へ選択的に供給する複数のスイツチとから成り、
上記各可変容量素子の容量値がほぼ最大値と最小
値とをとるように制御するためのバイアス切替回
路と、 上記各容量読出部を互いに並列に接続した第１
の端子と上記オーミツク電極に接続した第２の端
子とから成り、上記各可変容量素子間の第１導電
型半導体基板内に絶縁領域を形成したことを特徴
とする可変容量装置。 ３ 上記複数個の可変容量素子の最大容量値が異
なるように重み付けがなされることを特徴とする
特許請求の範囲第１項記載の可変容量装置。 ４ 上記バイアス切換回路が上記半導体基板内に
形成されることを特徴とする特許請求の範囲第１
項記載の可変容量装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17622580A JPS5799787A (en) | 1980-12-12 | 1980-12-12 | Variable capacitance device |
| FR8123244A FR2496343B1 (fr) | 1980-12-12 | 1981-12-11 | Condensateur variable |
| GB8137539A GB2092372B (en) | 1980-12-12 | 1981-12-11 | Variable capacitor |
| DE19813149257 DE3149257A1 (de) | 1980-12-12 | 1981-12-11 | Kondensator mit veraenderbarer kapazitaet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17622580A JPS5799787A (en) | 1980-12-12 | 1980-12-12 | Variable capacitance device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5799787A JPS5799787A (en) | 1982-06-21 |
| JPH0142149B2 true JPH0142149B2 (ja) | 1989-09-11 |
Family
ID=16009809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17622580A Granted JPS5799787A (en) | 1980-12-12 | 1980-12-12 | Variable capacitance device |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS5799787A (ja) |
| DE (1) | DE3149257A1 (ja) |
| FR (1) | FR2496343B1 (ja) |
| GB (1) | GB2092372B (ja) |
Families Citing this family (4)
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| DE4332798A1 (de) * | 1993-09-27 | 1995-03-30 | Telefunken Microelectron | Schaltungsanordnung für einen abstimmbaren Schwingkreis |
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123080A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Variable capacitance element |
| JPS55120177A (en) * | 1979-03-12 | 1980-09-16 | Clarion Co Ltd | Variable capacitance diode with plural electrode structures |
| JPS55120174A (en) * | 1979-03-12 | 1980-09-16 | Clarion Co Ltd | P-n junction variable capacitance diode with plural electrode structures |
| JPS55120178A (en) * | 1979-03-12 | 1980-09-16 | Clarion Co Ltd | Mis variable capacitance diode with plural electrode structures |
| JPS55120173A (en) * | 1979-03-12 | 1980-09-16 | Clarion Co Ltd | Schottky type variable capacitance diode with plural electrode structures |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1384818A (en) * | 1972-09-18 | 1975-02-26 | Plessey Co Ltd | Electrical capacitive storage cells |
| US3890635A (en) * | 1973-12-26 | 1975-06-17 | Gen Electric | Variable capacitance semiconductor devices |
| US4001869A (en) * | 1975-06-09 | 1977-01-04 | Sprague Electric Company | Mos-capacitor for integrated circuits |
| US4028694A (en) * | 1975-06-10 | 1977-06-07 | International Business Machines Corporation | A/D and D/A converter using C-2C ladder network |
| JPS55120176A (en) * | 1979-03-12 | 1980-09-16 | Clarion Co Ltd | Variable capacitance diode with plural electrode structures |
| AU535235B2 (en) * | 1979-03-12 | 1984-03-08 | Clarion Co. Ltd. | Semiconductor device |
-
1980
- 1980-12-12 JP JP17622580A patent/JPS5799787A/ja active Granted
-
1981
- 1981-12-11 FR FR8123244A patent/FR2496343B1/fr not_active Expired
- 1981-12-11 DE DE19813149257 patent/DE3149257A1/de active Granted
- 1981-12-11 GB GB8137539A patent/GB2092372B/en not_active Expired
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123080A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Variable capacitance element |
| JPS55120177A (en) * | 1979-03-12 | 1980-09-16 | Clarion Co Ltd | Variable capacitance diode with plural electrode structures |
| JPS55120174A (en) * | 1979-03-12 | 1980-09-16 | Clarion Co Ltd | P-n junction variable capacitance diode with plural electrode structures |
| JPS55120178A (en) * | 1979-03-12 | 1980-09-16 | Clarion Co Ltd | Mis variable capacitance diode with plural electrode structures |
| JPS55120173A (en) * | 1979-03-12 | 1980-09-16 | Clarion Co Ltd | Schottky type variable capacitance diode with plural electrode structures |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5799787A (en) | 1982-06-21 |
| DE3149257C2 (ja) | 1992-04-09 |
| DE3149257A1 (de) | 1982-07-29 |
| FR2496343A1 (fr) | 1982-06-18 |
| GB2092372B (en) | 1985-01-30 |
| GB2092372A (en) | 1982-08-11 |
| FR2496343B1 (fr) | 1987-05-15 |
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