JPS5943096B2 - 電力回路用スイツチ回路及びｍｏｓ集積スイツチ回路の製法 - Google Patents

電力回路用スイツチ回路及びｍｏｓ集積スイツチ回路の製法

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JPS5943096B2
JPS5943096B2 JP55133075A JP13307580A JPS5943096B2 JP S5943096 B2 JPS5943096 B2 JP S5943096B2 JP 55133075 A JP55133075 A JP 55133075A JP 13307580 A JP13307580 A JP 13307580A JP S5943096 B2 JPS5943096 B2 JP S5943096B2
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Description

【発明の詳細な説明】 本発明は、高圧ＭＯＳトランジスタのための軽度のドー
ピング処理を施した半導体基板中に該半導体基板とは導
電タイプが反対のドリフト領域を含む領域を形成する高
圧ＭＯＳトランジスタを含むＭＯＳ集積スイツチ回路の
製法、及びこの製法に従つて製造された高圧ＭＯＳトラ
ンジスタを含む集積スイツチ回路を利用して出力回路を
スイツチングするスイツチ回路に係わる。
軽度のドーピング処理を施した半導体基板をこれとは導
電タイプが反対の同じく軽度のドーピング処理を施した
エピタキシヤル層で被覆し、エピタキシャル層を被覆す
る酸化膜の単一の窓を通して２段階拡散処理でエピタキ
シヤル層とは導電タイプが反対の領域を形成し、次いで
この領域中にエピタキシヤル層とは同じ導電タイプの高
度のドーピング処理を施した領域を挿入することにより
高電圧ＭＯＳトランジスタを製造することは定期刊行物
「ＥＥＥジャーナル・オブ・ソリツドステート回路」１
９７６年１２月刊、第ＳＣ−１１巻、第６号、第８０９
−８１６頁から公知である。
この公知製法ではエピタキシャル層とは導電タイプが反
対の前記第１領域に対して位置をずらして、エピタキシ
ヤル層上の前記酸化膜に形成した別の窓を通してエピタ
キシヤル層と導電タイプが同じ第３の高ドーピング領域
を挿入する。従つて、初めに述べた２つの領域の共通接
触により一方の側にソースが形成され、エピタキシヤル
層とは導電タイプが反対の前記領域におけるソース接点
とは反対側の部分により、薄い酸化膜で分離されたゲー
ト電極を有するチャネルが形成され、エピタキシヤル層
と導電タイプが同じ第３の高度のドーピング処理を施さ
れた領域及び対応の接点によつてドレインが形成される
という構成のＭＯＳトランジスタがエピタキシャノレ層
中に形成される。
このトランジスタのチヤネルは、ドリフト領域を形成す
るエピタキシヤル層の高抵抗部分によつてドレインから
分離されている。集積回路にあつては、上記のようなト
ランジス夕をエピタキシャル層中に形成された他の機能
ユニツトから完全に分離するため、エピタキシヤル層を
貫通して基板にまで達し、基板と同じ導電タイプを有す
る絶縁拡散で形成した絶縁フレームが用意されなければ
ならない。
上記絶縁フレームを形成するため集積回路の面積需要が
大きくなるから、達成可能な集積密度はそれだけ低くな
る。
また、エピタキシヤル層により製造工程が制約されるか
ら、製造段階を追加し、その分だけコストを増やさない
限り、エピタキシャル層の導電タイプに応じてｎチャネ
ルまたはｐチャネルだけのトランジスタしか製造できな
い。
相補型トランジスタ、即ち、ＣＭＯＳ方式の集積回路を
得るには、浮遊中間ドレインを共有する２つの直列接続
したトランジスタにより上記トランジスタと相補関係の
トランジスタを構成する。絶縁拡散により不可避となる
大きいスペース需要のほかに、浮遊中間ドレインのため
に余分な領域が必要になるから、この種のトランジスタ
ではスペース需要がさらに大きくなる。さらに、２つの
トランジスタ、従つて、２つのチャネルを相前後するよ
うに接続するから、チャネルの総長が比較的長くなり、
これも面積需要を増大させる要因である。ＭＯＳトラン
ジスタでぱ増幅度がチャネル幅とチャネル長との比（Ｗ
／Ｌ比）に比例するから、このトランジスタの増幅度は
、総チャネル長が比較的大きいためにそれだけ低くなる
。本発明の課題は、僅かな製造コスト及び僅かな面積需
要で、しかもトランジスタ・パラメータを極めて広い幅
で自由に選択しながら高圧ＭＯＳトランジスタを製造で
きるという高圧ＭＯＳトランジスタを含むＭＯＳ集積ス
イツチ回路の製法を提供することにある。
特に、本発明方法は、この種の相補型のトランジスタを
使つた回路即ちＣＭＯＳスイツチング回路を製造コスト
を殆ど増大させることなく製造することを可能にする。
この課題を解決するため、本発明では、頭書のような製
法において、ドリフト領域を含む領域を唯一つのドーピ
ング処理段階で、しかも高圧ＭＯＳトランジスタの少な
くともドレインを完全に囲むような寸法設定で形成する
。
上記本発明の製法は、高圧ＭＯＳトランジスタのドリフ
ト領域を含む領域を半導体基板中の場所に任意のドーピ
ング処理によつて選択自由に形成することを可能にし、
そこでは、その領域は、ＭＯＳ集積スイツチ回路の機能
ユニツトにとつて必須のものである。
半導体基板上に扁平に形成され、集積回路の全製造工程
の出発点として導電タイプを決定してしまうエピタキシ
ヤル層とは異なり、本発明の製法に従つて製造される高
圧ＭＯＳトランジスタのドリフト領域を含む領域は、Ｍ
ＯＳ集積スイツチ回路の各種機能ユニツトを製造するた
めの以後の方法についてはるかに広い選択幅を保証する
。半導体基板中にＣＭＯＳスイツチ回路を構成するため
、基板とは導電タイプが反対のトラフ状領域を形成し、
１つのチャネル・タイプのＭＯＳトランジスタ、例えば
ｎチヤネル・トランジスタを半導体基板中に、他のチヤ
ネル・タイプのＭＯＳトランジスタ、即ちｐチヤネル・
トランジスタをトラフ状領域中に形成する方法はドイツ
公開公報第２７５３７０４号から公知である。
しかし、この公知例は、低圧ＭＯＳトランジスタを含む
ＣＭＯＳスイツチ回路の製造のみに係わり、基板とは反
対の導電タイプを有するトラフ状領域が、この領域に形
成されるＭＯＳトランジスタの絶縁耐力に寄与しない。
本発明の一実施態様では、ドリフト領域を含む領域がト
ランジスタを完全に囲むように前記領域を構成した追加
的な高圧ＭＯＳトランジスタを製造することができる。
ドリフト領域を含む領域がドレインだけを含む高圧ＭＯ
Ｓトランジスタでぱ、この領域がドレインソース間の電
圧印加の際にいわゆるピンチ抵抗として作用するから、
比較的高い電圧において初めて高圧ＭＯＳトランジスタ
の破壊が発生するという利点が得られるが、ドリフト領
域を含む領域で完全に囲まれたトランジスタでは、比較
的高い増幅度が得られるから、両トランジスタ共に達成
し得る出力パワーはほぼ同じである。
上記高圧ＭＯＳトランジスタと相補関係の高圧ＭＯＳト
ランジスタを製造するため、本発明の他の実施態様では
、半導体基板と導電タイプが反対の領域に、ドリフト領
域を含み且つドレインを完全に囲む領域を形成する。
本発明では、相補型高圧ＭＯＳトランジスタを形成する
ため、半導体基板とは導電タイプが反対の領域を唯一つ
のドーピング工程、特にインプランテーシヨン工程及び
これに続く拡散工程によつて形成し、もう一つの工程で
、相補型高圧ＭＯＳトランジスタのドリフト領域を含む
領域を、基板と同じ導電タイプを呈し且つ高々当該領域
を含む領域と同程度にドープされるようなドーピング濃
度でドーピング処理することによつて形成することがで
きる。
相補型高圧ＭＯＳトランジスタのドリフト領域を含む領
域は、本発明の他の構成要件によれば、好ましくは表面
酸化物を貫通して行なわれるインプランテーシヨン処理
及びこれに続く拡散処理によつて形成される。本発明の
他の実施態様において、特に上記製法に従つて製造され
た高圧ＭＯＳトランジスタを利用して出力回路をスイツ
チングするスイツチ回路は、被制御側が出力負荷と直列
関係にある高圧スイツチング・トランジスタと、スイツ
チング・トランジスタの被制御側及び出力負荷から成る
直列回路に作用するスイツチングすべきパルス状の電圧
と、この電圧に作用し、スイツチング・トランジスタの
ゲートと接続するタツプを有する容量分圧器を特徴とす
る。
上記のようなスイツチ回路では、スイツチングすべき電
圧がパルス状の電圧であるから、スイツチング動作中、
導通状態にあるスイツチング・トランジスタにおいて発
生する電圧降下は、直流電圧のスイツチング装置に比較
して小さく、従つて電力損も小さいという利点がある。
しかも、本発明のスイツチ回路では、出力負荷における
電圧がスイツチング・トランジスタ上のバイアス電圧の
垂下側縁（立下がり）に追従できるのに対し、定常的な
電圧式の場合には別設のトランジスタが必要となる。交
流出貨回路のスイツチングには、スイツチングすべき交
流電圧（ただし、ここで「交流」とは、正極と負極とを
もの電圧、電流をいう。以下同じ。）と直列関係にあり
且つそれぞれが出力負荷と直列関係にある２つの相補型
高圧ＭＯＳスイツチング・トランジスタと、それぞれが
スイッチングすべき交流電圧に接続し、タツプがスイツ
チング・トランジスタのゲートとそれ？れ接続している
容量分圧器とを具備し、交流出力回路をスイッチするプ
ツシユプル回路の形にスイツチ回路を構成することがで
きる。スイツチング・トランジスタのカツト・オフ点を
可変式に構成するには、クロツク信号で制御される高圧
ＭＯＳ制御トランジスタを設け、これによりクロツク信
号に応じてスイツチング・トランジスタのゲートに制御
電圧を供給するようにすればよい。
この場合、制御電圧の極性は、制御電圧とスイツチング
すべき電圧により容量分圧器を介して形成される電圧と
が重なり合つて発生するスイツチング・トランジスタの
実効ゲート電圧が、スイツチングすべき電圧により容量
分圧器を介して形成されるだけのゲート電圧よりも高く
なるように設定すればよい。以下、添付図面に図示した
実施例に従つて本発明を詳述する。
第１図において、高圧ＭＯＳトランジスタを含むＭＯＳ
集積スイツチ回路の製法の出発点は、ドーピング濃度の
低い半導体基板１０である。
この実施例では、前記半導体基板１０は、ｐ形である。
単一の処理工程で、この半導体基板１０中に当該半導体
基板１０と導電タイプが反対の領域１１，１２，１３，
１４及び１５を形成する。この実施例では、前記領域１
１乃至１５は、ｎ形である。これらの領域を好ましくは
インプランテーシヨン及びこれに続く拡散によつて形成
する。この構造から、すべての機能ユニツトに適合しう
る以後の処理工程に従い、各種の機能ユニツトを製造す
ることができる。
ｎチャネル高圧トランジスタを製造するためには、２つ
の異なる用塗のこの種のトランジスタが得られるように
上記領域に異なる寸法を与えればよい。
第１図に参照符号２０で示すようなタイプのｎチヤネル
高圧トランジスタならば、対応するｎ形領域１１は、ト
ランジスタのドレインだけを囲むように寸法設定される
。このようなｎチヤネル高圧トランジスタ２０を製造す
るには、公知のＤ−ＭＯＳ法に従つて酸化膜１６の単一
の窓から基板中へ、この実施例ではそれぞれｐ形及びｎ
＋形である２つの領域３０ａ及び３１を埋込む。
領域３１は、対応の接点３３と共にトランジスタのソー
スを形成し、ソースの領域３１と境を接する領域３０ａ
の側方域によつてトランジスタのチヤネルが形成され、
チヤネルの上方に薄い酸化膜で絶縁されたゲート電極３
４を設けてある。領域１１中にドーピングされ、この実
施例ではｎ＋形である領域３２が接点３５と共にトラン
ジスタのドレインを形成する。領域３０ａと領域１１と
の間に残された半導体基板１０によつて、領域１１中に
ｎチヤネル高圧トランジスタ２０のためのドリフト領域
が形成される。
（このドリフト領域は、領域１１中で半導体基板１０の
部分に隣接した部分にある。）ｎ形領域１１は、この実
施例の場合ピンチ抵抗として作用し、比較的高い電圧に
おいて初めてトランジスタの破壊が起こる。第１図に参
照番号２１で示し、ｎチャネル高圧トランジスタ２０と
共通の素子には共通の参照番号を付したｎチャネル高圧
トランジスタの他の実施態様では、トランジスタを完全
に囲むようにｎ形領域１２を寸法設定する。
このトランジスタでは、チャネルを形成するｐ形領域３
０ａとドレインを形成する領域３２との間に位置する領
域１２の部分がドリフト領域を形成する。トランジスタ
２０は、トランジスタ２１に比較すれば、ほぼ２倍の高
さに相当する５００Ｖ以上の絶縁耐力を有するのに対し
、トランジスタ２１は、トランジスタ２０よりも高い増
幅度を有し、達成される電力（電流と電圧の積）はどち
らのトランジスタでもほぼ同じである。高圧ＭＯＳトラ
ンジスタ２０，２１と相補関係の高圧ＭＯＳトランジス
タを製造するには、第１図に参照番号２２で示すｐチャ
ネル高圧トランジスタの実施例において、ｎ形領域１１
及び同１２と同様にトランジスタを囲むｎ形領域１３に
、ｐ＋形ドレイン領域３６を囲み且つ前記領域１１と同
様に作用する補助的な領域１７を形成する。
この領域１７は、導電タイプが基板１０の導電タイプと
一致し、ドーピング度が領域１３のドーピング度と同じ
かまたはこれよりも低くなるようなドーピング濃度でド
ーピング処理することにより形成される。このｐチヤネ
ル高圧トランジスタ２２のソースは、ソース用の接点３
３と接触するｐ＋形領域４１によつて形成される。
ｐ＋形領域４１とオーバーラツプさせてｎ＋形領域４０
を設ける。このように構成すれば、ソース用の接点３３
と領域１３とが直接接触するから、ソース用の接点３３
と領域１３との間に電位差が発生するおそれはない。こ
のトランジスタ２２のチャネルは、領域４１と領域１７
との間に位置し、薄い酸化膜を介してゲート電極３４と
接する。以上の説明から明らかなように、本発明の方法
は、種々のタイプのｎチャネル高圧トランジスタ及びｐ
チャネル高圧トランジスタを製造するため、ｎ形領域１
１，１２及び１３を形成するための単一の処理工程、ｐ
チャネル高圧トランジスタ２２の領域１７を形成するた
めの補促的処理工程、及びｎチャネル高圧トランジスタ
２０及び２１の比較的深い領域３０ａを形成するための
ドーピング及び後続拡散処理工程だけで足りるという決
定的な利点を提供する。
その他の領域は、すべて高圧トランジスタ２０，２１及
び２２に共通の単一の処理工程で形成することができる
。即ち、ｐ＋形領域３０ｂ，３６及び４１と同様ｎ形領
域３１，３２及び４０も単一処理工程で形成される。以
上に述べた方法は、ｎ及びｐチャネル低圧トランジスタ
及びバイポーラ・トランジスタの製造にも応用できる。
第１図に参照番号２３で示すｎチヤネル低圧トランジス
タを製造するためには、高圧トランジスタに対しｎ＋形
領域３１，３２及び４０を形成する時、同時にこのトラ
ンジスタ２３のソース及びドレインをそれぞれ形成する
２つのｎ＋形領域５０及び５１を半導体基板１０中に形
成するだけでよい。
これらの領域は、ソース用の接点５２及びドレイン用の
接点５３と接触すると共に、領域５０，５１間のチャネ
ルを介してゲート用の接点５４と接触する。第１図に参
照番号２４で示すｐチヤネル低圧トランジスタを製造す
るには、高圧トランジスタに対しｎ形領域１１，１２及
び１３と同時に対応するｎ形領域１４を形成した後、高
圧トランジスタのｐ＋形領域３０ｂ，３６及び４１と共
にソース及びドレインを形成するｐ＋形領域６０及び６
１を前記領域１４中に形成し、ここでもソース用の接点
６２、ドレイン用の接点６３及びゲート用の接点６４と
の接触が行なわれるようにする。
第１図に参照番号２５で示すバイポーラ・トランジスタ
を製造するには、トランジスタ２０または同２１の領域
３０ａまたはトランジスタ２２の領域１７と同時に形成
されるｐ形のベース領域７０と、領域３１，３２，４０
と同時に形成されるｎ＋形のエミツタ領域７１とを具備
する公知の平面構造を領域１１乃至１４と同時に形成さ
れたｎ形領域１５中に配置する。ｎ形領域１５は、ここ
ではトランジスタのコレクタを形成する。接触は、ベー
ス接点７３、エミツタ接点７４及びコレクタ接点７５を
介して行なわれる。コレクタのｎ＋形領域７２も他のす
べてのｎ＋形領域と同時に１つの処理工程で集積回路中
に形成される。特に上記方法で製造される高圧ＭＯＳト
ランジスタを利用してパワートランジスタのスイツチン
グを行なうスイツチ回路の実施例を以下に説明する。第
２図は、互いに直列に接続された２つの相補型高圧ＭＯ
Ｓトランジスタ１００及び１０１でパルス状の交流電圧
をスイツチングするための実施態様を示す。
スイツチングすべきパルス状の交流電圧Ｖｖは、端子１
０７と１０８に印加される。スイツチングすべき電圧に
は、それぞれアースを挟んで配置した容量分圧器を構成
するコンデンサ１０２，１０３又は１０４，１０５が接
続し、各分圧器のタツプは、トランジスタ１００及びト
ランジスタ１０１のゲートにそれぞれ接続する。トラン
ジスタ１００及び１０１の被制御側の接続点には、容量
負荷として作用する出力コンデンサ１０６が接続し、出
力端子１０９に出力電圧が現われる。ここで、第２Ａ乃
至２Ｅ図に従つて上記回路構成の動作態様を説明する。
第２Ａ及び２Ｂ図は、端子１０７及び１０８に現われる
スイツチングすべき電圧の正及び負半波電圧Ｖｖをそれ
ぞれ時間ｔの函数として示す。スイツチングすべき交流
電圧の正半波電圧において、トランジスタ１００のゲー
トと接続する容量分圧器のコンデンサ１０２及び１０３
は、第２Ｃ図に示す電圧変化に従つて充電され、この分
圧器のタツプ（コンデンサ１０２と同１０３との間の接
続点）におけるゲート電圧は容量分圧比によつて決定さ
れる。このゲート電圧に応じてトランジスタ１００が導
通するから、第２Ｅ図に示すように出力コンデンサ１０
６が充電され、出力端子１０９に出力電圧の正半波電圧
が形成される。第２Ｃ図及び第２Ｄ図に破線で示した台
形の波形は、比較のためにそれぞれ第２Ａ図及び第２Ｂ
図に示した波形をひき写したものである。スイツチング
すべきパルス状の交流電圧の負電圧については、第２Ｂ
図に対応する第２Ｄ図に示すように容量分圧器のコンデ
ンサ１０４，１０５が充電されるから、トランジスタ１
０１が導通し、出力コンデンサ１０６の充電状態は第２
Ｅ図に示すように負出力半波電力に切換わる。正または
負半波電圧におけるトランジスタ１００及び１０１の導
通は、分圧器を構成するコンデンサの容量値を選択する
ことによつて設定することができるから、トランジスタ
１００及び１０１の実効ゲート電圧と併せて導電率を調
整することによつて両トランジスタの不導通または導通
状態を発生させることができる。
第３図は、パルス状の直流電圧Ｖをスイツチングするス
イツチ回路の一実施態様を示す。
このスイッチ回路では、スイツチングすべきパルス状の
直流電圧Ｖが入力される端子１１３に対し出力コンデン
サ１１４と直列に高圧ＭＯＳトランジスタ１１０が接続
してある。端子１１３におけるスイッチングすべきパル
ス状の直流電圧にはコンデンサ１１１及び１１２から成
る容量分圧器も接続し、そのタツプ（コンデンサ１１１
と同１１２との接続点）にスイツチング・トランジスタ
１１０のゲートが接続している。高圧ＭＯＳスイツチン
グ・トランジスタのスイッチング特性が容量分圧器の分
圧比だけで決定される第２図図示の実施態様に加えて、
第３図図示の回路構成では、端子１１５に入力されるク
ロツク信号の制御下に、端子１１７に入力される制御電
圧Ｖ。
をスイツチング・トランジスタ１１０のゲートへ人力さ
せる高圧ＭＯＳ制御トランジスタ１１６を組込んでいる
。スイツチングすべきパルス状の直流電圧Ｖが入力され
る前に、制御電圧Ｖ。
は、端子１１５に現われるクロックパルスの制御下に制
御トランジスタ１１６を介してスイツチング・トランジ
スタ１１０のゲートに供給され、コンデンサ１１１，１
１２の充電が行なわれる。制御電圧ＶＯが負であるか正
であるかに従い、制御電圧と容量分圧器を介してパルス
状の直流電圧から形成されたゲート電圧との重畳により
種々の実効ゲート電圧が形成される。
即ち、制御電圧ＶＯを選択することにより実効ゲート電
圧を高くしたり低くしたりでき、従つて、スイツチング
・トランジスタ１１０のスイツチング状態を制御するこ
とができる。第４図及び第６図は、パルス状の交流電圧
をスイツチングするプツシユプル回路構成の一実施態様
を示し、これは、第２図図示実施態様を第３図図示実施
態様に制御電圧によつて匍卿するようにした構成である
。
この回路構成は、端子１２２及び同１２３に入力される
パルス状の交流電圧に直列接続する２つの相補型高圧Ｍ
ＯＳスイツチング・トランジスタ１２０及び１２１を含
む。
スイツチングすべきパルス状の交流電圧にはアースを挟
んでそれぞれ容量分圧器を構成するコンデンサ１２４，
１２５及び１２６，１２７が接続し、分圧器のタツプは
それぞれスイツチング・トランジスタ１２０，１２１の
ゲートに接続している。スイツチング・トランジスタ１
２０及び１２１の被制御側の接続点は出力コンデンサ１
２８を介して接地し、出力端子１２９に出力電圧が現わ
れる。端子１３１及び１３５を介して制御トランジスタ
１３０，１３３のゲートに与えられるクロツク信号に応
じて、制御電圧Ｖ。
は、高圧ＭＯＳ制御トランジスタ１３０，１３３を介し
てスイッチング・トランジスタ１２０，１２１のゲート
にそれぞれ供給される。第４Ａ及び４Ｂ図は、各々スイ
ツチング・トランジスタ１２０及びスイツチング・トラ
ンジスタ１２１を制御する制御電圧Ｖ。
の経時変化を示す。この制御電圧Ｖ。は、スイツチング
すべきパルス状の交流電圧の１サイクル毎にスイツチン
グ・トランジスタ１２０，１２１の導通を助けるような
極性のパルスを含む。第４Ｃ図及び第４Ｄ図は、スイツ
チング・トランジスタ１２０，１２１のゲートに制御電
圧を導通するように制御トランジスタ１３０，１３３の
ゲートに入力されるクロツク信号の経時変化を示す。
クロツク信号は、スイツチングすべきパルス状の交流電
圧１サイクルごとに２つのパルスを含み、このパルスが
制御トランジスタ１３０，１３３を導通させる。クロッ
ク信号の１つのパルスに呼応して、スイツチング・トラ
ンジスタ１２０，１２１の導通を維持する制御電圧Ｖ。
のパルスがスイツチング・トランジスタ１２０，１２１
のゲートに供給される。従つて、スイッチング・トラン
ジスタ１２０，１２１のゲート電圧変化を示す第４Ｅ図
及び第４Ｆ図から明らかなように、比較的大きい振幅の
ゲート電圧パルスがスイツチング・トランジスタ１２０
及び１２１を導通状態にし、従つて、第４Ｇ図に示すよ
うに、比較的大きい振幅のスイツチングすべきパルス状
の交流電圧が出力端子１２９に現われる。スイツチング
・トランジスタ１２０，１２１の導通状態に関与する制
御電圧Ｖ。
は第５Ａ図及び第５Ｂ図に示すように、スイツチング・
トランジスタ１２０，１２１をほぼ不導通状態に保持す
る一定電圧レベルである。スイツチングすべきパルス状
の交流電圧の１サイクルごとに現われるクロツク信号パ
ルスによつてこのような電圧がスイツチング・トランジ
スタ１２０及び１２１のゲートに供給される時、スイツ
チング・トランジスタ１２０，１２１は、ほぼ不導通状
態に留まる。第５Ａ図乃至第５Ｇ図は、第５Ａ図及び第
５Ｂ図に示す一定の制御電圧レベルに対して、第４図図
示回路構成と同じ第５図図示回路構成のスイツチング動
作を示す。第５Ｇ図図示の出力電圧グラフから明らかな
ように、両方のスイツチング・トランジスタ１２０及び
１２１は第５Ａ図及び第５Ｂ図図示の制御電圧レベルに
基づき事実上不導通状態にされたままであるから、出力
電圧は、出力における浮遊容量によつて生じる事実上無
視できる程の小さい振幅で横軸を中心に変動する。上記
の実施例とは異なり、出力における誘導性負荷、オーム
負荷または複合負荷との連携でスイツチ回路を動作させ
ることも可能である。本発明のスイッチ回路は、公知の
高圧スイツチング・トランジスタで構成することもでき
る。
しかし、このようなスイツチ回路としては、本発明に従
つて構成されたスイツチ回路を使用することが好ましい
。なぜなら、公知の素子に比較してスイツチング動作に
伴う電力損が極めて小さいという点で多方面の応用を可
能にするという著しい利点を有し、特に、破壊電圧が高
いという利点を具えるからである。
【図面の簡単な説明】
第１図は、本発明の製法に従つて製造されたＭＯＳ集積
スイツチ回路である。 第２図は、交流出力回路をスイツチングするスイツチ回
路の一実施態様であり、第２Ａ乃至第２Ｅ図は、第２図
に示した装置の各部における電圧の経時変化を示す図で
ある。第３図は、クロツク信号に応じて制御電圧をスイ
ツチング・トランジスタのゲートに供給するためのクロ
ツク信号制御高圧ＭＯＳ制御トランジスタを高圧ＭＯＳ
スイツチング・トランジスタに補促して一極性のパルス
状電圧をスイツチングするスイツチ回路の一実施態様で
ある。第４図及び第５図は、パルス状の交流電圧をスイ
ツチングするプツシユプル回路構成の一実施態様を示し
、第４Ａ乃至４Ｇ図は、制御電圧がパルス状に変化する
場合の第４図示装置における各部の電圧の経時変化を示
し、第５Ａ乃至５Ｇ図は、制御電圧が一定レベルである
場合の第５図図示装置における各部の電圧の経時変化を
示す。１０・・・・・・半導体基板、１６・・・・・・
酸化膜、２０乃至２５・・・・・・トランジスタ、３３
，５２，５３，５４，６２，６３，６４・・・・・・接
点、１０２乃至１０５，１１１，１１２，１２４乃至１
２７・・・・・・コンデンサ、１１０，１２０，１２１
・・・・・・スイツチング・トランジスタ、１３０，１
３３・・・・・・制御トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ ある導電タイプの低ドープ半導体基板中に、該半導
    体基板の導電タイプとは逆導電タイプでありドリフト領
    域を含む領域を有する高圧ＭＯＳトランジスタを含む集
    積回路から成るスイッチ回路であつて、少なくともドレ
    イン領域３２がドリフト領域を含む領域１１、１２で完
    全に囲まれているある導電タイプの高圧ＭＯＳトランジ
    スタ２０と、ドレイン領域３６が、ドリフト領域を含む
    領域１７によつて完全に囲まれ且つ半導体基板１０とは
    逆導電タイプの領域１３によつて完全に囲まれている相
    補的な導電タイプの高圧ＭＯＳトランジスタ２２とを含
    むモノリシック集積回路であることを特徴とする電力回
    路用スイッチ回路。 ２ 互いに相補関係の高圧ＭＯＳトランジスタを１対ず
    つドレイン３５で接続したことを特徴とする特許請求の
    範囲第１項に記載の電力回路用スイッチ回路。 ３ モノリシック集積回路がそれぞ連係の高圧ＭＯＳト
    ランジスタ１２０、１２１と相補的な関係にあり、ドレ
    インが連係の高圧ＭＯＳトランジスタのゲートと接続す
    る高圧ＭＯＳトランジスタ１３０、１３３を含むことを
    特徴とする特許請求の範囲第１項または第２項に記載の
    電力回路用スイッチ回路。 ４ 前記モノリック集積回路が、ドレインがそれぞれ連
    係のトランジスタ１３０、１３３のソース及びゲート電
    極と接続する相補型低圧ＭＯＳトランジスタ２３、２４
    を含むことを特徴とする特許請求の範囲第３項に記載の
    電力回路用スイッチ回路。 ５ 対をなす相補型高圧ＭＯＳトランジスタ１１０及び
    同１１６を含むモノリシック集積回路、から成るスイッ
    チ回路であつて、各高圧ＭＯＳトランジスタ１１６のド
    レインが他方の高圧ＭＯＳトランジスタ１１０のゲート
    と接続し、該高圧ＭＯＳトランジスタ１１０のドレイン
    が、モノリシック集積回路の出力を介して負荷１１４と
    接続し、該トランジスタ１１０のソース端子１１３がパ
    ルス状高電圧源Ｖと接続することを特徴とする電力回路
    用スイッチ回路。 ６ モノリシック集積回路が、出力が互いに接続し、且
    つ、ソース端子１２２、１２３に補完的な高電圧パルス
    が時間的にずれて印加される対をなす高電圧ＭＯＳトラ
    ンジスタ１３０、１２０、１３３、１２１を含むことを
    特徴とする特許請求の範囲第５項に記載の電力回路用ス
    イッチ回路。 ７ 高圧ＭＯＳトランジスタのための軽度のドーピング
    を施した半導体基板中に、ドリフト領域を含み該半導体
    基板とは導電タイプが逆の領域を形成する高圧ＭＯＳト
    ランジスタを含み、ドリフト領域を含む領域（例えば１
    １）を、唯一回のドーピング処理工程で、高圧ＭＯＳト
    ランジスタ（例えば２０）の少なくともドレイン領域３
    ２を完全に囲むような寸法設定で形成することを特徴と
    するＭＯＳ集積スイッチ回路の製法。 ８ ドリフト領域を含む領域１２、１３がトランジスタ
    ２１、２２を完全に囲むように作られている別の高圧Ｍ
    ＯＳトランジスタを形成することを特徴とする特許請求
    の範囲第７項に記載のＭＯＳ集積スイッチ回路の製法。 ９ 相補型高圧ＭＯＳトランジスタ２２を製作するため
    、半導体基板１０とは反対の導電タイプを有する領域１
    ３に、ドリフト領域を含み且つドレイン領域３６を完全
    に囲む領域１７を形成することを特徴とする特許請求の
    範囲第８項に記載のＭＯＳ集積スイッチ回路の製法。 １０ 半導体基板１０とは反対の導電タイプを有する領
    域１１乃至１５をインプランテーシヨン処理びこれに続
    く拡散処理によつて形成することを特徴とする特許請求
    の範囲第７項から第９項までのいずれか１項に記載のＭ
    ＯＳ集積スイッチ回路の製法。 １１ 相補型高圧ＭＯＳトランジスタのドリフト領域を
    含む領域１７を、基板１０と同じ導電タイプにし且つ高
    々領域１３と同程度のドーピング濃度にドーピング処理
    することを特徴とする特許請求の範囲第９項または第１
    ０項に記載のＭＯＳ集積スイッチ回路の製法。 １２ 相補型高圧ＭＯＳトランジスタのドリフト領域を
    含む領域を、好ましくは表面酸化物を通して行なわれる
    インプランテーシヨン処理及びこれに続く拡散処理によ
    つて形成することを特徴とする特許請求の範囲第１１項
    に記載のＭＯＳ集積スイッチ回路の製法。 １３ 相補型低圧ＭＯＳトランジスタ２３、２４の製造
    に際して、チャネルの導電タイプを決定するために半導
    体基板１０とは導電タイプが反対の領域１１乃至１５を
    形成することを特徴とする特許請求の範囲第７項から第
    １２項までのいずれか１項に記載のＭＯＳ集積スイッチ
    回路の製法。 １４ バイポーラ機能ユニット２５の製造に際しても半
    導体基板１０とは導電タイプが反対の領域１１乃至１５
    を形成することを特徴とする特許請求の範囲第７項から
    第１３項までのいずれか１項に記載のＭＯＳ集積スイッ
    チ回路の製法。
JP55133075A 1979-10-09 1980-09-26 電力回路用スイツチ回路及びｍｏｓ集積スイツチ回路の製法 Expired JPS5943096B2 (ja)

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