KR20010015835A - 반도체 장치 - Google Patents

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KR20010015835A KR1020007005580A KR20007005580A KR20010015835A KR 20010015835 A KR20010015835 A KR 20010015835A KR 1020007005580 A KR1020007005580 A KR 1020007005580A KR 20007005580 A KR20007005580 A KR 20007005580A KR 20010015835 A KR20010015835 A KR 20010015835A
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루딕후이즈아드리아너스더블유
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

(반)브리지와 같은 횡형 DMOST 타입의 트랜지스터를 구비하는 회로의 중요한 응용에서, 출력단의 전압은 유도성 부하의 경우에 공급 전압이나 접지보다 높거나 낮을 것이다. 기판으로의 전하 캐리어의 주입은, 저측 트랜지스터의 드레인(18)을 상기 p형 매립층 하부의 p형 매립층(13) 및 n형 매립층(14)에 의해서 기판으로부터 칸막이함으로써, 방지할 수 있다. n형 매립층과 n형 드레인 사이의 기생 npn 작용을 방지하기 위해서, 트랜지스터 가장 자리의 백게이트 영역(16a, 16c) 뿐만 아니라, 트랜지스터 중앙에서의 백게이트 영역(16b)도 p형 웰 등에 의해서 p형 매립층에 연결한다. 그 결과, 상대적으로 고저항 매립층 전체에 대해서 전위가 규정되어, 상기 npn 작용은 방지된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
그러한 장치는, 특히, 미국 특허 US-A 5,146,298호에 개시되어 있다.
종종 LDMOST라고 칭해지는 횡형 DMOS 타입의 트랜지스터는, 대개 대전류를 턴온 및 톤오프하기 위한 전원 회로에서 스위치로 사용된다. 예를 들어, 주지된 회로로는, 전류가 부하를 통해서 두 방향으로 전송될 수 있는 (반) 브리지 회로가 있다. 통상적으로 이 회로에는, 고전압과 저전압 사이에 n 채널형의 두 트랜지스터가 직렬로 배치된다. 여기에서 한 트랜지스터(이하, 저측 트랜지스터나 LS 트랜지스터라고 칭함)는 저전압에 연결되고, 다른 한 트랜지스터(이하, 고측 트랜지스터나 HS 트랜지스터라 칭하)는 고전압에 연결되며, LS 트랜지스터의 드레인 및 HS 트랜지스터의 소오스는 둘다 출력단을 통해서 부하에 연결된다. 트랜지스터의 게이트는 트랜지스터를 교대로 턴온 및 턴오프하는 제어 회로에 연결된다. 이 제어 회로는 한 트랜지스터가 온 상태이면, 다른 트랜지스터는 오프 상태가 되게한다. 이들 및 다른 출원에 있어서, 트랜지스터는 종종 유도성 부하에 종속된다. 그 결과, 트랜지스터가 "온" 상태의 컨턱팅에서 "오프"상태의 비컨덕팅으로 전환하면, 상술한 브리지 회로등의 경우에 출력단 상의 전압은 고 공급 전원보다 높아지거나 저 공급 전원보다 낮아진다. 이로 인해서, LS 트랜지스터의 드레인이 기판에 대해 pn접합을 형성하는 실시예에서, 이 pn접합은 동작 중에 순방향 전극이되어 기판으로 전자를 주입한다.
LS 트랜지스터의 드레인 기판에 대해 pn 접합을 형성하지 않지만 대신에 상기 p형 층 영역 n형 매립층에 의해서 p형 기판으로부터 절연되는 p형 층 영역을 갖는 개시된 문단에서 설명된 유형의 LDMOST에서, 이 기판으로의 최소 전하 캐리어 주입은 불가능해지거나, 적어도 실질적으로 감소한다.
상술한 특허 US-A 5,146,298호의 도 4에는 p형 기판 상부의 n형 에피층과 이중 매립층을 구비한 구조가 도시되어 있다. 제 1 도전형(예를 들어, p형)의 상기 층영역은 n형 매립층에 의해서 기판으로부터 절연되는 제 2 매립층에 의해서 형성된다. p형 매립층은 트랜지스터가 형성되는 n형 에피택셜층의 고립된 부분으로부터 n형 매립층을 격리시킨다. 고립 부분은 p형 매립층에 연결되고 매립층의 전기적 접속을 형성하는 깊은 p형 절연 영역에 의해서 범위가 정해진다. 동작 중에, 드레인의 전압이 저 공급 전압보다 낮아지는 경우, 드레인과 p형 매립층 사이의 pn 접합은 드레인에서 기판으로의 pn 접합 대신에 순방향 전극이 되므로, 기판으로의 주입은 불가능하다.
그러나, 그러한 구성에서는 실제로 새로운 결함이 발견되었고, 특히 처리되는 전류에 관련해서 트랜지스터의 크기가 증가되는 결함이 발견되었다. 예를 들어, 드레인 상의 양의 고전압에 대해서, 드레인은 콜렉터로서 동작하고, 매립된 p형층은 베이스로서 동작하고, 매립된 n형층은 에미터로서 동작하는 수직 npn 작용이 발생할 수도 있다. 또한, 그러한 npn 작용은 드레인 상의 큰 dV/dt의 경우에 동적 조건 하에서도 발생할 수도 있다. 본 발명의 목적은, 특히, 기판으로의 최소 캐리어 주입과 별개로 드레인 및 매립된 n형 층 사이의 npn 작용도 방지하기 위한 것이다. 이들 달성하기 위해서, 개시된 문단에서 설명된 유형의 반도체 장치는, 백 게이트 영역이 제 1 도전형 영역에 의해서 상기 제 1 도전형의 층 영역에 각기 전기적으로 연결되는 것이 특징이다.
특히, 본 발명은 기생 npn 작용을 기생 npn 트랜지스터의 베이스가되는 p형 매립층의 상대적으로 높은 저항으로 연결한다는 인식에 기초한다. 알려진 장치에 있어서, 매립 p형 층은 p형 고립 절연부를 통해서 트랜지스터가 형성되는 고립 영역의 가장 자리에 연결된다. 여기에서 중요한 점은, 특히 보다 큰 크랜지스터의 경우, 수직 npn 작용을 일으키는 전압 강하를 발생하는 트랜지스터 중앙에서의 누설 전류는 큰 저항을 통해서 제거되어야한다는 것이다. 트랜지스터의 중앙에서도 매립층을 연결함으로써, 즉, 트랜지스터의 백게이트 영역을 통해서, 실질적으로 저항을 감소시켜서 기생 npn 작용을 방지하거나 적어도 실질적으로 기생 npn 작용을 방지할 수 있다.
유의할 점은, 상기 p형 층 영역이 항상 매립층이 되도록 구현되어야 하는 것은 아니라는 점이다. 예를 들어, 에피택셜층이 동일한 도전형인 예에서, p형 매립층을 없애고, 백게이트 영역과 제 2 도전형의 매립층 사이에 형성된 애피택셜의 층 부분에 의해서 층 영역이 형성될 수도 있다. 그러나, 상술한 제 1 도전형의 층 영역은 에피택셜과 기판 사이의 계면에서 형성되는 매립층에 의해서 형성되는 것이 가장 바람직하다. 상이한 도전형의 두 매립층의 사용하면, 에피택셜이 n형이든지 p형이든지 상관없이 효과가 있다.
여러 표준 CMOS 나 BICMOS 공정과 양립할 수 있는 실시예에서, 에피택셜은 기판과 동일한 전도성으로 되고, 드레인 영역은 실질적으로 제 1 도전형의 인접한 백게이트 영역 사이에서 확장되는 드레인 확장부를 각기 형성하는 다수의 상호 분리된 저농도 도핑 영역을 포함하는 포함하여, 백게이트 영역과 제 1 도전형의 매립 영역 사이의 에피택셜층 부분이 백 게이트 영역과 이 매립 영역 사이의 도전성 접속을 형성하도록 남기는 것을 특징으로 한다. 여러 바이폴라 공정과 양립할 수 있는 실시예에서는, 에피택셜이 제 1 도전형이고, 상기 부분은, 제 1 도전형 매립층에 의해서 매립층으로부터 전기적으로 절연되고, 제 1 도전형 도핑 영역은 백게이트 각각과 매립층 사이에 형성되며, 제 1 도전형의 상기 도핑 영역은 백 게이트 영역과 제 1 도전형 매립층 사이의 도전성 접속을 형성하도록 트랜지스터를 형성하는 점이 특징이다.
본 발명에 따른 LDMOS의 중요한 응용은, (반) 브리지 회로내의 LS 스위칭 트랜지스터이다. 본 발명에 따른 반도체 장치의 다른 실시예는, 고전압용 제 1 접속 단자와 저전압용 제 2 접속 단자를 구비하되, 트랜지스터의 소오스 영역이 저전압용 접속 단자에 연결되고, 트랜지스터의 드레인이 출력 단자 및 그의 드레인 영역이 제 1 접속 단자에 연결되는 제 2 트랜지스터의 소오스 영역에 연결되는 반 브리지 회로를 포함하는 것을 특징으로 하는 장치이다.
본 발명에 따른 이들 및 다른 실시예는 후술하는 실시예를 참조한 설명에 의해서 명백해질 것이다.
본 발명은, 횡형 DMOS 타입의 반도체 장치를 구비한 반도체 장치에 관한 것으로서, 그 횡형 DMOS 타입의 반도체 장치는 제 1 도전형의 반도체 기판을 구비하고 그 기판 상에 형성되는 반도체 몸체와, 상기 반도체 몸체의 표면 상에 보더링된(bordering) 에피택셜 반도체층을 포함하고, 상기 반도체 몸체는 상기 에피택셜층과 기판 사이의 계면에서 상기 층 영역과 기판 사이에 연장되고, 서로 절연되는 제 1 도전형의 층 영역 및 그 반대의 제 2 도전형 영역, 표면상에 보더링되고 각기 제 2 도전형의 소스 영역이 각기 형성된 상호 분리된 적어도 3개의 제 1 도전형 백게이트 영역 및 상기 백게이트 영역들 사이에 위치하고, 상기 에피택셜층 부분에 형성될 상기 매립층과 표면 사이에 위치하는 제 2 도전형의 저농도로 도핑된 중간 드레인 확장부에 의해서 상기 백게이트 영역으로부터 분리되며, 제 2 도전형의 고농도로 도핑된 표면 영역 형태의 다수의 드레인 영역이 포함된다.
도 1은 본 발명에 따른 트랜지스터가 형성된 브리지 회로의 회로도,
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도,
도 3은 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도.
유의해야할 점은 개략적으로 도시된 것으로서, 비례척도를 고려하지 않았으며, 특히, 두께 방향의 면적이 횡방향의 면적에 비해서 지나치게 과장되어 있다.
도 1에는, 하나는 고전압용 접속 단자 Vh이고 다른 하나는 저전압용 접속 단자 Vl인 두 개의 접속 단자가 도시되어 있다. 예를 들어, 그 저전압은 접지 될 것이고, 고전압은 예를 들어 몇 십 볼트일 것이다. 회로는 접속 단자 Vh및 Vl사이에 두개 n채널 DMOS 트랜지스터 T1 및 T2가 직렬로 배치된 형태의 제 1 반브리지를 포함한다. 그 T1의 드레인으로 고전압이 제공되고, T2의 소오스로 저전압이 제공된다. 트랜지스터 T1 및 T2는 각기 상술한 HS(high side) 트랜지스터 및 LS(low side) 트랜지스터가 된다. T1의 소오스 및 T2의 드레인은 반브리지의 출력단(2)에 연결된다. 본 실시예에서, 회로에는 HS 트랜지스터 T3, LS 트랜지스터 T4 및 출력단(3)을 구비하고 제 1 반브리지와 결합하여 전체 브리지 회로를 구성하는 제 2 반브리지가 포함된다. 또한, 도면에는 백 게이트 영역과 트랜지스터의 드레인 사이의 pn 접합을 나타내는 4개의 다이오드 D가 도시되어 있다. 출력단(2,3)은 간단히 하기 위해서 유도성 저항으로서 도시한 유도성 부하(4)에 연결된다. 트랜지스터의 게이트는 도전성과 비도전성이 교번되게하는 제어 회로(5)에 연결된다. 예를 들어, 동작 중에 제 1 트랜지스터 T1 및 T4는 온 상태로 놓여, 부하(4) 내의 전류가 오른쪽으로 간다. 다음 단계에서, 트랜지스터 T1 및 T4는 오프 상태로 놓이고, 트랜지스터 T2 및 T3가 온 상태로 놓인다. 그 결과, 부하(4) 내의 전류는 왼쪽으로 간다. 두 상태 사이에서, 모든 트랜지스터는 짧은 주기의 시간 동안 오프 상태에 놓인다. 트랜지스터 T1 및 T4를 톤 오프하면, 노드(2,3) 상의 전압은 유도성 부하에 의해서 Vl보다 낮아지거나 Vh보다 높아져서, 이들 트랜지스터의 백 게이트 다이오드 D가 순방향 바이어스된다. 상술한 바와 같이, 트랜지스터는 기판으로 주입되는 전하와 같이 이들 고전압이나 저전압의 악영향을 제거하는 방식으로 제조되는 것이 바람직하다. T2의 드레인이 기판에 다이오드를 형성하고, 기판이 V1에 연결된 경우, 전하는 기판으로 주입될 것이다.
도 2에는 본 발명의 바람직한 일 실시예에 따른 LDMOST의 단면이 도시되어 있다. 장치는 본 실시예에서는 실리콘으로 이루어지지만 다른 적절한 반도체 재료로 대체될 수 있는 반도체 몸체(10)로 이루어진다. 반도체 몸체(10)는 제 1 도전형(본 실시예에서는 p형)의 기판(11)과, 그 기판에 형성되는 반대 도전형인 제 2 도전형(본 실시예에서는 n형)의 에피택셜층(12)으로 이루어진다. 반도체 몸체에는 또한 기판과 에피층의 계면 근방에 형성되는 p형 층영역(본 실시예에서는 매립층(13))을 더 포함한다. p형 매립층(13)은, p형 매립층(13)에 의해서 n형 에피층으로부터 교대로 격리되는 n형 중간 매립층(14)에 의해서 p형 기판(11)으로부터 분리된다. 에피층(12)에는, p형 매립층(13)에 연결되고 이 매립층과 함계 에피층 내의 전기적으로 고립된 영역(island)을 규정하는 깊은 p형 절연 영역(15)이 형성된다. 이 고립 영역에서, 3개의 상호 분리된 p형 표면 영역(16a, 16b, 16c)가 형성되어, LDMOS 트랜지스터의 백게이트 영역을 이룬다. 도 2에 도시된 실시예에서는 단지 3개의 백게이트 영역을 포함한다. 물론, 스위칭될 전류의 크기에 따라서 3개 이상의 백게이트 영역을 포함할 수 있다. 트랜지스터의 소스는, 중앙 백게이트 영역(16b)이 두 n형 표면 영역(17)을 포함하는 반면, 각기 단일 n형 도핑 영역을 포함하는 두 개의 최외곽 백게이트 영역(16a, 16c)의 n형 표면 영역(17) 형태로 형성된다. 드레인은 백게이트 영역 사이에 위치하고, 저농도로 도핑된 n형 드레인 확장부(19)내의 반도체 몸체 범위 내에 있는 다수의 고농도로 도핑된 n형 표면 영역(18)을 포함한다. 적절한 도핑 농도를 갖는 n형 에피층을 사용하면, 드레인 확장부는 에피층 일부분으로 형성될 것이다. 본 실시예에 있어서, 드레인 확장부는 에피층에 형성된 영역으로 이루어진다.
본 발명에 따라서, 트랜지스터의 가장 자리에서의 백게이트 영역(16a, 16c) 뿐만 아니라 트랜지스터 범위 내의 백게이트 영역(즉, 본 실시예에서 영역(16b))도 p형 접속 영역에 의해서 p형 매립층(13)으로 연결된다.
트랜지스터에는 도핑된 폴리실리콘으로된 게이트(21)가 더 포함되며, 그 게이트(21)는 상대적으로 얇은 게이트 산화물에 의해서 백게이트 영역 내의 채널로부터 분리되고, 상대적으로 두꺼운 산화물(22)에 의해서 분리되는 드레인 확장부까지 필드 플레이트(field plate)로서 확장된다. 장치의 표면은 유리층(glass layer)과 같은 절연층(23)으로 피복된다. 이 층에 형성된 접촉창을 통해서, 소오스 및 드레인 영역은 각기 소오스 접촉부(24)와 드레인 접촉부(250)에 연결된다. 통상적으로, 백게이트 영역(16)도 소오스 접촉부에 연결된다. 본 실시예에 있어서, n형 매립층(14)도 깊은 n형 영역(26) 및 소오스 접촉부(24)를 통해서 소스에 연결되지만, 적절한 전압을 대신 공급할 수도 있다. 도면에 도시된 구조의 하부는, 표면 하부에서 에피층의 기판(11)까지 확장된 깊은 p형 확산(도시 생략됨)과 같은 통상적인 방식의 다른 회로 요소로부터 절연될 수 있다.
트랜지스터가 도 1에 도시된 브리지 회로의 LS 트랜지스터 T2로서 사용되고, 드레인(18,19) 상의 전압이 낮은 공급 전원보다 낮아지는 경우, 전하 캐리어가 층(14)에 의해서 제거되는 이중 매립층(13,14)에 의해서, 전하 캐리어가 기판(11)으로 주입되는 것이 방지된다. 중앙 백게이트 영역(16b) 하부의 p형 웰은 p형 매립층(13)의 최중앙부를 소오스 회로에 대해서 단락 회로인 이 영역을 통해서 전원 공급부 V1으로 연결한다. 그 결과, 상대적으로 고저항의 p형 매립층(13) 내의 전위는 그 층 전체에 대해서 적절히 기설정되고, V1과 동일하거나 실질적으로 동일하다. 매립층(13)의 상대적으로 높은 저항으로 인해서 p형 웰(20)이 없이 발생될 상술한 기행 npn 작용은 간단한 방식에 의해서 방지된다.
도 3에는 도 2에 도시된 실시예의 변형예가 개략적으로 도시되어 있다. 간단히 하기 위해서, 도 3내의 일치하는 부분은 도 2에서와 동일한 참조 번호를 부여한다. 또한, 필드 산화물(22)과 같은 본 발명의 필수 구성요소가 아닌 부분은 생략하고, 게이트 및 접촉부는 개략적으로 도시한다. 도 3에 도시된 실시예는, 이 경우에 3 개 이상인 백게이트 영역의 수와는 별개로, n형 에피층(12) 대신에 p형 에피층이 있는 점이 다르다. 다른 영역의 도전형은 동일하다. 트랜지스터의 도시 영역은 최대 백게이트 영역(16)까지 확장된 저농도로 도핑된 n형 드레인 확장부(19)만이 포함되어, 백게이트(16)의 하부에 p형 에피층 부분(27)이 남는다. 이들 에피층 부분은 상대적으로 저항이 높은 p형 매립층(13) 및 백게이트 영역(16)을 서로간에 그리고 소오스 접촉(24)으로 연결되어, n형 매립층(14)과 드레인(18) 사이의 기생 npn 작용을 효과적으로 방지한다.
본 발명은 상술한 실시예에 의해서 한정되지 않고, 본 발명의 사상 범주 내에서 당업자에 의해서 여러 변형이 이루어질 수 있음은 명백해질 것이다. 예를 들어, 도 3에 따른 실시예의 변형에서, 드레인과 n형 매립층 사이에 형성된 제 1 도전형(즉, p형)의 상기 층 영역의 경우, p형 매립층(13)이 생략될 수 있도록 p형 에피층 에피층의 두께 및 농도의 적절한 선택이 가능하다. 또한, 상술한 예에서 다양한 여역의 도전형은 반대로 될 수도 있다. 상술한 T1 및 T2의 결합도 전원 전환 회로와 같이 (반) 브리지 회로와는 다른 회로에서 사용될 수 도 있다.

Claims (6)

  1. 횡형 DMOS 타입의 트랜지스터를 구비하는 반도체 장치에 있어서,
    제 1 도전형의 반도체 기판을 구비하여 그 기판에 형성된 반도체 몸체와 반도체 몸체의 표면 상에 보더링한(bordering) 에피택셜층을 포함하되,
    상기 반도체 몸체는, 상기 에피택셜층과 상기 기판의 계면에서 제 1 도전형의 층으로된 영역과, 상기 층으로된 영역과 상기 기판 사이에서 연장되어 상호간에 절연시키는 제 1 도전형과 반대인 제 2 도전형의 매립 영역과, 표면상에 보더링하고 제 2 도전형의 소오스 영역이 각각 설치되는 제1 도전형의 상호 분리된 적어도 3개의 백 게이트 영역을 구비하도록 형성되고, 상기 매립층과 상기 표면 사이에 위치된 에피택셜 부분에 형성되며,
    상기 백 게이트 영역은, 제 1 도전형의 영역에 의해서 상기 제 1 도전형의 층으로된 영역에 각기 개별적으로 연결되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 도전형의 층 영역은,
    에피택셜층과 기판 사이의 계면에 형성되는 매립층에 의해서 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 애피택셜층은 기판과 동일한 도전형―즉, 제 1 도전형―이고,
    상기 드레인 영역은 다수의 상호 분리된 저도핑 영역―상기 저도핑 영역들은 각기 실질적으로 서로 인접한 제 1 도전형의 백 게이트 영역들 사이에 확장되는 드레인 확장부를 형성하여, 상기 백게이트 영역들 사이의 에픽택셜층 부분과 제 1 도전형의 매립층을 남겨서 상기 백게이트 영역과 상기 매립층 사이의 도전성 연결을 형성함―을 포함하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 애피택셜층은 제 2 도전형으로 이루어지고, 상기 트랜지스터가 형성되는 q분은, 제 1 도전형의 매립층에 의해서 상기 매립층으로부터 절연되고, 상기 각 백게이트 영역과 상기 제 1 도전형의 매립층 사이에 도핑 영역이 형성되며, 상기 도핑 영역은 상기 백게이트와 상기 제 1 도전형의 매립층 사이의 도전성 연결을 형성하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 내지 4 항 중 어느 한 항에 있어서,
    층 영역 및 백게이트 영역은 p형으로 이루어지고, 상기 트랜지스터의 소오스 및 드레인 영역은 n형인 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 반도체 장치는,
    고전압용 제 1 접속 단자 및 저전압용 제 2 접속 단자와, 그의 소오스 영역이 저전압용 접속 단자에 연결되는 트랜지스터와, 그의 드레인 영역이 상기 제 1 접속 단자에 연결되고 소오스 영역이 상기 트랜지스터의 드레인 영역에 연결되는 제 2 트랜지스터를 구비하는 반브리지 회로를 포함하는 것을 특징으로 하는 반도체 장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100787282B1 (ko) * 2005-08-31 2007-12-20 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
KR100832719B1 (ko) * 2006-12-27 2008-05-28 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100834287B1 (ko) * 2006-12-27 2008-05-30 동부일렉트로닉스 주식회사 횡형 디모스소자 및 그 제조방법
KR100859701B1 (ko) * 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094094A (ja) * 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
TW521437B (en) * 2000-10-19 2003-02-21 Sanyo Electric Co Semiconductor device and process thereof
US6825543B2 (en) * 2000-12-28 2004-11-30 Canon Kabushiki Kaisha Semiconductor device, method for manufacturing the same, and liquid jet apparatus
JP2002203956A (ja) * 2000-12-28 2002-07-19 Mitsubishi Electric Corp 半導体装置
JP2002237591A (ja) * 2000-12-31 2002-08-23 Texas Instruments Inc Ｄｍｏｓトランジスタ・ソース構造とその製法
US6737713B2 (en) * 2001-07-03 2004-05-18 Tripath Technology, Inc. Substrate connection in an integrated power circuit
US6573562B2 (en) * 2001-10-31 2003-06-03 Motorola, Inc. Semiconductor component and method of operation
DE10202274B4 (de) * 2002-01-22 2012-12-27 Infineon Technologies Ag Integrierte Halbleiterschaltungsanordnung
JP2003234423A (ja) * 2002-02-07 2003-08-22 Sony Corp 半導体装置及びその製造方法
US6734493B2 (en) * 2002-02-08 2004-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Lateral double diffused metal oxide semiconductor (LDMOS) device with aligned buried layer isolation layer
US6624497B2 (en) * 2002-02-25 2003-09-23 Intersil Americas, Inc Semiconductor device with a reduced mask count buried layer
US6710427B2 (en) * 2002-06-11 2004-03-23 Texas Instruments Incorporated Distributed power device with dual function minority carrier reduction
US6709900B2 (en) * 2002-06-11 2004-03-23 Texas Instruments Incorporated Method of fabricating integrated system on a chip protection circuit
DE10255116B4 (de) * 2002-11-26 2015-04-02 Infineon Technologies Ag LDMOS-Transistor und Verfahren zu dessen Herstellung
CN1723601A (zh) * 2002-12-10 2006-01-18 皇家飞利浦电子股份有限公司 集成的半桥功率电路
JP2004207271A (ja) * 2002-12-20 2004-07-22 Nec Electronics Corp Ｓｏｉ基板及び半導体集積回路装置
JP3713490B2 (ja) * 2003-02-18 2005-11-09 株式会社東芝 半導体装置
US8212316B2 (en) 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8212315B2 (en) 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8212317B2 (en) 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253196B2 (en) 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253195B2 (en) 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US7230302B2 (en) * 2004-01-29 2007-06-12 Enpirion, Inc. Laterally diffused metal oxide semiconductor device and method of forming the same
US8253197B2 (en) 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US7304354B2 (en) * 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
US7095092B2 (en) * 2004-04-30 2006-08-22 Freescale Semiconductor, Inc. Semiconductor device and method of forming the same
US7427795B2 (en) * 2004-06-30 2008-09-23 Texas Instruments Incorporated Drain-extended MOS transistors and methods for making the same
JP4150704B2 (ja) * 2004-07-16 2008-09-17 新電元工業株式会社 横型短チャネルｄｍｏｓ
US7190026B2 (en) * 2004-08-23 2007-03-13 Enpirion, Inc. Integrated circuit employable with a power converter
US7232733B2 (en) * 2004-08-23 2007-06-19 Enpirion, Inc. Method of forming an integrated circuit incorporating higher voltage devices and low voltage devices therein
US7335948B2 (en) * 2004-08-23 2008-02-26 Enpirion, Inc. Integrated circuit incorporating higher voltage devices and low voltage devices therein
US7214985B2 (en) * 2004-08-23 2007-05-08 Enpirion, Inc. Integrated circuit incorporating higher voltage devices and low voltage devices therein
US7229886B2 (en) * 2004-08-23 2007-06-12 Enpirion, Inc. Method of forming an integrated circuit incorporating higher voltage devices and low voltage devices therein
US7195981B2 (en) * 2004-08-23 2007-03-27 Enpirion, Inc. Method of forming an integrated circuit employable with a power converter
US7186606B2 (en) * 2004-08-23 2007-03-06 Enpirion, Inc. Method of forming an integrated circuit employable with a power converter
US7468537B2 (en) * 2004-12-15 2008-12-23 Texas Instruments Incorporated Drain extended PMOS transistors and methods for making the same
JP4785113B2 (ja) * 2005-02-24 2011-10-05 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP5063865B2 (ja) * 2005-03-30 2012-10-31 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US7466006B2 (en) * 2005-05-19 2008-12-16 Freescale Semiconductor, Inc. Structure and method for RESURF diodes with a current diverter
US7439584B2 (en) * 2005-05-19 2008-10-21 Freescale Semiconductor, Inc. Structure and method for RESURF LDMOSFET with a current diverter
US7244989B2 (en) * 2005-06-02 2007-07-17 Freescale Semiconductor, Inc. Semiconductor device and method of manufacture
US7670890B2 (en) * 2006-07-26 2010-03-02 Texas Instruments Deutschland Gmbh Silicide block isolated junction field effect transistor source, drain and gate
US7615425B2 (en) * 2006-08-15 2009-11-10 Texas Instruments Incorporated Open source/drain junction field effect transistor
JP2009164460A (ja) * 2008-01-09 2009-07-23 Renesas Technology Corp 半導体装置
US7868423B2 (en) * 2008-11-12 2011-01-11 International Business Machines Corporation Optimized device isolation
US8704312B2 (en) * 2010-01-05 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage devices and methods of forming the high voltage devices
US8704271B2 (en) * 2012-04-27 2014-04-22 Texas Instruments Incorporated Bidirectional electrostatic discharge (ESD) protection
US20130313650A1 (en) * 2012-05-25 2013-11-28 Microsemi Soc Corp. Tid hardened mos transistors and fabrication process
US9111767B2 (en) 2012-06-29 2015-08-18 Freescale Semiconductor, Inc. Semiconductor device and driver circuit with source and isolation structure interconnected through a diode circuit, and method of manufacture thereof
US20140001546A1 (en) * 2012-06-29 2014-01-02 Hubert M. Bode Semiconductor device and driver circuit with a current carrying region and isolation structure interconnected through a resistor circuit, and method of manufacture thereof
US9129990B2 (en) 2012-06-29 2015-09-08 Freescale Semiconductor, Inc. Semiconductor device and driver circuit with drain and isolation structure interconnected through a diode circuit, and method of manufacture thereof
US9142554B2 (en) 2012-06-29 2015-09-22 Freescale Semiconductor, Inc. Semiconductor device and driver circuit with an active device and isolation structure interconnected through a diode circuit, and method of manufacture thereof
JP5887233B2 (ja) * 2012-09-10 2016-03-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP2738809A3 (en) 2012-11-30 2017-05-10 Enpirion, Inc. Semiconductor device including gate drivers around a periphery thereof
US9190279B2 (en) * 2013-04-25 2015-11-17 Vanguard International Semiconductor Corporation Semiconductor device and methods for forming the same
CN104183596B (zh) * 2013-05-22 2017-06-13 中芯国际集成电路制造(上海)有限公司 静电放电保护结构
US9159795B2 (en) * 2013-06-28 2015-10-13 Monolithic Power Systems, Inc. High side DMOS and the method for forming thereof
US9673192B1 (en) 2013-11-27 2017-06-06 Altera Corporation Semiconductor device including a resistor metallic layer and method of forming the same
US10020739B2 (en) 2014-03-27 2018-07-10 Altera Corporation Integrated current replicator and method of operating the same
US9536938B1 (en) 2013-11-27 2017-01-03 Altera Corporation Semiconductor device including a resistor metallic layer and method of forming the same
CN105934818B (zh) * 2014-01-21 2019-03-29 英飞凌科技奥地利有限公司 用于驱动高侧功率晶体管的集成高侧栅极驱动器结构和电路
TWI527241B (zh) 2014-06-11 2016-03-21 新唐科技股份有限公司 半導體裝置
CN106158734B (zh) * 2014-10-03 2019-01-08 力祥半导体股份有限公司 半导体封装装置
US10103627B2 (en) 2015-02-26 2018-10-16 Altera Corporation Packaged integrated circuit including a switch-mode regulator and method of forming the same
US9543299B1 (en) * 2015-09-22 2017-01-10 Texas Instruments Incorporated P-N bimodal conduction resurf LDMOS
US10038058B2 (en) 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same
TWI584473B (zh) * 2016-08-10 2017-05-21 亞洲大學 高壓半橋電位移轉器及其製造方法
US10128331B1 (en) * 2017-08-01 2018-11-13 Vanguard International Semiconductor Corporation High-voltage semiconductor device and method for manufacturing the same
CN108172619B (zh) * 2017-12-28 2020-10-27 上海艾为电子技术股份有限公司 一种半导体器件
TWI673869B (zh) * 2018-07-31 2019-10-01 新唐科技股份有限公司 高壓半導體裝置及其製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5146298A (en) * 1991-08-16 1992-09-08 Eklund Klas H Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor
US5719421A (en) * 1994-10-13 1998-02-17 Texas Instruments Incorporated DMOS transistor with low on-resistance and method of fabrication
US6107661A (en) * 1995-09-29 2000-08-22 Nippondenso Co., Ltd. Semiconductor device and method of manufacturing same
EP0802567B1 (en) * 1996-04-15 2007-08-29 Denso Corporation Semiconductor device having a power transistor structure
EP0922302A2 (en) * 1997-05-23 1999-06-16 Koninklijke Philips Electronics N.V. Lateral mos transistor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100859701B1 (ko) * 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
KR100787282B1 (ko) * 2005-08-31 2007-12-20 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
KR100832719B1 (ko) * 2006-12-27 2008-05-28 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100834287B1 (ko) * 2006-12-27 2008-05-30 동부일렉트로닉스 주식회사 횡형 디모스소자 및 그 제조방법

Also Published As

Publication number Publication date
US6288424B1 (en) 2001-09-11
TW417307B (en) 2001-01-01
JP2002525878A (ja) 2002-08-13
EP1048080A1 (en) 2000-11-02
WO2000017938A1 (en) 2000-03-30

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