KR100787282B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

종래의 반도체 장치, 예를 들면, MOS 트랜지스터에서는,백 게이트 영역의 불순물 농도, 그 확산 형상에 의해, 기생 트랜지스터가 동작하기 쉽다고 하는 문제가 있었다. 본 발명의 반도체 장치, 예를 들면, MOS 트랜지스터에서는,N형의 에피택셜층(4)에는, 백 게이트 영역으로서의 P형의 확산층(5)과, 드레인 영역으로서의 N형의 확산층(8)이 형성되어 있다. P형의 확산층(5)에는, 소스 영역으로서의 N형의 확산층(7)과, P형의 확산층(6)이 형성되어 있다. P형의 확산층(6)은, 컨택트홀(15)의 형상에 맞추어, 2회의 이온 주입 공정에 의해 형성되며, 그 표면부와 심부의 불순물 농도가 조정되어 있다. 이 구조에 의해, 디바이스 사이즈가 축소되고, 기생 NPN 트랜지스터 동작이 억지되어 있다.
MOS 트랜지스터, 단결정 실리콘 기판, 에피택셜층, 확산층, 게이트 전극, 컨택트홀

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명의 실시 형태에서의 반도체 장치를 설명하는 (A) 단면도, (B) 평면도.

도 2는 본 발명의 실시 형태에서의 반도체 장치를 설명하는 단면도.

도 3은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.

도 4는 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.

도 5는 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.

도 6은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 (A) 단면도, (B) 평면도.

도 7은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.

도 8은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.

<도면의 주요 부분에 대한 간단한 설명>

1 : N채널형의 MOS 트랜지스터

2 : P형의 단결정 실리콘 기판

4 : N형의 에피택셜층

5, 6 : P형의 확산층

7, 8 : N형의 확산층

10 : 게이트 전극

15 : 컨택트홀

[특허 문헌 1] 일본 특개 2001-119019호 공보(제6~7페이지, 도 1~도 3)

[특허 문헌 2] 일본 특개평 9-139438호 공보(제5~6페이지, 도 4~도 6)

본 발명은, 디바이스 사이즈를 축소하고, 아울러 기생 트랜지스터 동작을 방지하는 반도체 장치 및 그 제조 방법에 관한 것이다.

종래의 반도체 장치에서는, 실리콘 기판 표면에 N형의 드레인 웰 영역 및 P형의 백 게이트 영역이 형성되어 있다. 드레인 웰 영역에는, 또한, 고농도의 N형의 드레인 영역이 형성되어 있다. 한편, 백 게이트 영역에는, N형 소스 영역이 형성되어 있다. 드레인 영역과 소스 영역 사이의 실리콘 기판 표면에는 게이트 전극 이 형성되어 있다. 그리고, 백 게이트 영역에는, 또한, 소스 전극과 접속하는 P형의 확산층이 형성되며, N채널형의 MOSFET가 형성되어 있다. 이 구조에 의해, 백 게이트 영역과 소스 영역은 동 전위로 유지되어, 기생 NPN 트랜지스터의 동작이 억지되어 있다(예를 들면, 특허 문헌 1 참조).

종래의 반도체 장치의 제조 방법에서는,MOSFET 형성 영역에서, 기판 표면에 산화막을 형성한 후, 이온 주입법에 의해, 드레인 영역으로서 이용하는 N형의 확산층, 백 게이트 영역으로서 이용하는 P형의 확산층 및 소스 영역으로서 이용하는 N형의 확산층을 형성한다. 그 후, 필요에 따라, 이온 주입법에 의해, 백 게이트 영역으로서 이용하는 P형의 확산층 및 소스 영역으로서 이용하는 N형의 확산층에, 소스 전극과 접속하는 P형의 확산층을 형성한다. 그리고, 소스 영역으로서 이용하는 N형의 확산층 및 백 게이트 영역으로서 이용하는 P형의 확산층과 접속하도록 소스 전극을 형성한다. 그 결과, 백 게이트 영역으로서 이용하는 P형의 확산층과 소스 영역으로서 이용하는 N형의 확산층은 동 전위로 되어, 기생 NPN 트랜지스터의 동작이 억지된다(예를 들면, 특허 문헌 2 참조).

상술한 바와 같이, 종래의 반도체 장치에서는, 백 게이트 영역에 소스 영역, 기생 트랜지스터 동작을 억지하는 P형의 확산층을 형성한 후에, 소스 전극용의 컨택트홀이 형성된다. 그리고, 소스 전극은, 그 컨택트홀을 통하여, P형의 확산층과 소스 영역에 접속되어 있다. 이 구조에 의해, 컨택트홀 형성 시에 P형의 확산층을 형성할 때의 마스크 어긋남 및 컨택트홀을 형성할 때의 마스크 어긋남이 고려되어, 컨택트홀의 폭이 커지게 된다. 그 결과, 디바이스 사이즈를 축소하기 어렵다고 하는 문제가 있다.

또한, 종래의 반도체 장치에서는,N채널형의 MOSFET 소자 내의 기생 NPN 트랜지스터 동작을 억지하기 위해, 백 게이트 영역에, P형의 확산층이 형성되어 있다. 그러나, P형의 확산층은 열확산 공정에 의해 형성되기 때문에, 백 게이트 영역 심부에서의 형성 영역이 좁아지게 된다. 이 구조에 의해, 백 게이트 영역 심부에서의 저항값이 저감되기 어려워, 기생 NPN 트랜지스터 동작을 억지하기 어렵다고 하는 문제가 있다. 한편, 백 게이트 영역 심부에서,P형의 확산층을 넓은 영역에 걸쳐 형성하는 경우에는, 열확산 시간이 많아져, 가로 방향 확산도 고려할 필요가 있다. 이 경우에는, 디바이스 사이즈가, 필요 이상으로 커지게 된다고 하는 문제가 있다.

또한, 종래의 반도체 장치의 제조 방법에서는,N채널형의 MOSFET 소자 내의 기생 NPN 트랜지스터 동작을 억지하기 위하여, 백 게이트 영역에, P형의 확산층을 형성한다. 이 때, 백 게이트 영역의 저항값을 저감하고, 기생 NPN 트랜지스터의 베이스 저항값을 저감하기 위해서, 불순물 농도가 높은 P형의 확산층을 형성한다. 그러나, P형의 확산층을 형성할 때의 마스크 어긋남에 의해, P형의 확산층이 게이트 전극 하방의 채널이 형성되는 영역에 형성되게 되는 경우가 있다. 이 경우, 기생 NPN 트랜지스터 동작을 억지할 수 있지만, MOSFET의 임계값(Vth)이 변조된다고 하는 문제가 있다.

또한, 종래의 반도체 장치의 제조 방법에서는, 실리콘 기판에 MOSFET의 백 게이트 영역, 소스 영역 및 백 게이트 영역에 P형의 확산층을 형성한 후에, 실리콘 기판 위에 절연층을 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 절연층에 컨택트홀을 형성한 후, 소스 전극 등을 형성한다. 이 제조 방법에 의해, 소스 전극용의 컨택트홀을 형성할 때에는, P형의 확산층에 대한 마스크 어긋남 이외에, P형의 확산층을 형성할 때의 마스크 어긋남도 고려할 필요가 있다. 그 때문에, 소스 전극용의 컨택트홀의 폭이 커지게 되어, 디바이스 사이즈를 축소하기 어렵다고 하는 문제가 있다.

상술한 각 사정을 감안하여 이루어진 것으로서, 본 발명의 반도체 장치에서는, 반도체층과, 상기 반도체층에 형성되는 드레인 영역, 소스 영역 및 백 게이트 영역과, 상기 반도체층 상면에 형성되는 게이트 산화막과, 상기 게이트 산화막 위에 형성되는 게이트 전극과, 상기 반도체층 상면에 형성되는 절연층과, 상기 드레인 영역, 상기 소스 영역 또는 상기 게이트 전극 위의 상기 절연층에 형성된 컨택트홀을 갖는 반도체 장치로서, 상기 백 게이트 영역에는 백 게이트 인출 영역이 형성되고, 상기 백 게이트 인출 영역은 상기 소스 영역보다도 심부까지 형성되며, 또한, 상기 소스 영역보다 심부에 위치하는 상기 백 게이트 인출 영역은, 적어도 상기 소스 영역 위의 상기 컨택트홀의 개구 영역 전체에 형성되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 소스 영역의 하방에도 백 게이트 인출 영역이 형성되어 있다. 이 구조에 의해, 백 게이트 영역 심부에서의 저항값이 저감되어, 기생 트랜지스터의 동작을 억지할 수 있다.

또한, 본 발명의 반도체 장치에서는, 상기 백 게이트 인출 영역은, 상기 소스 영역에 둘러싸여 있는 영역보다, 상기 소스 영역의 심부에 형성되어 있는 영역쪽이 넓은 영역에 걸쳐 형성되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 컨택트 저항을 저감하면서, 백 게이트 영역 심부에서의 저항값을 저감할 수 있다. 이 구조에 의해, 소스 전극용의 컨택트홀 형상의 미세화를 도모하여, 디바이스 사이즈를 축소할 수 있다.

또한, 본 발명의 반도체 장치의 제조 방법에서는, 반도체층에 백 게이트 영역, 드레인 영역을 형성하고, 상기 반도체층 위에 게이트 산화막 및 게이트 전극을 형성한 후, 상기 백 게이트 영역의 원하는 영역 위에 레지스트 마스크를 피복한 상태에서 이온 주입을 행하여, 상기 백 게이트 영역 위의 레지스트 마스크를 제거한 영역을 둘러싸도록 소스 영역을 형성하는 공정과, 상기 반도체층 상면에 절연층을 형성하고, 상기 절연층에 컨택트홀을 형성한 후, 상기 백 게이트 영역 위에 위치하는 상기 컨택트홀이 개구되도록, 상기 절연층 위에 레지스트 마스크를 형성하는 공정과, 상기 컨택트홀을 통해서 상기 백 게이트 영역에 이온 주입을 행하여, 상기 백 게이트 영역 위의 레지스트 마스크를 제거한 영역에 백 게이트 인출 영역을 형성하는 공정을 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 소스 전극용의 컨택트홀을 형성한 후에, 그 컨택트홀을 이용하여 백 게이트 인출 영역을 형성한다. 이 제조 방법에 의해, 소스 전극용의 컨택트홀 형상을 작게할 수 있어, 디바이스 사이즈를 축소할 수 있다.

또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 백 게이트 인출 영역 을 형성하는 공정에서는, 이온 주입 조건이 서로 다른 2회의 이온 주입 공정을 행하고, 1회째의 불순물의 도입량은 2회째의 불순물의 도입량보다도 많은 것을 특징으로 한다. 따라서, 본 발명에서는, 절연층을 마스크로 하고, 소스 전극용의 컨택트홀을 이용하여 백 게이트 인출 영역을 형성한다. 이 제조 방법에 의해, 2회째의 이온 주입 공정에 기인하는 채널링을 억지할 수 있다.

또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 백 게이트 인출 영역을 형성하는 공정에서는,1회째의 불순물의 도입량은, 상기 백 게이트 인출 영역과 상기 소스 영역이 중첩되는 영역이 상기 소스 영역으로 되는 조건인 것을 특징으로 한다. 따라서, 본 발명에서는, 소스 영역에 둘러싸인 백 게이트 영역에 대하여, 백 게이트 인출 영역을 형성한다. 이 제조 방법에 의해, 소스 전극용의 컨택트홀 형성 후에, 그 컨택트홀을 이용하여 백 게이트 인출 영역을 형성할 수 있다.

또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 백 게이트 인출 영역을 형성하는 공정에서는,1회째의 가속 전압은 불순물이 상기 소스 영역을 관통하지 않는 조건인 것을 특징으로 한다. 따라서, 본 발명에서는,1회째의 이온 주입 시의 가속 전압을 작게 함으로써, 1회째의 이온 주입 공정에 기인하는 채널링을 저감할 수 있다.

또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 백 게이트 인출 영역을 형성하는 공정에서는,2회째의 가속 전압은 불순물이 상기 소스 영역을 관통하는 조건이며, 상기 소스 영역보다 심부에 상기 컨택트홀의 개구부 형상의 상기 백 게이트 인출 영역을 형성하는 것을 특징으로 한다. 따라서, 본 발명에서는, 소스 영역보다 심부에 백 게이트 인출 영역을 형성함으로써, 기생 트랜지스터의 동작을 억지할 수 있다.

<실시예>

이하에, 본 발명의 일 실시 형태인 반도체 장치에 대해서, 도 1 내지 도 2를 참조하여, 상세하게 설명한다. 도 1의 (A)는, 본 실시 형태의 반도체 장치를 설명하기 위한 단면도이다. 도 1의 (B)는, 본 실시 형태의 반도체 장치를 설명하기 위한 평면도이다. 도 2는, 본 실시 형태의 반도체 장치를 설명하기 위한 단면도이다.

도 1의 (A)에 도시한 바와 같이, N채널형의 MOS 트랜지스터(1)는, 주로, P형의 단결정 실리콘 기판(2)과, N형의 매립 확산층(3)과, N형의 에피택셜층(4)과, 백 게이트 영역으로서 이용되는 P형의 확산층(5, 6)과, 소스 영역으로서 이용되는 N형의 확산층(7)과, 드레인 영역으로서 이용되는 N형의 확산층(8, 9)과, 게이트 전극(10)으로 구성되어 있다.

N형의 에피택셜층(4)이, P형의 단결정 실리콘 기판(2) 위에 형성되어 있다. 기판(2)과 에피택셜층(4)에는, N형의 매립 확산층(3)이 형성되어 있다. 또한, 본 실시 형태에서의 기판(2) 및 에피택셜층(4)이 본 발명의 「반도체층」에 대응한다. 그리고, 본 실시 형태에서는, 기판(2) 위에 1층의 에피택셜층(4)이 형성되어 있는 경우를 나타내지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 본 발명의 「반도체층」으로서는, 기판만의 경우이어도 되고, 기판 상면에 복수의 에피택셜층이 적층되어 있는 경우이어도 된다. 또한, 기판은, N형의 단결정 실리콘 기판, 화합 물 반도체 기판이어도 된다.

P형의 확산층(5)이, 에피택셜층(4)에 형성되어 있다. P형의 확산층(5)에는, 그 형성 영역을 중첩시키도록, P형의 확산층(6)이 형성되어 있다. P형의 확산층(6)은 에피택셜층(4) 표면으로부터 1.0(㎛ 정도) 이하의 깊이까지 형성되어 있다. 그리고, P형의 확산층(5, 6)은, 백 게이트 영역으로서 이용된다. 또한, 본 실시 형태에서의 P형의 확산층(6)이 본 발명의 「백 게이트 인출 영역」에 대응한다.

N형의 확산층(7)이, P형의 확산층(5)에 형성되어 있다. N형의 확산층(7)은, 소스 영역으로서 이용된다. N형의 확산층(7)과 P형의 확산층(6)은 소스 전극에 접속하고, 동 전위로 된다. 그리고, N형의 확산층(7)은 에피택셜층(4) 표면으로부터 1.5(㎛ 정도) 이하의 깊이까지 형성되어 있다.

N형의 확산층(8, 9)이, 에피택셜층(4)에 형성되어 있다. N형의 확산층(8, 9)은 드레인 영역으로서 이용된다. 그리고, 게이트 전극(10) 하방에 위치하고, N형의 확산층(7)과 N형의 확산층(8) 사이에 위치하는 P형의 확산층(5)은, 채널 영역으로서 이용된다.

게이트 전극(10)은, 게이트 산화막 상면에 형성되어 있다. 게이트 전극(10)은, 예를 들면, 폴리실리콘막과 텅스텐 실리콘막에 의해 원하는 막 두께로 되도록 형성되어 있다.

LOCOS(Local Oxidation of Silicon) 산화막(11)이, 에피택셜층(4)에 형성되어 있다. LOCOS 산화막(11)의 평탄부에서는, 그 막 두께가, 예를 들면, 3000∼ 5000Å 정도로 된다. N형의 확산층(8)과 P형의 분리 영역(12) 사이의 LOCOS 산화막(11)의 하방에는, N형의 확산층(13)이 형성되어 있다. N형의 확산층(13)은, 에피택셜층(4) 표면이 반전되는 것을 방지하고 있다.

절연층(14)이, 에피택셜층(4) 상면에 형성되어 있다. 절연층(14)은, BPSG(Boron Phospho Silicate Glass)막, SOG(Spin On Glass)막 등에 의해, 형성되어 있다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3+O2계의 가스를 이용한 드라이 에칭에 의해, 절연층(14)에 컨택트홀(15, 16, 17)이 형성되어 있다.

컨택트홀(15, 16, 17)에는, 배리어 메탈막(18) 및 텅스텐(W)막(19)이 매설되어 있다. 텅스텐막(19)의 표면에는, 알루미늄 실리콘 구리(AlSiCu)막 및 배리어 메탈막이 선택적으로 형성되어, 소스 전극(20) 및 드레인 전극(21, 22)이 형성되어 있다. 또한, 도 1에 도시한 단면에서는, 게이트 전극(10)에의 배선층은 도시되어 있지 않지만, 그 외의 영역에서 배선층과 접속하고 있다.

도 1의 (B)에 도시한 바와 같이, 점선(23)으로 둘러싸인 영역이 분리 영역(12)을 나타내고, 일점 쇄선(24)의 내측의 영역이 P형의 확산층(5)을 나타내고, 2점 쇄선(25)의 내측의 영역이 N형의 확산층(7)을 나타내고, 3점 쇄선(26)의 내측의 영역이 N형의 확산층(8)을 나타내고 있다. 도시한 바와 같이, 분리 영역(12)으로 둘러싸인 영역에는, P형의 확산층(5) 및 N형의 확산층(8)이, 도시한 Y축 방향으로 연장되어 있다. N형의 확산층(8)은, P형의 확산층(5)을 사이에 두도록 P형의 확산층(5)의 양측에 형성되어 있다. 한편, P형의 확산층(5)에는 N형의 확산층(7)이 형성되고, N형의 확산층(7)에는, 실선(27)으로 나타내는 바와 같이, P형의 확산층(6)이 Y축 방향으로 일정 간격으로 형성되어 있다.

도 1의 (A)에 도시한 단면도는, 도 1의 (B)에 도시한 A-A선 방향의 단면도이며, 에피택셜층(4) 표면에 P형의 확산층(6)이 노출되어 있는 영역이다. 한편, 도 2에 도시한 단면도는, 도 1의 (B)에 도시한 B-B선 방향의 단면도이며, N형의 확산층(7)의 하방에 P형의 확산층(6)이 형성되어 있다. 상세한 내용은 반도체 장치의 제조 방법의 설명에서 후술하지만, P형의 확산층(6)은, 컨택트홀(15)을 형성한 후에, 각각 서로 다른 조건의 2회의 이온 주입 공정에 의해, 형성되어 있다. 이 제조 방법에 의해, 컨택트홀(15)의 형상에 맞추어 P형의 확산층(6)이 형성되므로, 컨택트홀(15)을 형성할 때에, P형의 확산층(6)과의 마스크 어긋남을 고려할 필요가 없다. 또한,P형의 확산층(6)을 형성할 때의 마스크 어긋남도 고려할 필요가 없다. 그 결과, 컨택트홀(15)의 폭(W1)을 좁힐 수 있어, MOS 트랜지스터(1) 사이즈를 축소할 수 있다. 그리고, 1매의 웨이퍼로부터 취할 수 있는 개수를 증대시킬 수 있다.

또한,N형의 확산층(7)에 둘러싸인 영역에서는,P형의 확산층(6)은 점선(27)(도 1의 (B) 참조)으로 둘러싸인 영역에 형성되어 있다. 한편,N형의 확산층(7)보다 심부에서는,P형의 확산층(6)은 컨택트홀(15)의 개구 형상에 맞추어 형성되어 있다. 즉, P형의 확산층(6)은, N형의 확산층(7)보다 심부에서, N형의 확산층(7)으로 둘러싸인 영역보다도 넓은 영역에 걸쳐 형성되어 있다. 이 구조에 의 해, P형의 확산층(5) 심부에서의 저항값을 저감하여, MOS 트랜지스터(1) 내의 기생 트랜지스터 동작을 억지할 수 있다.

여기서, 도 2에 도시한 바와 같이, 기생 NPN 트랜지스터(TR1)에 대해 설명한다. 기생 NPN 트랜지스터는, N형의 에피택셜층(4), N형의 확산층(8, 9)으로 이루어지는 콜렉터 영역과, P형의 확산층(5, 6)으로 이루어지는 베이스 영역과, N형의 확산층(7)으로 이루어지는 에미터 영역으로 구성되어 있다. MOS 트랜지스터(1)의 동작 시에는,P형의 확산층(6)과 N형의 확산층(7)은 소스 전극과 접속하고, 베이스 영역과 에미터 영역은 동 전위로 유지되어, 기생 NPN 트랜지스터는 동작하지 않는다. 예를 들면, MOS 트랜지스터(1)의 턴 오프 시에, 게이트 전극(10) 하방의 반전층(P형의 확산층(5)에 형성되어 있는 자유 캐리어(전자)가 흐르고 있는 영역)을 흐르는 자유 캐리어(전자)가, P형의 확산층(5)을 경유하여 P형의 확산층(6)으로 흐른다. 이 때, P형의 확산층(5, 6)의 저항값이 큰 경우에는, 기생 NPN 트랜지스터의 베이스-에미터 간에 전위차가 발생하여, 기생 NPN 트랜지스터가 ON 동작한다.

따라서, 상술한 바와 같이, P형의 확산층(6)이, 컨택트홀(15)의 형상에 맞추어, N형의 확산층(7)의 하방에 형성되는 구조에 의해, P형의 확산층(5, 6)의 저항값을 저감할 수 있다. 그리고, 기생 NPN 트랜지스터 베이스-에미터 간의 전위차를 작게 함으로써, 기생 NPN 트랜지스터의 ON 동작을 방지할 수 있다. 그 결과, MOS 트랜지스터(1)의 안전 동작 영역을 넓힐 수 있다.

다음으로, 본 발명의 일 실시 형태인 반도체 장치의 제조 방법에 대하여, 도 3 내지 도 8을 참조하여, 상세하게 설명한다. 도 3 내지 도 6의 (A) 및 도 7 내지 도 8은, 본 실시 형태에서의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 도 6의 (B)는, 본 실시 형태에서의 반도체 장치의 제조 방법을 설명하기 위한 평면도이다. 또한, 이하의 설명에서는, 분리 영역에 의해 구획된, 1개의 소자 형성 영역에, 예를 들면,N채널형의 MOS 트랜지스터를 형성하는 경우에 관하여 설명하지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 그 외의 소자 형성 영역에, P채널형의 MOS 트랜지스터, NPN형의 트랜지스터, 종형 PNP 트랜지스터 등을 형성하고, 반도체 집적 회로 장치를 형성하는 경우이어도 된다.

우선, 도 3에 도시한 바와 같이, P형의 단결정 실리콘 기판(31)을 준비한다. 기판(31)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면, 인(P)을 이온 주입하여, N형의 매립 확산층(32)을 형성한다. 다음으로, 기판(31)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면, 붕소(B)를 이온 주입하여, P형 매립 확산층(33)을 형성한다. 그 후, 기판(31)을 에피택셜 성장 장치의 서셉터 위에 배치한다. 그리고, 램프 가열에 의해 기판(31)에, 예를 들면, 1200℃ 정도의 고온을 공급함과 함께 반응관 내에 SiHCl3 가스와 H2 가스를 도입한다. 이 공정에 의해, 기판(31) 위에, 예를 들면, 비저항 0.1 ∼ 2.0Ω·cm, 두께 1.0∼10.0㎛ 정도의 에피택셜층(34)을 성장시킨다.

그 후, 에피택셜층(34)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면, 붕소(B)를 이온 주입하여, P형의 확산층(35)을 형성한다. 그리고, P형 매립 확산층(33)과 P형의 확산층(35)이 연결됨으로써, 분리 영 역(36)이 형성된다. 상술한 바와 같이, 분리 영역(36)에 의해, 기판(31) 및 에피택셜층(34)은, 복수의 섬 영역으로 구분된다.

또한, 본 실시 형태에서의 기판(31) 및 에피택셜층(34)이 본 발명의 「반도체층」에 대응한다. 그리고, 본 실시 형태에서는, 기판(31) 위에 1층의 에피택셜층(34)이 형성되어 있는 경우를 나타내지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 본 발명의 「반도체층」으로서는, 기판만의 경우이어도 되고, 기판 상면에 복수의 에피택셜층이 적층되어 있는 경우이어도 된다. 또한, 기판은, N형의 단결정 실리콘 기판, 화합물 반도체 기판이어도 된다.

다음으로, 도 4에 도시한 바와 같이, LOCOS 산화막(37)을 형성하는 부분에 개구부가 설치된 절연층을 마스크로서 이용하여, N형 불순물, 예를 들면, 인(P)을 이온 주입하여, N형의 확산층(38)을 형성한다. 그 후, LOCOS 산화막(37)을 형성함으로써, N형의 확산층(38)을 LOCOS 산화막(37)에 대하여 위치 정밀도 양호하게 형성할 수 있다. 그리고, 에피택셜층(34) 위에, 실리콘 산화막(39), 폴리실리콘막 및 텅스텐 실리콘막을, 순차적으로, 퇴적한다. 공지의 포토리소그래피 기술을 이용하여, 폴리실리콘막 및 텅스텐 실리콘막을 선택적으로 제거하여, 게이트 전극(40)을 형성한다. 또한, 게이트 전극(40) 하방의 실리콘 산화막(39)은 게이트 산화막으로서 이용된다. 그 후, N형 불순물, 예를 들면, 인(P)을 이온 주입하여, N형의 확산층(41)을 형성한다. N형의 확산층(41)은 드레인 영역으로서 이용된다.

다음으로, 도 5에 도시한 바와 같이, 에피택셜층(34) 위에 포토레지스트(42)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(43) 이 형성되는 영역 위의 포토레지스트(42)에 개구부를 형성한다. 그 후, P형 불순물, 예를 들면, 붕소(B)를 이온 주입하여, P형의 확산층(43)을 형성한다.

다음으로, 도 6의 (A)에 도시한 바와 같이, 에피택셜층(34) 위에 포토레지스트(44)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면, 인(P)을 이온 주입하여, N형의 확산층(45, 46)을 형성한다. N형의 확산층(45)은 P형의 확산층(43)에 중첩하여 형성된다. N형의 확산층(45)과 P형의 확산층(43)이 중첩되는 영역은, N형의 불순물 농도와 P형의 불순물 농도가 보정되어, N형의 확산 영역으로 되며, 소스 영역으로서 이용된다. 한편, N형의 확산층(46)은 드레인 영역으로서 이용되고, 드레인 영역은 N형의 확산층(41, 46)에 의해 이중 확산 구조로 된다.

여기서, 도 6의 (B)는 MOS 트랜지스터의 패턴도의 일부를 도시하고 있다. 점선(47)으로 둘러싸인 영역이 분리 영역(36)을 나타내고, 일점 쇄선(48)의 내측의 영역이 P형의 확산층(43)을 나타내고, 2점 쇄선(49)의 내측의 영역이 N형의 확산층(45)을 나타내고, 3점 쇄선(50)의 내측의 영역이 N형의 확산층(41)을 나타내고 있다. 도시한 바와 같이, N형의 확산층(45)이 형성되는 P형의 확산층(43)에는, 그 일부에 포토레지스트(44)가 피복되어 있다. 또한, 도 6의 (A)에 도시한 바와 같이, N형의 확산층(45, 46)이 형성되어 있지 않은 영역에는 포토레지스트(44)가 피복되어 있지만, 도 6의 (B)에서는 생략하고 있다.

그 후, 인(P)을 이온 주입하여, P형의 확산층(43)에 N형의 확산층(45)을 형성하고, 포토레지스트(44)를 제거한다. 즉, P형의 확산층(43) 위에 포토레지스 트(44)가 형성되어 있었던 영역은, P형의 확산층(43)의 상태 그대로이다.

다음으로, 도 7에 도시한 바와 같이, 에피택셜층(34) 위에 절연층(51)으로서, 예를 들면, BPSG(Boron Phospho Silicate Glass)막, SOG(Spin On Glass)막 등을 퇴적한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3+O2계의 가스를 이용한 드라이 에칭에 의해, 절연층(51)에 컨택트홀(52, 53, 54)을 형성한다.

절연층(51) 위에 포토레지스트(55)를 형성하고,컨택트홀(52)이 개구된 상태로 되도록, 포토레지스트(55)를 선택적으로 제거한다. 그리고, 컨택트홀(52)을 통해서 에피택셜층(34)에, P형 불순물, 예를 들면, 붕소(B)를 이온 주입한다. 이 때, 도 6의 (B)에 실선으로 나타내는 바와 같이, 컨택트홀(52)은 형성되어 있다. 컨택트홀(52)의 개구 영역에는, N형의 확산층(45)과, N형의 확산층(45)의 주위를 둘러싼 P형의 확산층(43)이 위치하고 있다. 그 때문에, 컨택트홀(52)로부터 주입된 붕소(B)에 의해, P형의 확산층(43)에는 P형의 확산층(56)이 형성된다. 한편, 컨택트홀(52) 내의 N형의 확산층(45)에 주입된 붕소(B)는, N형의 불순물 농도와 P형의 불순물 농도의 보정에 의해, N형의 확산층(45)의 상태 그대로이다.

구체적으로는, 컨택트홀(52)을 이용하여, 2회의 이온 주입 공정에 의해, P형의 확산층(56)을 형성한다. P형의 확산층(56)을 형성할 때의 1회째의 이온 주입 조건은, 예를 들면, 붕소(B)를 가속 전압 40∼60keV, 도입량 1.0×1014∼1.0×1016/㎠이다. 2회째의 이온 주입 조건은, 예를 들면, 붕소(B)를 가속 전압 70∼90keV, 도입량 1.0×1013∼1.0×1015/㎠이다.

즉, 1회째의 이온 주입 조건에서는,N형의 확산층(45)과 중첩되는 영역에는, P형의 확산층(56)이 형성되지 않는 조건이다. 이 조건에 의해, 소스 전극은, 컨택트홀(52)을 통해서 N형의 확산층(45)과 P형의 확산층(56)의 양 확산층과 접속할 수 있다. 그리고, 상술한 기생 NPN 트랜지스터의 베이스 전위와 에미터 전위를 동 전위로 할 수 있다. 한편,2회째의 이온 주입 조건에서는,1회째보다도 가속 전압을 크게 하여, 에피택셜층(34)의 심부까지 붕소(B)를 주입한다. 이 조건에 의해, N형의 확산층(45)의 하방에는, 컨택트홀(52)의 개구 형상으로 P형의 확산층(56)이 형성된다. 그리고, P형의 확산층(43, 56)의 저항값을 저감하여, 상술한 바와 같이, 기생 NPN 트랜지스터의 베이스-에미터 간의 전위차를 작게 하여, 기생 NPN 트랜지스터의 ON 동작을 방지할 수 있다. 또한,2회의 이온 주입 공정에 의해, P형의 확산층(56)의 표면 영역에서의 불순물 농도도 조정할 수 있으므로, 컨택트 저항도 저감할 수 있다. 또한, P형의 확산층(56)을 형성하는 이온 주입 공정 후의 그 외의 공정의 열처리에 의해, P형의 확산층(56)은, 컨택트홀(52)의 개구 형상보다도, 약간, 가로 방향 확산한다.

또한, 이 제조 방법에 의해, 컨택트홀(52)의 형성 위치에 맞추어, 2회의 이온 주입 공정에 의해, P형의 확산층(56)을 형성할 수 있다. 그 때문에,컨택트홀(52) 형성 전에 P형의 확산층(56)을 형성하는 공정을 생략할 수 있다. 그리고, P형의 확산층(56)을 형성할 때의 마스크 어긋남을 고려하지 않아, 게이트 전극(40) 하방에 위치하는 P형의 확산층(43)의 불순물 농도가 높아지는 경우는 없다. 그 결과, MOS 트랜지스터의 Vth값이 변조되는 것을 방지할 수 있다.

또한,P형의 확산층(56)을 형성하는 이온 주입 공정 시에, 컨택트홀(52)을 이용함으로써, P형의 확산층(56)과 컨택트홀(52)의 마스크 어긋남을 고려할 필요가 없다. 예를 들면, P형의 확산층(56)을 형성한 후에 컨택트홀(52)을 형성하는 경우에는, 컨택트홀(52) 폭 이외에, 마스크 어긋남 폭으로서 컨택트홀(52)의 주위에 0.6(㎛) 정도 필요로 된다. 그러나, 본 실시 형태에서는, 마스크 어긋남 폭을 고려할 필요는 없고, 도 7에 도시한 단면에서는,컨택트홀(52)의 좌우에 고려되는 마스크 어긋남 폭(1.2㎛ 정도)을 생략할 수 있다. 그리고, MOS 트랜지스터 사이즈를 축소할 수 있다.

또한,P형의 확산층(56)을 형성하는 이온 주입 공정 시에, 절연층(51)을 마스크로서 이용하여, P형의 확산층(56)을 형성한다. 그 때문에, 포토레지스트를 마스크로 하는 경우와 비교하여, 불순물의 도입량에 따라 개구부 근방의 마스크가 처지는 경우가 없어, 1회째의 이온 주입 공정 시에, 불순물의 도입량이 많은 공정을 행할 수 있다. 이 제조 방법에 의해, 2회째의 이온 주입 시에는, 1회째보다도 가속 전압이 커지지만, 채널링을 억제할 수 있다. 이것은, 1회째의 가속 전압이 낮은 이온 주입 공정에 의해, 에피택셜층(34) 표면에는 아몰퍼스화한 스루막이 형성되어 있기 때문이다.

또한, 본 실시 형태에서의 P형의 확산층(56)이 본 발명의 「백 게이트 인출 영역」에 대응한다.

마지막으로, 도 8에 도시한 바와 같이, 컨택트홀(52, 53, 54) 내벽 등에 배리어 메탈막(57)을 형성한다. 그 후, 컨택트홀(52, 53, 54) 내를 텅스텐(W)막(58)으로 매설한다. 그리고, 텅스텐막(58) 상면에, CVD법에 의해, 알루미늄-실리콘-구리(Al-Si-Cu)막, 배리어 메탈막을 퇴적한다. 그 후, 공지의 포토리소그래피 기술을 이용하여, 알루미늄-실리콘-구리막 및 배리어 메탈막을 선택적으로 제거하여, 소스 전극(59) 및 드레인 전극(60, 61)을 형성한다. 또한, 도 8에 도시한 단면에서는, 게이트 전극에의 배선층은 도시하고 있지 않지만, 그 외의 영역에서 배선층과 접속하고 있다.

또한, 본 실시 형태에서는,P형의 확산층(43)에 N형의 확산층(45)을 형성하고, 컨택트홀(52)을 형성한 후에, 컨택트홀(52)을 이용하여 P형의 확산층(56)을 형성하는 경우에 대해 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, P형의 확산층(43)에 N형의 확산층(45)을 형성하고, 포토레지스트를 마스크로서 이용하여 P형의 확산층(56)을 형성한 후에 컨택트홀(52)을 형성하는 경우이어도 된다. 이 경우에도, P형의 확산층(56)을 원하는 영역에 형성할 수 있어,MOS 트랜지스터의 기생 NPN 트랜지스터의 동작 트랜지스터 동작을 억지할 수 있다.

또한, 본 실시 형태에서는,P형의 확산층(56)을 형성할 때에, 컨택트홀(52)을 통하여, 가속 전압이 서로 다른 2회의 이온 주입 공정에 의해 형성되는 경우에 대해 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 컨택트홀(52)을 통하여, 3회, 4회 등, 복수회의 이온 주입 공정에 의해 P형의 확산층(56)을 형성하는 경우이어도 된다. 그 외에, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.

본 발명에서는, 백 게이트 영역에서, 백 게이트 인출 영역이, 소스 전극용의 컨택트홀의 개구 형상에 맞추어, 소스 영역보다도 심부까지 형성되어 있다. 이 구조에 의해, 백 게이트 영역에서의 저항값을 저감할 수 있어, 기생 트랜지스터의 동작을 억지할 수 있다.

또한, 본 발명에서는, 소스 전극용의 컨택트홀의 개구 형상에 맞추어, 백 게이트 인출 영역이 형성되어 있다. 이 구조에 의해, 소스 전극용의 컨택트홀 형상의 미세화를 도모하여, 디바이스 사이즈를 축소할 수 있다.

또한, 본 발명에서는, 소스 영역을 일 고리 형상으로 형성한 후에, 절연층에 형성된 컨택트홀을 이용하여, 백 게이트 인출 영역을 형성한다. 이 제조 방법에 의해, 백 게이트 인출 영역 형성 시의 마스크 어긋남 및 소스 전극용의 컨택트홀 형성 시의 마스크 어긋남을 고려할 필요가 없다. 그 결과, 소스 전극용의 컨택트홀 형상의 미세화를 도모하여, 디바이스 사이즈를 축소할 수 있다.

또한, 본 발명에서는, 절연층을 마스크로 하여, 2회의 이온 주입 공정에 의해 백 게이트 인출 영역을 형성한다. 그리고, 1회째의 불순물의 도입량은, 2회째의 불순물의 도입량보다도 많다. 이 제조 방법에 의해, 2회째의 이온 주입을 고가속 전압으로 행한 경우라도, 채널링을 억제할 수 있다.

또한, 본 발명에서는, 백 게이트 인출 영역을 형성할 때, 2회째의 이온 주입 시의 가속 전압은, 불순물이 소스 영역보다 심부에 형성되는 조건이다. 이 제조 방법에 의해, 소스 전극용의 컨택트홀의 개구 형상에 맞추어, 소스 영역보다도 심부까지 백 게이트 인출 영역을 형성할 수 있다. 그리고, 백 게이트 영역에서의 저항값을 저감할 수 있어, 기생 트랜지스터의 동작을 억지할 수 있다.

Claims (8)

  1. 반도체층과, 상기 반도체층에 형성되는 드레인 영역, 소스 영역 및 백 게이트 영역과, 상기 반도체층 상면에 형성되는 게이트 산화막과, 상기 게이트 산화막 위에 형성되는 게이트 전극과, 상기 반도체층 상면에 형성되는 절연층과, 상기 드레인 영역, 상기 소스 영역 또는 상기 게이트 전극 위의 상기 절연층에 형성된 컨택트홀을 갖는 반도체 장치로서,
    상기 백 게이트 영역에는 백 게이트 인출 영역이 형성되며, 상기 백 게이트 인출 영역은 상기 소스 영역보다도 심부까지 형성되고, 또한, 상기 소스 영역보다 심부에 위치하는 상기 백 게이트 인출 영역은, 적어도 상기 소스 영역 위의 상기 컨택트홀의 개구 영역 전체에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 백 게이트 인출 영역은, 상기 소스 영역에 둘러싸여 있는 영역보다, 상기 소스 영역의 심부에 형성되어 있는 영역쪽이 넓은 영역에 걸쳐 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 소스 영역은 상기 반도체층 표면으로부터 1.0㎛ 이하의 깊이까지 형성되어 있으며, 상기 백 게이트 인출 영역은 상기 반도체층 표면으로부터 1.5㎛ 이하 의 깊이까지 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 반도체층에 백 게이트 영역, 드레인 영역을 형성하고, 상기 반도체층 위에 게이트 산화막 및 게이트 전극을 형성한 후, 상기 백 게이트 영역의 원하는 영역 위에 레지스트 마스크를 피복한 상태에서 이온 주입을 행하여, 상기 백 게이트 영역 위의 레지스트 마스크를 제거한 영역을 둘러싸도록 소스 영역을 형성하는 공정과,
    상기 반도체층 상면에 절연층을 형성하고, 상기 절연층에 컨택트홀을 형성한 후, 상기 백 게이트 영역 위에 위치하는 상기 컨택트홀이 개구되도록, 상기 절연층 위에 레지스트 마스크를 형성하는 공정과,
    상기 컨택트홀을 통해서 상기 백 게이트 영역에 이온 주입을 행하여, 상기 백 게이트 영역 위의 레지스트 마스크를 제거한 영역에 백 게이트 인출 영역을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 백 게이트 인출 영역을 형성하는 공정에서는, 이온 주입 조건이 서로 다른 2회의 이온 주입 공정을 행하고, 1회째의 불순물의 도입량은 2회째의 불순물의 도입량보다도 많은 것을 특징으로 하는 반도체 장치의 제조 방법
  6. 제5항에 있어서,
    상기 백 게이트 인출 영역을 형성하는 공정에서는,1회째의 불순물의 도입량은, 상기 백 게이트 인출 영역과 상기 소스 영역이 중첩되는 영역이 상기 소스 영역으로 되는 조건인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 백 게이트 인출 영역을 형성하는 공정에서는,1회째의 가속 전압은 불순물이 상기 소스 영역을 관통하지 않는 조건인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서,
    상기 백 게이트 인출 영역을 형성하는 공정에서는,2회째의 가속 전압은 불순물이 상기 소스 영역을 관통하는 조건이며, 상기 소스 영역보다 심부에 상기 컨택트홀의 개구부 형상의 상기 백 게이트 인출 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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