CN1925168A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置及其制造方法。以往的半导体装置中，例如MOS晶体管中，由于背栅区域的杂质浓度以及其扩散形状的不同，而产生寄生晶体管容易动作的问题。本发明的半导体装置，例如是MOS晶体管，其在N型外延层(4)上形成作为背栅区域的P型扩散层(5)以及作为漏极区域的N型扩散层(8)。在P型扩散层(5)上形成有作为源极区域的N型扩散层(7)和P型扩散层(6)。P型扩散层(6)与接触孔15的形状配合，通过两次离子注入工序形成，调制其表面部和深部的杂质浓度。通过该结构，能够缩小器件尺寸，抑制寄生NPN晶体管动作。

Description

半导体装置及其制造方法
技术领域
本发明涉及缩小器件尺寸，同时防止寄生晶体管动作的半导体装置及其制造方法。
背景技术
以往的半导体装置，在硅衬底表面形成有N型漏极阱区域以及P型背栅区域。在漏极阱区域上还形成有高浓度的N型的漏极区域。另一方面，在背栅区域上形成有N型的源极区域。在漏极区域与源极区域之间的硅衬底表面上形成有栅极电极。并且，在背栅区域上形成与源极电极连接的P型扩散层，形成有N沟道型的MOSFET。通过该结构，将背栅区域和源极区域保持为同电位，抑制寄生NPN晶体管的动作(例如参照专利文献1)。
在以往的半导体装置的制造方法中，在MOSFET形成区域，在衬底表面形成氧化膜后，通过离子注入法而形成用作为漏极区域的N型扩散层、用作为背栅区域的P型扩散层以及用作为源极区域的N型扩散层。然后，根据需要，利用离子注入法，在用作为背栅区域的P型扩散层以及用作为源极区域的N型扩散层上形成与源极电极连接的P型扩散层。并且，与用作为源极区域的N型扩散层以及用作为背栅区域的P型扩散层连接而形成源极电极。其结果，用作为背栅区域的P型扩散层和用作为源极区域的N型扩散层成为同电位，抑制寄生NPN晶体管的动作(例如参照专利文献2)。
专利文献1：特开2001-119019号公报(第6～7页、第1～3图)
专利文献2：特开平9-139438号公报(第5～6页、第4～6图)
如上所述，在以往的半导体装置中，在背栅区域形成源极区域、抑制寄生晶体管动作的P型扩散层之后，形成源极电极用的接触孔。并且，源极电极经由该接触孔与P型扩散层及源极区域连接。由于该结构，在形成接触孔时，考虑形成P型扩散层时的掩模偏移以及形成接触孔时的掩模偏移，接触孔的宽度被加大。其结果，具有难以缩小器件尺寸的问题。
另外，在以往的半导体装置中，为了抑制N沟道型MOSFET元件内的寄生NPN晶体管动作，在背栅区域形成有P型扩散层。但是，由于P型扩散层通过热扩散工序形成，故在背栅区域深部的形成区域变窄。由于该结构，具有背栅区域深部的电阻值难以降低，不易抑制寄生NPN晶体管动作的问题。另一方面，在背栅区域深部，在宽的区域上形成P型扩散层时，热扩散时间增加，还需要考虑横向扩散。此时，具有器件尺寸变得过于大的问题。
另外，在以往的半导体装置的制造方法中，为了抑制N沟道型MOSFET元件内的寄生NPN晶体管动作，在背栅区域形成P型扩散层。此时，为降低背栅区域的电阻值，并降低寄生NPN晶体管的基极电阻值，形成杂质浓度高的P型扩散层。但是，由于形成P型扩散层时的掩模偏移，P型扩散层会形成在栅极电极下方的形成有沟道的区域。此时，虽然能够抑制寄生NPN晶体管动作，但具有MOSFET的阈值(Vth)调制的问题。
另外，在以往的半导体装置的制作方法中，在硅衬底上形成MOSFET的背栅区域、在源极区域及背栅区域上形成P型扩散层之后，在硅衬底上形成绝缘层。并且，使用公知的光刻技术在绝缘层上形成接触孔之后，形成源极电极等。通过该制造方法，在形成源极电极用的接触孔时，除了要考虑相对P型扩散层的掩模偏移之外，还需要考虑形成P型扩散层时的掩模偏移。因此，源极电极用的接触孔的宽度被加大，具有难以缩小器件尺寸的问题。
发明内容
本发明是鉴于上述各问题而研发的，本发明的半导体装置，其具有：半导体层；形成于所述半导体层上的漏极区域、源极区域以及背栅区域；形成于所述半导体层上面的栅极氧化膜；形成于所述栅极氧化膜上的栅极电极；形成于所述半导体层上面的绝缘层；形成于所述漏极区域、所述源极区域或所述栅极电极上的所述绝缘层上的接触孔，其特征在于，在所述背栅区域形成背栅引出区域，所述背栅引出区域一直形成到比所述源极区域深的深部，并且，位于比所述源极区域更深的部位的所述背栅引出区域至少形成在所述源极区域上的所述接触孔的整个开口区域。因此，在本发明中，在源极区域的下方也形成有背栅引出区域。通过该结构，能够降低背栅区域深部的电阻值，可抑制寄生晶体管的动作。
另外，本发明的半导体装置中，所述背栅引出区域中形成于所述源极区域的深部的区域与被所述源极区域包围的区域相比，在更宽的区域上形成。因此，本发明中，能够降低接触电阻并且降低背栅区域深部的电阻值。通过该结构，能够谋求源极电极用的接触孔形状的细微化，并且可缩小器件尺寸。
另外，本发明的半导体装置的制造方法，具有如下工序：在半导体层上形成背栅区域、漏极区域并且在所述半导体层上形成栅极氧化膜以及栅极电极之后，在所述背栅区域的规定区域上以包覆抗蚀剂掩模的状态进行离子注入，包围所述背栅区域上的去除了抗蚀剂掩模的区域而形成源极区域；在所述半导体层上面形成绝缘层，并在所述绝缘层上形成接触孔之后，使位于所述背栅区域上的所述接触孔开口而在所述绝缘层上形成抗蚀剂掩模；经由所述接触孔对所述背栅区域进行离子注入，在所述背栅区域上的去除了抗蚀剂掩模的区域上形成背栅引出区域。因此，本发明中，在形成源极电极用的接触孔之后，利用该接触孔形成背栅引出区域。通过该制造方法，能够减小源极电极用的接触孔形状，可缩小器件尺寸。
另外，在本发明的半导体装置的制造方法中，在形成所述背栅引出区域的工序中，进行离子注入条件不同的两次离子注入工序，第一次的杂质导入量比第二次的杂质导入量大。因此，本发明中，以绝缘层为掩模，利用源极电极用的接触孔形成背栅引出区域。通过该制造方法，可抑制在第二次的离子注入工序中引起的频率复用。
另外，本发明的半导体装置的制造方法中，在形成所述背栅引出区域的工序中，第一次的杂质导入量是所述背栅引出区域与所述源极区域重叠的区域成为所述源极区域的条件。因此，在本发明中，相对被源极区域包围的背栅区域，形成背栅引出区域。通过该制造方法，在源极电极用的接触孔形成后，能够利用该接触孔来形成背栅引出区域。
另外，在本发明的半导体装置的制造方法中，在形成所述背栅引出区域的工序中，第一次的加速电压是杂质不穿透所述源极区域的条件。因此，本发明中，通过减小第一次离子注入时的加速电压，能够减小在第一次离子注入工序中引起的频率复用。
另外，在本发明的半导体装置的制造方法，在形成所述背栅引出区域的工序中，第二次的加速电压是杂质穿透所述源极区域的条件，在所述源极区域的深部形成所述接触孔的开口部形状的所述背栅引出区域。因此，本发明中，通过在源极区域的深部形成背栅引出区域，能够抑制寄生晶体管的动作。
本发明中，在背栅区域，背栅引出区域与源极电极用的接触孔的开口形状相配合，一直形成到源极区域的深部。通过该结构，能够降低背栅区域的电阻值，可抑制寄生晶体管的动作。
另外，在本发明中，与源极电极用的接触孔的开口形状配合而形成背栅引出区域。通过该结构，能够谋求源极电极用的接触孔形状的微细化，可缩小器件尺寸。
另外，在本发明中，将源极区域形成一环状之后，利用形成于绝缘层上的接触孔形成背栅引出区域。通过该制造方法，无需考虑背栅引出区域形成时的掩模偏移以及源极电极用的接触孔形成时的掩模偏移。其结果，能够谋求源极电极用的接触孔形状的细微化，可缩小器件尺寸。
另外，在本发明中，以绝缘层为掩模，通过两次离子注入工序而形成背栅引出区域。并且，第一次的杂质导入量比第二次的杂质导入量大。通过该制造方法，即使在以高加速电压进行第二次的离子注入的情况下，也能够抑制频率复用。
另外，在本发明中，形成背栅引出区域时，第二次的离子注入时的加速电压是杂质形成到源极区域深部的条件。通过该制造方法，能够与源极电极用的接触孔的开口形状配合，将背栅引出区域一直形成到源极区域的深部。并且，能够降低背栅区域的电阻值，可抑制寄生晶体管的动作。
附图说明
图1是说明本发明实施方式的半导体装置的(A)剖面图、(B)平面图；
图2是说明本发明实施方式的半导体装置的剖面图；
图3是说明本发明实施方式的半导体装置的制造方法的剖面图；
图4是说明本发明实施方式的半导体装置的制造方法的剖面图；
图5是说明本发明实施方式的半导体装置的制造方法的剖面图；
图6是说明本发明实施方式的半导体装置的制造方法的(A)剖面图、(B)平面图；
图7是说明本发明实施方式的半导体装置的制造方法的剖面图；
图8是说明本发明实施方式的半导体装置的制造方法的剖面图。
符号说明
1 N沟道型MOS晶体管
2 P型单晶硅衬底
4 N型外延层
5 P型扩散层
6 P型扩散层
7 N型扩散层
8 N型扩散层
10栅极电极
15接触孔
具体实施方式
以下，参照图1～图2详细说明本发明一实施方式的半导体装置。图1(A)是用于说明本实施方式的半导体装置的剖面图。图1(B)是用于说明本实施方式的半导体装置的平面图。图2是用于说明本实施方式的半导体装置的剖面图。
如图1(A)所示，N沟道型MOS晶体管1主要由P型单晶硅衬底2、N型埋入扩散层3、N型外延层4、用作为背栅区域的P型扩散层5、6、用作为源极区域的N型扩散层7、用作为漏极区域的N型扩散层8、9以及栅极电极10构成。
N型外延层4形成于P型单晶硅衬底2上。在衬底2和外延层4上形成有N型埋入扩散层3。另外，本实施方式的衬底2以及外延层4对应于本发明的“半导体层”。在本实施方式中，表示了在衬底2上形成有一层外延层4的情况，但不限于该情况。例如，作为本发明的“半导体层”，可以仅是衬底，也可以在衬底上面层积多个外延层。另外，衬底也可以是N型单晶硅衬底、化合物半导体衬底。
P型扩散层5形成在外延层4上。在P型扩散层5上使其形成区域重叠而形成P型扩散层6。另外，P型扩散层6一直形成到距离外延层4表面大于或等于1.0(μm左右)的深度。并且，P型扩散层5、6作为背栅区域使用。另外，本实施方式中的P型扩散型6对应于本发明的“背栅引出区域”。
N型扩散层7形成在P型扩散层5上。N型扩散层7作为源极区域使用。N型扩散层7和P型扩散层6与源极电极连接，为同电位。并且，N型扩散层7一直形成到距离外延层4表面大于或等于1.5(μm左右)的深部。
N型扩散层8、9形成在外延层4上。N型扩散层8、9作为漏极区域使用。并且，位于栅极电极10下方且位于N型扩散层7和N型扩散层8之间的P扩散层5作为沟道区域使用。
栅极电极10形成在栅极氧化膜上面。栅极电极10例如通过多晶硅膜和钨硅膜而形成为希望的膜厚。
LOCOS(Local Oxidation of Silicon)氧化膜11形成在外延层4上。在LOCOS氧化膜11的平坦部上，其膜厚例如为3000～5000左右。在N型扩散层8与P型分离区域12之间的LOCOS氧化膜11的下方形成有N型扩散层13。N型扩散层13防止外延层4表面翻转的情况。
绝缘层14形成于外延层4上面。绝缘层14由BPSG(Boron PhosphoSilicate Glass)膜、SOG(Spin On Glass)膜等形成。并且，使用公知的光刻技术，例如通过使用CHF3+O2类的气体的干式蚀刻，在绝缘层14上形成接触孔15、16、17。
在接触孔15、16、17中埋设有阻挡金属膜18以及钨(W)膜19。在钨膜19的表面选择地形成铝硅铜(AlSiCu)膜以及阻挡金属膜，形成源极电极20以及漏极电极21、22。另外，在图1所示的剖面中，向栅极电极10的配线层虽未图示，但在其他区域与配线层连接。
如图1(B)所示，由虚线23包围的区域表示分离区域12，点划线24的内侧区域表示P型扩散层5，双点划线25的内侧区域表示N型扩散层7，三点划线26内侧的区域表示N型扩散层8。如图所示，在由分离区域12包围的区域，P型扩散层5以及N型扩散层8在图示的Y轴方向上延伸。N型扩散层8夹着P型扩散层5而形成在P型扩散层5的两侧。另一方面，在P型扩散层5上形成N型扩散层7，在N型扩散层7上，如虚线27所示，P型扩散层6在Y轴方向上以一定间隔形成。
图1(A)所示的剖面图是图1(B)所示A-A线方向的剖面图，是在外延层4表面露出有P型扩散层6的区域。另一方面，图2所示的剖面图是图1(B)所示的B-B线方向的剖面图，在N型扩散层7的下方形成有P型扩散层6。对此，将在后面的对半导体装置的制造方法的说明中详细说明。P型扩散层6在形成接触孔15之后，分别通过不同条件的两次离子注入工序形成。通过该制造方法，由于与接触孔15的形状配合而形成P型扩散层6，故在形成接触孔15时，不需要考虑与P型扩散层6的掩模偏移。另外，也不需要考虑形成P型扩散层6时的掩模偏移。其结果，能够缩窄接触孔15的宽度W1，并且可缩小MOS晶体管1的尺寸。而且能够增大由一张晶圆得到的个数。
另外，在被N型扩散层7包围的区域，P型扩散层6形成在被虚线27(参照图1(B))包围的区域。另一方面，在比N型扩散层7更深的深部，P型扩散层6与接触孔15的开口形状相配合而形成。即，P型扩散层6在比N型扩散层7更深的深部，形成为比被N型扩散型7包围的区域更宽广的区域。通过该结构，能够降低P型扩散层5深部的电阻值，可抑制MOS晶体管1内的寄生晶体管的动作。
在此，如图2所示，对寄生NPN晶体管(TR1)进行说明。寄生NPN晶体管包括：N型外延层4；由N型扩散层8、9构成的集电极区域；由P型扩散区5、6构成的基极区域；由N型扩散层7构成的发射极区域。在MOS晶体管1动作时，P型扩散层6和N型扩散层7与源极电极连接，基极区域和发射极区域保持为同电位，寄生NPN晶体管不动作。例如，在MOS晶体管1断开时，在栅极电极10下方的翻转层(形成于P型扩散层5上的自由载流子(电子)流动的区域)流动的自由载流子(电子)，经由P型扩散层5向P型扩散层6流动。此时，在P型扩散层5、6的电阻值大的情况下，寄生NPN晶体管的基极-发射极之间产生电位差，寄生NPN晶体管接通动作。
因此，如上所述，P型扩散层6与接触孔15的形状配合而形成在N型扩散层7的下方，由此能够降低P型扩散层5、6的电阻值。并且，通过减小寄生NPN晶体管的基极-发射极间的电位差，能够防止寄生NPN晶体管的接通动作。结果，可扩大MOS晶体管1的安全动作区域。
其次，参照图3～图8详细说明本发明的一实施方式的半导体装置的制造方法。图3～图6(A)以及图7～图8是用于说明本实施方式的半导体装置的制造方法的剖面图。图6(B)是用于说明本实施方式的半导体装置的制造方法的平面图。另外，在以下的说明中，对在由分离区域划分的一个元件形成区域中例如形成N沟道型MOS晶体管的情况进行说明，但不限于该情况。例如，也可以在其他元件形成区域形成P沟道型MOS晶体管、NPN型的晶体管、纵型PNP晶体管等，并且形成半导体集成电路装置。
首先，如图3所示，准备P型单晶硅衬底31。使用公知的光刻技术，从衬底31的表面离子注入N型杂质，例如磷(P)，形成N型埋入扩散层32。其次，使用公知的光刻技术，从衬底31的表面离子注入P型杂质，例如硼(B)，形成P型埋入扩散层33。之后，将衬底31配置在外延生长装置的支承器上。并且，利用灯泡加热，给予衬底31例如1200℃左右的高温，同时向反应管内导入SiHCl3气体和H2气体。通过该工序，在衬底31上生长例如电阻率0.1～2.0Ω·cm、厚度1.0～10.0μm左右的外延层34。
然后，使用公知的光刻技术，从外延层34的表面离子注入P型杂质，例如硼(B)，形成P型扩散层35。通过将P型埋入扩散层33与P型扩散层35连结，形成分离区域36。如上所述，通过分离区域36将衬底31及外延层34划分成多个岛区域。
另外，本实施方式的衬底31以及外延层34对应本发明的“半导体层”。并且，在本实施方式中表示了在衬底31上形成有一层外延层34的情况，但不限于该情况。例如，作为本发明的“半导体层”，可以仅是衬底，也可以在衬底上面层积多个外延层。另外，衬底也可以是N型单晶硅衬底、化合物半导体衬底。
接着，如图4所示，将在形成LOCOS氧化膜37的部分设有开口部的绝缘层作为掩模使用，离子注入N型杂质，例如磷(P)，形成N型扩散层38。之后，通过形成LOCOS氧化膜37，能够将N型扩散层38相对于LOCOS氧化膜37位置精度良好地形成。并且，在外延层34上依次堆积氧化硅膜39、多晶硅膜以及钨硅膜。使用公知的光刻技术选择地去除多晶硅膜以及钨硅膜，形成栅极电极40。并且，将栅极电极40下方的氧化硅膜39作为栅极氧化膜使用。然后，离子注入N型杂质，例如磷(P)，形成N型扩散层41。N型扩散层41作为漏极区域使用。
然后，如图5所示，在外延层34上形成光致抗蚀剂42。并且，使用公知的光刻技术，在形成P型扩散层43的区域上的光致抗蚀剂42上形成开口部。之后，离子注入P型杂质，例如硼(B)，形成P型扩散层43。
接着，如图6(A)所示，在外延层34上形成光致抗蚀剂44。然后使用公知的光刻技术离子注入N型杂质，例如磷(P)，形成N型扩散层45、46。N型扩散层45重叠在P型扩散层43上而形成。N型扩散层45和P型扩散层43重叠的区域的N型杂质浓度和P型杂质浓度被修正，成为N型扩散区域，作为源极区域使用。另一方面，N型扩散层46作为漏极区域使用，并且漏极区域通过N型扩散层41、46构成双层扩散结构。
在此，图6(B)表示MOS晶体管的图案的一部分。被虚线47包围的区域表示分离区域36，点划线48的内侧区域表示P型扩散层43，双点划线49的内侧区域表示N型扩散层45，三点划线50的内侧区域表示N型扩散层41。如图所示，在形成有N型扩散层45的P型扩散层43上，在其一部分上包覆光致抗蚀剂44。另外，如图6(A)所示，在未形成有N型扩散层45、46的区域上包覆有光致抗蚀剂44，但图6(B)中省略。
然后，离子注入磷(P)，在P型扩散层43上形成N型扩散层45，去除光致抗蚀剂44。即，在P型扩散层43上形成有光致抗蚀剂44的区域保持P型扩散层43的状态。
接着，如图7所示，在外延层34上作为绝缘层51堆积例如BPSG(BoronPhospho Silicate Glass)膜、SOG(Spin On Glass)膜。并且，使用公知的光刻技术，例如通过使用了CHF3+O2类的气体的干式蚀刻，在绝缘层51上形成接触孔52、53、54。
之后，在绝缘层51上形成光致抗蚀剂55，使接触孔52成为开口状态而选择地去除光致抗蚀剂55。经由接触孔52在外延层34上离子注入P型杂质，例如硼(B)。此时，如图6(B)实线所示，形成接触孔52。在接触孔52的开口区域设有N型扩散层45和周围被N型扩散层45包围的P型扩散层43。因此，利用从接触孔52注入的硼(B)，在P型扩散层43上形成P型扩散层56。另一方面，注入到接触孔52内的N型扩散层45中的硼(B)通过N型杂质浓度和P型杂质浓度的修正而保持N型扩散层45的状态。
具体地，利用接触孔52，通过两次离子注入工序形成P型扩散层56。形成P型扩散层56时的第一次离子注入条件例如是，加速电压40～60keV、导入量1.0×1014～1.0×1016/cm2。第二次离子注入条件例如是，加速电压70～90keV、导入量1.0×1013～1.0×1015/cm2。
即，第一次的离子注入条件是在与N型扩散层45重叠的区域上不形成P型扩散层56的条件。通过该条件，源极电极能够经由接触孔52而与N型扩散层45和P型扩散层56两个扩散层连接。并且，上述的寄生NPN晶体管的基极电位和发射极电位可成为同电位。另一方面，第二次的离子注入条件是使加速电压大于第一次，将硼(B)一直注入到外延层34的深部。通过该条件，在N型扩散层45的下方形成有接触孔52的开口形状的P型扩散层56。并且，降低P型扩散层43、56的电阻值，并且如上所述，减小寄生NPN晶体管的基极-发射极之间的电位差，可防止寄生NPN晶体管的接通动作。另外，通过第二次的离子注入工序，也能够调制P型扩散层56的表面区域的杂质浓度，故也能够降低接触电阻。另外，通过形成P型扩散层56的离子注入工序后的其他工序的热处理，P型扩散层56比接触孔52的开口形状多少横向扩散。
另外，通过该制造方法，能够与接触孔52的形状位置配合，通过二次的离子注入工序形成P型扩散层56。因此，可省去在形成接触孔52之前形成P型扩散层56的工序。并且，不用考虑形成P型扩散层56时的掩模偏移，位于栅极电极40下方的P型扩散层43的杂质浓度不增高。其结果，能够防止MOS晶体管的Vth值调制。
另外，在形成P型扩散层56的离子注入工序中，不需要由于利用接触孔52而考虑P型扩散层56与接触孔52的掩模偏移。例如，在形成P型扩散层56之后形成接触孔52的情况下，在接触孔52的宽度的基础上，作为掩模偏移宽度，需要在接触孔52的周围构成0.6(μm)左右。但是，在本实施方式中，无需考虑掩模偏移宽度，如图7所示剖面中，在接触孔52的左右能够省去所考虑的掩模偏移宽度(1.2μm左右)。并且，能够缩小MOS晶体管尺寸。
另外，在形成P型扩散层56的离子注入工序中，将绝缘层51用作为掩模，形成P型扩散层56。因此，与将光致抗蚀剂作为掩模的情况相比，不会由于杂质的导入量而导致开口部附近的掩模松弛，在第一次的离子注入工序中，可进行杂质的导入量大的工序。通过该制造方法，在第二次离子注入时，使加速电压大于第一次，但能够抑制频率复用。这是由于，通过第一次的加速电压较低的离子注入工序，在外延层34表面形成有非晶化了的贯穿膜。
另外，本实施方式的P型扩散层56对应于本发明的“背栅引出区域”。
最后，如图8所示，在接触孔52、53、54内壁等上形成阻挡金属膜57。然后，在接触孔52、53、54内埋设钨(W)膜58。并且，在钨膜58上面，通过CVD法而堆积铝-硅-铜(Al-Si-Cu)膜、阻挡金属膜。然后，使用公知的光刻技术，选择地去除铝-硅-铜膜以及阻挡金属膜，形成源极电极59以及漏极电极60、61。另外，在图8所示的剖面中，向栅极电极的配线层虽然未作图示，但是在其他区域与配线层连接。
另外，在本实施方式中，对在P型扩散层43上形成N型扩散层45并且形成接触孔52之后，利用接触孔52形成P型扩散层56的情况进行了说明，但不限于该情况。例如，也可以在P型扩散层43上形成N型扩散层45，使用光致抗蚀剂作为掩模，形成P型扩散层56，然后形成接触孔52。此时，也能够在所希望的区域形成P型扩散层56，可抑制MOS晶体管的寄生NPN晶体管的动作
另外，在本实施方式中，对在形成P型扩散层56时，经由接触孔52由加速电压不同的两次离子注入工序形成的情况进行了说明，但不限于该情况。例如，也可以经由接触孔52，通过3次、4次等多次离子注入工序形成P型扩散层56。此外，在不脱离本发明的要旨的范围内，能够进行各种变更。

Claims (8)

1.一种半导体装置，其具有：半导体层；形成于所述半导体层上的漏极区域、源极区域以及背栅区域；形成于所述半导体层上面的栅极氧化膜；形成于所述栅极氧化膜上的栅极电极；形成于所述半导体层上面的绝缘层；形成于所述漏极区域、所述源极区域或所述栅极电极上的所述绝缘层上的接触孔，其特征在于，在所述背栅区域形成背栅引出区域，所述背栅引出区域一直形成到所述源极区域的深部，并且，位于所述源极区域的深部的所述背栅引出区域至少形成在所述源极区域上的所述接触孔的整个开口区域。
2.如权利要求1所述的半导体装置，其特征在于，所述背栅引出区域中形成于所述源极区域的深部的区域与被所述源极区域包围的区域相比，在更宽的区域上形成。
3.如权利要求1所述的半导体装置，其特征在于，所述源极区域一直形成到距离所述半导体层表面大于或等于1.0μm的深度，所述背栅引出区域一直形成到距离所述半导体层表面大于或等于1.5μm的深度。
4.一种半导体装置的制造方法，其特征在于，具有如下工序：
在半导体层上形成背栅区域、漏极区域并且在所述半导体层上形成栅极氧化膜以及栅极电极之后，在所述背栅区域的期望区域上以包覆抗蚀剂掩模的状态进行离子注入，包围所述背栅区域上的去除了抗蚀剂掩模的区域而形成源极区域；在所述半导体层上面形成绝缘层，在所述绝缘层上形成接触孔之后，使位于所述背栅区域上的所述接触孔开口而在所述绝缘层上形成抗蚀剂掩模；经由所述接触孔对所述背栅区域进行离子注入，在所述背栅区域上的去除了抗蚀剂掩模的区域上形成背栅引出区域。
5.如权利要求4所述的半导体装置的制造方法，其特征在于，在形成所述背栅引出区域的工序中，进行离子注入条件不同的两次离子注入工序，第一次的杂质导入量比第二次的杂质导入量大。
6.如权利要求5所述的半导体装置的制造方法，其特征在于，在形成所述背栅引出区域的工序中，第一次的杂质导入量是所述背栅引出区域与所述源极区域重叠的区域成为所述源极区域的条件。
7.如权利要求5所述的半导体装置的制造方法，其特征在于，在形成所述背栅引出区域的工序中，第一次的加速电压是杂质不穿透所述源极区域的条件。
8.如权利要求5所述的半导体装置的制造方法，其特征在于，在形成所述背栅引出区域的工序中，第二次的加速电压是杂质穿透所述源极区域的条件，在所述源极区域的深部形成所述接触孔的开口部形状的所述背栅引出区域。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103443927A (zh) * 2011-03-18 2013-12-11 瑞萨电子株式会社 半导体装置及其制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8312120B2 (en) * 2006-08-22 2012-11-13 Citrix Systems, Inc. Systems and methods for providing dynamic spillover of virtual servers based on bandwidth
US8493858B2 (en) 2006-08-22 2013-07-23 Citrix Systems, Inc Systems and methods for providing dynamic connection spillover among virtual servers
JP5700649B2 (ja) * 2011-01-24 2015-04-15 旭化成エレクトロニクス株式会社 半導体装置の製造方法
WO2015174197A1 (ja) 2014-05-14 2015-11-19 富士電機株式会社 半導体装置および半導体装置の製造方法
CN104658913B (zh) * 2015-02-10 2017-12-05 上海华虹宏力半导体制造有限公司 Nldmos的制造方法
CN109216462A (zh) * 2018-09-04 2019-01-15 深圳市福来过科技有限公司 半导体器件及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5994874A (ja) * 1982-11-22 1984-05-31 Nissan Motor Co Ltd Ｍｏｓトランジスタ
JPS60117778A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置及びその製造方法
TW218424B (zh) * 1992-05-21 1994-01-01 Philips Nv
JP3114592B2 (ja) 1995-11-15 2000-12-04 株式会社デンソー 半導体装置およびその製造方法
TW417307B (en) * 1998-09-23 2001-01-01 Koninkl Philips Electronics Nv Semiconductor device
JP2001119019A (ja) 1999-10-19 2001-04-27 Nec Corp 半導体装置およびその製造方法
JP2002026328A (ja) 2000-07-04 2002-01-25 Toshiba Corp 横型半導体装置
JP5183835B2 (ja) * 2000-11-02 2013-04-17 ローム株式会社 半導体装置およびその製造方法
JP2002314066A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓ半導体装置およびその製造方法
JP2002314065A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓ半導体装置およびその製造方法
KR100456691B1 (ko) * 2002-03-05 2004-11-10 삼성전자주식회사 이중격리구조를 갖는 반도체 소자 및 그 제조방법
JP2004335633A (ja) * 2003-05-06 2004-11-25 Toshiba Lsi System Support Kk 半導体集積回路
JP2005158952A (ja) * 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103443927A (zh) * 2011-03-18 2013-12-11 瑞萨电子株式会社 半导体装置及其制造方法
US9257551B2 (en) 2011-03-18 2016-02-09 Renesas Electronics Corporation Semiconductor device and method for manufacturing same
CN103443927B (zh) * 2011-03-18 2016-12-07 瑞萨电子株式会社 半导体装置及其制造方法

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