CN1841776A - 半导体装置 - Google Patents
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Abstract
本发明涉及一种半导体装置。在现有的半导体装置中，在栅极氧化膜薄且漏极区域由DDD结构形成时，存在难以谋求漏极区域的电场缓和的问题。在本发明的半导体装置中，在P型扩散层(5)上面形成有薄的栅极氧化膜(12)。在栅极氧化膜(12)上面形成有栅极电极(9)。在P型扩散层(5)上形成有N型扩散层(7、8)，且N型扩散层(8)被用作为漏极区域。N型扩散层(8)至少在栅极电极(9)下方γ形状地扩散。根据该结构，在外延层(4)表面附近，N型扩散层(8)的扩散区域扩展，成为低浓度区域。而且，可将来自栅极电极的电场、源极漏极间的电场缓和。
Description
技术领域
本发明涉及将栅极氧化膜的膜厚减薄，并且缓和漏极区域的电场的半导体装置。
背景技术
在现有的半导体装置中，在P型硅衬底上形成有N型阱区域和P型阱区域。而且，在N型阱区域形成有P沟道型MOS晶体管。另外，在P型阱区域形成有N沟道型MOS晶体管。此时，N型阱区域和P型阱区域的浓度分布考虑MOS晶体管的结击穿电压、结电容、抑制短沟道效果等，决定其最佳值(例如参照专利文献1)。
在现有的半导体装置中，公知有如下的技术：利用以栅极电极为掩模的自匹配技术，在P型半导体衬底上形成有源极区域和漏极区域。在源极区域与漏极区域之间的沟道区域上形成有栅极氧化膜、栅极电极。另外，漏极区域由DDD(Double Diffusion Drain：双重扩散漏极)结构或LDD(LightlyDoped Drain：轻掺杂漏极)结构形成。而且，将从栅极电极的端部到漏极区域的电场最大点的栅极氧化膜形成得较厚。根据该结构，阈电压值的波动及相互传导性的恶化等MOSFET特性的变动量减小，使可靠性提高(例如参照专利文献2)。
专利文献1：特开2004-104141号公报(第8-9，第11图)
专利文献2：特开2001-250941号公报(第4-5、7页，第1-2图)
如上所述，在现有的半导体装置中，在P型硅衬底上形成N型阱区域和P型阱区域。而且，在同一衬底上形成P沟道型MOS晶体管及N沟道型MOS晶体管。在N型阱区域和P型阱区域，考虑抑制短沟道效果等，决定其浓度分布。因此，为了抑制短沟道效果而需要使上述阱区域表面的杂质浓度在所希望的范围保持高浓度。根据该结构，在将漏极区域形成为SD(SingleDrain：单漏极)结构或DDD结构的情况下，使漏极扩散层的杂质浓度为低浓度，不能进行扩散扩展的扩大。因此，存在难以谋求漏极区域的电场缓和的问题。另一方面，在将漏极区域形成为LDD结构的情况下，需要在栅极电极的侧壁形成衬垫绝缘膜等多余的工序。其结果，存在掩模数量增加，耗费制造成本的问题。
另外，在现有的半导体装置中，为了在同一衬底上形成CMOS晶体管而在N型阱区域形成P型阱区域。而且，在N型和P型阱区域上，以抑制短沟道效果等为目的，向沟道区域离子注入杂质，调节半导体层的表面区域的杂质浓度。根据该结构，形成漏极区域的杂质浓度为较高的浓度，漏极区域在沟道方向上也难以向深部方向较大地扩散。因此，构成漏极区域的电子电流密度升高，寄生NPN晶体管容易进行ON动作(导通动作)的结构。而且，存在半导体装置进行ON动作时的耐压特性变差的问题。
另外，在现有的半导体装置中，有将栅极氧化膜减薄，使其以低的驱动电压动作，或将沟道长度缩短的倾向。而且，由于形成上述结构，从而引发由热电子注入产生的阈电压值的波动及相互传导性的降低。作为其对策，通过将热电子最影响特性的区域的栅极氧化膜形成得比其它区域厚来解决。但是，由于仅加厚希望区域的栅极氧化膜，故需要专用的蚀刻工序和热氧化工序。因此，存在制造过程复杂、耗费制造成本的问题。
发明内容
本发明是鉴于上述各情况而构成的，本发明的半导体装置，具有：半导体层；形成于所述半导体层上的漏极区域及源极区域；位于所述漏极区域和所述源极区域之间的沟道区域；所述沟道区域所位于的背栅极区域；形成于所述半导体层上面的栅极氧化膜；形成于所述栅极氧化膜上的栅极电极，其特征在于，在所述背栅极区域上至少形成有所述漏极区域，所述漏极区域相对所述半导体层表面倾斜，所述倾斜的切线与所述半导体层表面构成的角度随着接近所述半导体层表面而减小。因此，在本发明中，位于栅极电极下方的漏极区域越接近半导体层表面扩散越大。根据该结构，在漏极区域，半导体层表面附近的杂质浓度成为低浓度，实现漏极区域的电场缓和。
本发明的半导体装置，其特征在于，形成有所述漏极的所述背栅极区域的浓度在其浓度斜度上具有两处的拐折区域。因此，在本发明中，随着接近半导体层表面，背栅极区域的杂质浓度成为低浓度。根据该结构，漏极区域形成随着接近半导体层表面而容易扩散的结构。而且，可使半导体装置进行ON动作时的耐压特性提高。
本发明的半导体装置，其特征在于，在所述背栅极区域形成有所述漏极区域和所述源极区域，所述源极区域相对所述半导体层表面倾斜，所述倾斜的切线与所述半导体层表面构成的角度随着接近所述半导体层表面而减小。因此，在本发明中，位于栅极电极下方的漏极区域和源极区域越接近半导体层表面扩散得越大。根据该结构，可使沟道长度缩短，且可提高电流能力。
另外，本发明的半导体装置，其特征在于，所述漏极区域为单漏极结构或DDD结构。因此，在本发明中，形成为在栅极电极的侧壁上不形成衬垫绝缘膜的结构。根据该结构，由于可省略形成衬垫绝缘膜的工序，故可降低掩模数量及制造工序，且抑制制造成本。
另外，本发明的半导体装置，其特征在于，所述栅极氧化膜具有50～340的膜厚。因此，在本发明中，通过减薄栅极氧化膜的膜厚，可实现低电压驱动。
在本发明中，形成背栅极区域，使其在深部具有杂质浓度的峰值。形成于背栅极区域的漏极区域在半导体层表面附近扩散得较大。而且，漏极区域在栅极电极下方使杂质浓度为低浓度。根据该结构，可在漏极区域将来自栅极电极的垂直方向的电场及沟道方向的电场缓和。
另外，在本发明中，漏极区域以γ形状形成。另外，漏极区域的扩散深度形成得较深。根据该结构，可将电子电流密度集中在漏极区域的情况降低。而且，可抑制寄生NPN晶体管的ON动作，且可提高元件进行ON动作时的耐压特性。
在本发明中，在栅极区域下方，漏极区域和源极区域以γ形状形成。位于栅极电极下方的区域的杂质浓度为低浓度。根据该结构，可在缩短沟道长度且维持耐压特性的同时，提高电流能力。
在本发明中，漏极区域由DDD结构或单漏极结构形成。根据该结构，不必在栅极电极的侧壁形成衬垫绝缘膜。而且，可降低掩模的数量及制造工序，且可降低制造成本。另外，也可以使制造工艺简化。
另外，在本发明中，漏极区域在栅极电极下方γ形状地扩散。而且，漏极区域在栅极电极下方使杂质浓度为低浓度。根据该结构，即使在漏极区域也可以谋求电场缓和，且可减薄栅极氧化膜。而且，可实现低电压驱动。
附图说明
图1是说明本发明实施例的半导体装置的剖面图；
图2中(A)是用于说明本发明实施例的半导体装置的漏极区域及其附近区域的剖面图，(B)是用于说明现有实施例的半导体装置的漏极区域及其附近区域的剖面图；
图3中(A)是用于说明本发明及现有实施例的半导体装置的背栅极区域的浓度分布的图，(B)是用于说明本发明及现有实施例的半导体装置的漏极区域的浓度分布的图；
图4是与本发明及现有实施例的半导体装置相关，是用于说明图2(A)及(B)所示的A-A截面及B-B截面的浓度分布的图；
图5是与本发明及现有实施例的半导体装置相关，是用于说明图2(A)及(B)所示的C-C截面及D-D截面的浓度分布的图；
图6中(A)是用于说明本发明实施例的半导体装置的漏极-源极间的电流值和耐压特性的关系的图，(B)是用于说明现有实施例的半导体装置的漏极-源极间的电流值和耐压特性的关系的图；
图7是用于说明本发明及现有实施例的电流能力的图。
符号说明
1：N沟道型MOS晶体管；2：P型单晶硅衬底；4：N型外延层；5：P型扩散层；6：P型扩散层；7：N型扩散层；8：N型扩散层；9：栅极电极；10：栅极氧化膜
具体实施方式
下面，参照图1～图7详细说明本发明一实施例的半导体装置。图1是用于说明本实施例的半导体装置的剖面图。图2(A)是用于说明本实施例的半导体装置的漏极区域及其附近区域的剖面图。图2(B)是用于说明现有的半导体装置的漏极区域及其附近区域的剖面图。图3(A)是用于说明本实施例及现有例的半导体装置的背栅极区域的浓度分布的图，图3(B)是用于说明本实施例及现有的半导体装置的漏极区域的浓度分布的图。图4是用于说明图2(A)所示的本实施例的A-A截面及图2(B)所示的现有半导体装置的B-B截面的浓度分布的图。图5是用于说明图2(A)所示的本实施例的C-C截面及图2(B)所示的现有半导体装置的D-D截面的浓度分布的图。图6(A)是用于说明本实施例的半导体装置的耐压特性的图，图6(B)是用于说明现有的半导体装置的耐压特性的图。图7是用于说明本实施例及现有的半导体装置的电流能力的图。
如图1所示，N沟道型MOS晶体管1主要由P型单晶硅衬底2、N型埋入扩散层3、N型外延层4、作为背栅极区域使用的P型扩散层5、6、作为源极区域使用的N型扩散层7、作为漏极区域使用的N型扩散层8、栅极电极9构成。
N型外延层4形成于P型单晶硅衬底2上。在衬底2和外延层4上形成有N型埋入扩散层3。另外，本实施例中的衬底2及外延层4与本发明的“半导体层”对应。而且，在本实施例中，表示在衬底2上形成有一层外延层4的情况，但不限于该情况。例如，本发明的“半导体层”也可以仅为衬底的情况，还可以为在衬底上面层积有多个外延层的情况。另外，衬底也可以为N型单晶硅衬底、化合物半导体衬底。
P型扩散层5形成于外延层4上。在P型扩散层5上形成有P型扩散层6，以使其形成区域重叠。P型扩散层5、6被用作为背栅极区域。另外，P型扩散层5、6重叠形成，下面，作为P型扩散层5进行说明。
N型扩散层7、8形成于P型扩散层5上。N型扩散层7被用作为源极区域。N型扩散层8被用作为漏极区域。在N型扩散层7上形成有N型扩散层10，且在N型扩散层8上形成有N型扩散层11。根据该结构，漏极区域为DDD结构。而且，位于N型扩散层7、8之间的P型扩散层5被用作为沟道区域。在沟道区域上方的外延层4上面形成有栅极氧化膜12。
栅极电极9形成于栅极氧化膜12上面。栅极电极9由多晶硅膜13和钨硅膜14形成所希望的膜厚。在钨硅膜14的上面形成有硅氧化膜15。
LOCOS(Local Oxidation of Silicon：局部氧化硅)氧化膜16形成于外延层4上。在LOCOS氧化膜16的平坦部，其膜厚例如为3000～5000左右。在P型扩散层5和P型隔离区域17之间的LOCOS氧化膜16的下方形成有N型扩散层18。N型扩散层18防止外延层4表面反转，P型扩散层5和P型隔离区域17短路。
绝缘层19形成于外延层4上面。绝缘层19由BPSG(Boron PhosphoSilicate Glass：硼磷硅酸盐玻璃)膜、SOG(Spin On Glass：玻璃旋涂)膜等形成。而且，使用公知的光刻技术，例如通过使用有CHF3+O2类气体的干式蚀刻在绝缘层19上形成接触孔20、21、22、23。
在接触孔20、21、22、23内埋设有阻挡金属膜(バリアメタル膜)24及钨(W)膜25。在钨膜25的表面选择地形成有铝铜(AlCu)膜及阻挡金属膜，且形成有源极电极26及漏极电极27。另外，在图1所示的剖面，向栅极电极9连接的配线层未作图示，但在其它区域与配线层连接。
如图2(A)所示，在本实施例中，在作为漏极区域使用的N型扩散层8上，扩散区域从外延层4的深部向表面扩展。具体地说，N型扩散层8侧面的切线与外延层4表面构成的角度θ随接近表面而减小。如图所示，形成N型扩散层8，使N型扩散层8侧面的切线与外延层4表面构成的角度为θ1＞θ2＞θ3。而且，在栅极电极9的下方，N型扩散层8朝向N型扩散层7侧，收敛在外延层4表面。即，由圆标记28表示的N型扩散层8的曲率改变，γ形状地扩散。另外，作为源极区域使用的N型扩散层7也同样γ形状地扩散。
如图2(B)所示，以往，在N沟道型MOS晶体管的结构中，由圆标记29所示的N型扩散层30扩散，使其曲率实质上不改变。具体地说，N型扩散层30的切线与外延层31表面构成的角度θ随接近表面也大致相同。或者，根据扩散时间等制造条件的不同，所构成的角度θ多少变大或减小。例如，N型扩散层30的切线与外延层31表面构成的角度为θ4θ5。
其次，参照图3及图4说明构成图2(A)所示的结构的理由。图3及图4中，实线表示本实施例的背栅极区域的浓度分布。另一方面，点划线表示现有的背栅极区域的浓度区分布。
如图3(A)所示，在本实施例的背栅极区域形成P型扩散层5，以在距外延层4表面0.6μm左右的区域存在杂质浓度峰值。该浓度分布通过注入并扩散杂质而形成，以使扩散层5的杂质浓度峰值存在于扩散层6的杂质浓度的峰值的深部。另一方面，在现有的背栅极区域，形成P型扩散层32，以使外延层31的表面附近存在杂质浓度的峰值。
如图3(B)所示，在本实施例的漏极区域形成N型扩散层8，以使外延层4的表面附近存在杂质浓度峰值。而且，漏极区域形成到外延层4的深部。另一方面，在现有例的漏极区域，同样也形成N型扩散层30，以使外延层31表面附近存在杂质浓度的峰值。
如图4所示，本实施例的A-A截面的浓度分布如圆标记A、B所示，在背栅极区域具有两处的拐折区域。这是由于，如图3所说明，P型扩散层5在深部具有杂质浓度的峰值。另一方面，现有例的B-B截面的浓度分布在背栅极区域实质上没有拐折区域。另外，本实施例的A-A截面和现有的B-B截面是具有同一元件尺寸的情况的同一区域的截面。
即，在本实施例中，P型扩散层5在深部具有杂质浓度的峰值，随着接近外延层4的表面，杂质浓度缓慢降低。相对具有该浓度分布的P型扩散层5，形成N型扩散层8。由此，N型扩散层8随着接近外延层4表面而容易扩散，构成上述的γ形状。
其次，使用图5说明漏极区域的浓度分布。另外，横轴上表示，以栅极电极为中心，以向漏极区域侧离开的距离为正，以向源极区域侧离开的距离为负。另外，本实施例的C-C截面和现有例的D-D截面是具有同一元件尺寸时的同一区域的截面。
如图所示，在本实施例的C-C截面的浓度分布中，N型扩散层7、8的杂质浓度到从离开栅极电极9的中心0.3(μm)左右的区域到离开栅极电极9的中心0.7(μm)左右的区域逐渐升高。而且，从栅极电极9的中心离开0.7(μm)左右的区域之后，其杂质浓度迅速升高。另一方面，在现有例的D-D截面的浓度分布中，N型扩散层30、34的杂质浓度在从栅极电极33中心离开0.7(μm)左右的区域之后，迅速升高。
即，本实施例的源极区域或漏极区域的N型扩散层7、8成为在外延层4的表面附近，低浓度扩散区域向栅极电极9中心扩展的结构。根据该结构，通过使栅极氧化膜12形成例如50～340()的膜厚，使来自栅极电极的垂直方向的电场增大，但可通过漏极区域的低浓度区域来谋求电场缓和。另外，从源极区域向漏极区域的沟道方向的电场在漏极区域的端部成为最大。对沟道方向的电场也同样，根据上述结构，可通过漏极区域的低浓度区域来谋求电场缓和。
最后，参照图6及图7说明具有图3～图5所说明的浓度分布的结构的效果。
图6(A)表示图2(A)所示的本实施例的结构的耐压特性。图6(B)表示图2(B)所示的现有结构的耐压特性。如图2(A)所示，伴随N沟道型MOS晶体管的ON动作，N型扩散层7、8及P型扩散层5得到的寄生NPN晶体管进行ON动作。
在此，寄生NPN晶体管由于以下两个动作而进行ON动作。首先，利用由栅极电极9下方的漏极区域附近的高电场引起的碰撞电离，在N型扩散层8上产生与自由载流子(电子)成对的自由载流子(空穴)。然后，该自由载流子(空穴)流入P型扩散层5，通过使寄生NPN晶体管的发射极-基极间顺向偏压，使寄生NPN晶体管进行ON动作。其次，当由浅的区域形成作为漏极区域的N型扩散层8时，N型扩散层8的电子电流密度升高，成为容易产生自由载流子(空穴)的状态。而且，在N型扩散层8上产生的自由载流子(空穴)流入P型扩散层5，通过使寄生NPN晶体管的发射极-基极间顺向偏压，使寄生NPN晶体管进行ON动作。
如上所述，在本实施例中，作为漏极区域的N型扩散层8向栅极电极9的下方扩散，其扩散区域为低浓度区域。而且，在MOS晶体管ON动作时，将漏极区域的电场缓和，抑制碰撞电离的产生，抑制自由载流子(空穴)的产生。另外，使作为漏极区域的N型扩散层8的扩散深度加深，并使自由载流子(电子)的流路增大。而且，在MOS晶体管ON动作时，使N型扩散层8的电子电流密度降低，抑制自由载流子(空穴)的产生。其结果是，抑制寄生NPN晶体管的ON动作，提高MOS晶体管ON动作时的耐压特性。
具体地说，如图6(A)所示，在本实施例的结构中，作为源极-漏极间电压，可使用达到8(V)左右。另外，由于栅极-源极间电压的大小的不同而多少存在差异，但在源极-漏极间电压为2(V)左右～8(V)左右的范围内，倾斜平直或接近平直，可得到稳定的驱动特性。
另一方面，如图6(B)所示，在现有例的结构中，作为源极-漏极间电压，可使用达到6(V)左右。但是，与图6(A)相比较，2(V)左右的耐压特性恶化。另外，由于栅极-源极间电压的大小的不同而多少存在差异，但在源极-漏极间电压为2(V)左右～6(V)左右的范围内，倾斜减缓。但与图6(A)相比，由于倾斜不平直或不接近平直，故容易产生热载流子，难以得到稳定的驱动特性。
如图7所示，在本实施例的结构中，与现有例的结构相比，电流能力提高。这是由于，如图5所说明，成为源极区域、漏极区域的N型扩散层7、8朝向栅极电极9的中心部扩散，使沟道长度缩短。即，特别是在施加高电压的漏极区域，形成沟道区域和PN结区域的N型扩散层8为低浓度的扩散区域。因此，可使耗尽层向漏极区域侧扩散，可维持所希望的耐压特性，且可提高电流能力。
另外，在本实施例中，由于由DDD结构形成漏极区域，从而可省略在栅极电极侧壁形成衬垫绝缘膜的工序。因此，也可以降低掩模数量，且可降低制造成本。另外，也可以使制造工艺简化。
在本实施例中，对由DDD结构形成漏极区域的情况进行了说明，但不限于该情况。例如，也可以为由单扩散结构形成漏极区域的情况。另外，在形成背栅极区域时，形成P型扩散层5、6，但不限于该情况。只要是可实现本实施例的漏极区域的扩散结构的浓度分布，则背栅极区域的扩散结构可任意改变设计。另外，在不脱离本发明主旨的范围内，可进行各种变更。
Claims (5)
1、一种半导体装置，其具有：半导体层；形成于所述半导体层上的漏极区域及源极区域；位于所述漏极区域和所述源极区域之间的沟道区域；所述沟道区域所位于的背栅极区域；形成于所述半导体层上面的栅极氧化膜；形成于所述栅极氧化膜上的栅极电极，其特征在于，在所述背栅极区域上至少形成有所述漏极区域，所述漏极区域相对所述半导体层表面倾斜，所述倾斜的切线与所述半导体层表面构成的角度随着接近所述半导体层表面而减小。
2、如权利要求1所述半导体装置，其特征在于，形成有所述漏极的所述背栅极区域的浓度在其浓度斜度上具有两处的拐折区域。
3、如权利要求1所述半导体装置，其特征在于，在所述背栅极区域上形成有所述漏极区域和所述源极区域，所述源极区域相对所述半导体表面具有倾斜，所述倾斜的切线与所述半导体层表面构成的角度随着接近所述半导体层表面而减小。
4、如权利要求1所述的半导体装置，其特征在于，所述漏极区域为SD结构或DDD结构。
5、如权利要求1所述的半导体装置，其特征在于，所述栅极氧化膜具有50～340的膜厚。
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