CN1738057A - 具有增强的屏蔽结构的金属氧化物半导体器件 - Google Patents

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Abstract

一种MOS器件包括在衬底上形成的半导体层，所述衬底定义了水平面和垂直于水平面的垂直方向。在所述半导体层上表面附近的半导体层中形成第一和第二源/漏区，所述第一和第二源/漏区彼此被隔开。在半导体层的上表面附近形成栅极，并且至少部分位于第一和第二源/漏区之间。在MOS器件中形成第一介电区，所述第一介电区定义了从半导体层的上表面向下延伸第一距离，进入半导体层中的沟槽，所述第一介电区在第一和第二源/漏区之间形成。MOS器件进一步包括主要在第一介电区中形成的屏蔽结构，至少一部分所述屏蔽结构与第一介电区的底壁和/或第一介电区的一个或多个侧壁相邻。

Description

具有增强的屏蔽结构 的金属氧化物半导体器件
技术领域
本发明一般性地涉及半导体器件，并且更具体地涉及具有增强的屏蔽结构的扩散金属氧化物半导体(DMOS)器件。
背景技术
功率金属氧化物半导体(MOS)器件，包括横向DMOS器件和垂直DMOS器件，在大量的应用中使用，举例来说如无线通讯系统中的功率放大器。至少部分由于在器件的硅和氧化物之间的上部表面界面处被捕获的离子化载流子，传统的横向DMOS器件典型地表现出不可取的热载流子诱导(HCI)退化。另外，至少部分由于在器件上表面处或附近更高的电场浓度，与垂直DMOS器件相比，横向DMOS器件通常表现出较低的击穿电压。另一方面，垂直DMOS器件典型地表现出降低的增益，至少部分由于较高的电阻源接触和增加的反向传输电容(Crss)，其可能显著地影响器件的高频(例如在1千兆赫兹以上)性能。因此，垂直DMOS的电性能通常是不可接受的，特别是对于高频应用。
在许多应用中，举例来说如功率应用和需要高频操作的应用中，使MOS器件相关的导通电阻最小化是有利的。在横向DMOS器件中，典型地通过在器件轻掺杂的漏区(LDD)中增加掺杂浓度来实现降低的导通电阻。但是，因为LDD区典型地在邻近器件的硅/氧化物界面处形成，所以增加LDD区的掺杂浓度还不可取地增加了器件的HCI退化，从而显著影响器件的可靠性。
因此，需要一种能够提高性能和可靠性的MOS器件，其不会遭受典型地影响传统MOS器件的上述缺陷。此外，如果这种MOS器件与标准CMOS工艺技术完全兼容将是可取的。
发明内容
本发明提供了一种降低MOS器件导通电阻而不会显著增加HCI退化和/或器件的栅漏电容，从而提高器件的高频性能和可靠性的技术。另外，使用传统的CMOS兼容的工艺技术，本发明的技术可以被用来制造集成电路(IC)器件，例如DMOS器件。因此，制造IC器件的成本不会显著增加。
根据本发明的一个方面，MOS器件包括在衬底上形成的半导体层，所述衬底定义了水平面和垂直于水平面的垂直方向。在所述半导体层上表面附近的半导体层中形成第一和第二源/漏区，所述第一和第二源/漏区彼此被隔开。在半导体层的上表面附近形成栅极，并且至少部分位于第一和第二源/漏区之间。在MOS器件中形成第一介电区，所述第一介电区定义了从半导体层的上表面向下延伸第一距离进入半导体层中的沟槽，所述第一介电区在第一和第二源/漏区之间形成。MOS器件进一步包括主要在第一介电区中形成的屏蔽结构，至少一部分所述屏蔽结构与第一介电区的底壁和/或第一介电区的一个或多个侧壁相邻。在此情况下，MOS器件表现出提高的电性能(例如降低的导通电阻)和/或可靠性(例如降低的HCI退化、增加的击穿电压等)，并且基本上与标准的CMOS工艺技术兼容。
本发明的这些和其它特征将从下面其示例性的实施方案的详细说明中变得明显，结合附图阅读这些说明。
附图说明
图1是举例说明根据本发明的说明性实施方案形成的示例性DMOS器件至少一部分的剖视图。
图2是描述根据本发明的第二实施方案形成的示例性DMOS器件至少一部分的剖视图。
图3是描述根据本发明的第三实施方案形成的示例性DMOS器件至少一部分的剖视图。
图4是描述根据本发明的第四实施方案形成的示例性DMOS器件至少一部分的剖视图。
图5是描述根据本发明的第五实施方案形成的示例性DMOS器件至少一部分的剖视图。
图6A-6E是描述可以用来形成图1所示的示例性DMOS器件的说明性半导体制造工艺中步骤的剖视图
具体实施方式
此外，将在适于形成DMOS晶体管，以及其它器件和/或电路的说明性CMOS半导体制造技术的背景中说明本发明。但是，应当理解本发明没有局限于这些器件或者任何具体器件或电路的制造。相反，本发明更一般性地适用于包含新型屏蔽结构的MOS结构，其有利地改善了器件的电性能(例如降低的导通电阻)和/或可靠性(例如增加的击穿电压等)，而不会显著地增加HCI退化效应和/或器件的栅-漏电容。
尽管此处在N沟道MOS器件的背景中说明本发明的实施，但是本领域技术人员可以很好地理解通过简单地取代对于N沟道实施方案给出的相反极性可以形成P沟道的MOS器件，并且本发明的技术和优点将相似地适用于可选的实施方案。此外，应理解附图中所示的各层和/区可以不是按比例绘制的，并且为了便于解释，所述集成电路结构中常用类型的一个或多个半导体层和/或区可以没有明确地表示在给定的图中。这并不表示在实际的集成电路结构中忽略了没有明确表明的半导体层和/或区。
图1说明了其中实施本发明技术的半导体晶片的至少一部分剖视图。所述晶片包括在半导体衬底102上形成的示例性DMOS器件100。衬底102通常由单晶硅形成，尽管可以使用可选的材料，例如但不局限于锗(Ge)、砷化镓等。另外，衬底102已经通过添加杂质或掺杂剂，例如通过扩散或者注入步骤改性，从而改变材料的导电性(例如N型或P型)。在本发明一个优选的实施方案中，衬底102是重掺杂的P型电导率，通常用“+”表示，因此称作P+衬底。
本文使用的术语“半导体层”指任何其上面和/或内部可以形成其它材料的半导体材料。半导体层在衬底102上形成，并且可以包括单层，举例来说如外延层104，或者其可以包括多层，举例来说如电荷平衡层106和在电荷平衡层上形成的外延层。术语“晶片”常与术语“硅本体”互换使用，因为典型地使用硅作为包括晶片的半导体材料。应当领会尽管此处使用半导体晶片部分来说明本发明，但是术语“晶片”可以包括多管芯晶片(multiple-die wafer)、单管芯晶片，或者其上或其中可以形成电路元件的半导体材料的任何其它配置。
外延层104优选用公知浓度水平，举例来说如每立方厘米约1015至约1017个原子的N型杂质(例如磷、砷等)掺杂，从而选择性地按需改变材料的导电性。外延层104通常具有很均匀的掺杂，这对于避免可能在器件的某些区域中导致峰电场增加的掺杂水平突降是有利的。可选地，举例来说使用传统的扩散工艺来将层104形成为N型扩散层。电荷平衡层106优选用P型杂质(例如硼)轻掺杂，掺杂浓度约为每立方厘米约1014至约3×1015个原子，但是本发明并不局限于任何具体的掺杂浓度。因此，此处层106被称作P型层。如果使用，P型层106用来平衡外延层104中的至少一部分电荷。
示例性的DMOS器件100还包括例如通过注入或扩散工艺在外延层104中形成的源区110和漏区108。源和漏区优选通过例如注入工艺用公知浓度水平的杂质掺杂，从而选择性地按需改变材料的导电性。优选源和漏区110、108具有与此相关的导电类型，其与衬底102的导电类型相反，使得可以在器件中形成有源区。在本发明优选的实施方案中，源和漏区110、108是N型导电性。应当领会在简单MOS器件的情况中，因为MOS器件在本质上是对称的，并因此是双向的，所以MOS器件中源和漏极表示的指定基本上是任意的。因此，源和漏区可以分别统称作第一和第二源/漏区，其中在本文中“源/漏”表示源区或者漏区。
举例来说，例如通过外延层104和P型层106，并且至少部分通过衬底102形成一个或多个沟槽凹陷(trench sinker)122，可以在源区110和衬底102之间提供低阻(例如小于约每平方10欧)的电通道。沟槽凹陷122可以按传统方式形成，举例来说如通过在外延层104中形成一个或多个开口(例如通过光刻图案化和刻蚀)以露出衬底102，并且例如使用沟槽填充工艺在开口的至少一个或多个侧壁和/或底壁上形成导电材料124(例如掺杂的多晶硅)，这对本领域技术人员也是可以理解的。在本发明优选的实施方案中，导电材料124是P型导电性。沟槽凹陷122的中间部分126还优选包括导电材料(例如掺杂的多晶硅、金属等)，但是也可以使用非导电的材料(例如二氧化硅)，在此情况下，其可以用来增加沟槽凹陷122的结构刚性。可选地，沟槽凹陷122可以包括扩散的凹陷，其可以按传统方式形成，例如通过用重杂质预沉积(例如硼)掺杂晶片100的上表面，或者注入非常高剂量的离子注入，然后在高温下驱入衬底102。
示例性DMOS器件100中的源区110优选在外延层104中形成的本体区112中形成。本体区112优选在外延层104的上表面附近形成，并且可以横向延伸超过源区110。本体区112优选被掺杂，例如通过传统的注入步骤用公知浓度水平的杂质掺杂，从而选择性地按需改变材料的导电性。优选本体区112具有与此相关的导电类型，其与源区110的导电类型相反。在本发明优选的实施方案中，本体区112是P型导电性，并且因此可以称作P型本体区。
示例性DMOS器件100包括第一介电区120和第二介电区121，每个介电区定义了从外延层104的上表面向下延伸一段距离，进入外延层的沟槽。第一介电区120向外延层104内延伸第一距离，并且第二介电区121向外延层延伸第二距离，第一距离大于第二距离。尽管至少源区110附近第二介电区121的侧壁优选基本上与衬底102的平面垂直，如图所示，但第二介电区的形状不局限于图中所示的形状。例如，第二介电区121的一个或多个侧壁可以是V形。优选在源和漏区110、108之间形成可以包括氧化物(例如二氧化硅)或者其它适当的绝缘材料(例如氮化硅等)的第二介电区121。
DMOS器件100还包括在外延层104的上表面附近形成的并且至少部分在源和漏区108、110之间的栅极116。在图1所示的说明性实施方案中，栅极116在第二介电区121中基本上被垂直地放置，但是本发明可以考虑栅极可选的配置，其中一些将在下面更详细地描述。栅极116优选在第二介电区121至少一部分侧壁和/或底壁的附近，邻近源区110和P型本体112形成。栅极116可以例如使用氧化工艺在第二介电区121的侧壁和/或底壁上形成的氧化物层上形成。所述氧化物层被称作栅氧化物，其电隔离栅极116与至少周围的外延层104。
栅极116优选由导电材料形成，举例来说如多晶硅材料，但是可以相似地使用适当的可选材料(例如金属等)。通过向栅极施用硅化物层(未显示)可以降低栅极116的电阻，这对在某些高频应用中使用是特别有利的。根据栅极116是否在第二介电区112的侧壁或底部形成，栅极116的最大宽度分别由第一介电区的深度或宽度来确定，这对于本领域技术人员是明显的。第二介电区121用氧化物(例如二氧化硅)，或者可选的绝缘材料填充，使得第二介电区基本上与外延层104的上表面在同一平面上。
在第二介电区121中形成栅极116本质上导致形成减少表面电场(RESURF)的结构。RESURF是高压、低导通电阻器件设计中使用的熟知技术。基本上，RESURF效应使器件中的电场电势线主要分布在朝向漏区108的横向方向上器件场氧化部分的下方。与不使用RESURF的器件相比，这会导致击穿时电势线更加最佳的延伸，从而增加器件的击穿电压。因此，在P型本体区112附近的外延层104区中可以使用更高的杂质掺杂浓度(例如每立方厘米约1017个原子)，从而降低器件的导通电阻而不牺牲击穿电压。
在P型本体区112中邻近栅极116处形成沟道区128，其主要来自通过施加给栅极的正电势作用而聚集的电子。优选是氧化物并在栅极116和第二介电区121的侧壁和/或底壁之间形成的绝缘层用来在栅极和源及P型本体区110、112之间提供电隔离。本文中该绝缘层被称作栅氧化物层。P型本体区112可以进一步包括由具有P型导电性的材料组成的增强区114。增强区114优选在外延层104的上表面附近形成，并且放置在源区110和沟槽凹陷122之间，从而在源区110和沟槽凹陷122之间提供低电阻(例如小于每平方约10欧姆)的电连接。
根据本发明的一个方面，示例性DMOS器件100包括虚拟栅场板(dummy gate field plate)118，至少部分被设置在DMOS器件中形成的第一介电区120中。应当理解虚拟栅场板118是本文中更一般性地称作屏蔽结构的一个实例。第一介电区120不局限于图中所示的具体形状和/或结构。举例来说，第一介电区120可以包括具有V形侧壁的沟槽，通常称作V形沟槽。优选在漏区108和第二介电区121之间形成可以包括氧化物(例如二氧化硅)或者其它适当绝缘材料(例如氮化硅等)的第一介电区120。尽管没有表示，但示例性DMOS器件100中的虚拟栅场板118优选例如通过在虚拟栅场板和源区之间形成导电层(例如铝等)而电连接(即接合)到源区110上。
虚拟栅场板118基本上被垂直地放置在第一介电区120中，所述虚拟栅场板优选形成在距源区110最近的第一介电区的至少一部分侧壁和/或底部上。然后，用氧化物(例如二氧化硅)或者可选的绝缘材料填充第一介电区120，使得第一介电区基本上与外延层104的上表面在同一平面上。虚拟栅场板118由导电材料，举例来说如多晶硅材料形成，但是可以相似地使用适当的可选材料(例如金属等)。根据虚拟栅场板118是否在第一介电区120的侧壁或底部形成，虚拟栅场板的最大宽度分别由第一介电区的深度或宽度来确定，这对于本领域技术人员是明显的。虚拟栅场板118优选与栅极116隔开，并且优选基本上与栅极不重叠。
同栅极116一样，当根据本发明的技术配置时，虚拟栅场板118有利地形成进一步有利地在DMOS器件100中分布电场等势线的RESURF结构，从而进一步增加器件的击穿电压。这就可以增加源区110下方的P型本体区112的掺杂浓度，从而降低器件的导通电阻而不牺牲击穿电压。还可以在DMOS器件100中形成局部掺杂区(未显示)，主要在第二介电区121下方并且从第二介电区的底壁向下延伸到约虚拟栅场板118的深度。可以使用注入和扩散工艺形成的局部掺杂区可以具有显著高于周围外延层104的掺杂水平，因此进一步降低了DMOS器件的导通电阻。局部掺杂区的掺杂水平不必是均匀的，实际上可以是梯度的，以至于局部掺杂区内的掺杂水平按照从虚拟栅场板118基本上向栅极116横向延伸测量的距离的函数而增加。
至少部分由于虚拟栅场板118的新颖结构，虚拟栅场板通过使源区110与DMOS器件100的关态中产生的高压电隔离而保护栅极116。另外，虚拟栅场板118降低了DMOS器件的栅-漏电容，因此有利地提高了器件的高频性能。通过控制DMOS器件100中虚拟栅场板118的形状和/或位置，可以有利地保护器件中的所需区域免受高电场浓度，否则高电场浓度会导致器件击穿。本发明考虑虚拟栅场板的各种可选配置，下面将结合图2-5来描述。
在本发明优选的实施方案中，虚拟栅场板118可以与栅极116在同一加工步骤中同时形成。栅极116和虚拟栅场板118下方通常称作栅氧化物的绝缘材料(例如二氧化硅)的厚度可以基本上相同，但是打算栅极和虚拟栅场板下方的栅氧化物的厚度也可以不同。在本发明优选的实施方案中，栅极116下方的栅氧化物的厚度约为200埃至约500埃，而虚拟栅场板118下方的栅氧化物厚度约为200埃至约4000埃。此外，虚拟栅场板118的大小和形状与栅极116可以基本上相同。但是应当领会栅极116和虚拟栅场板118不局限于所示的精确大小和/或形状，实际上可以以任何结构形成，本领域技术人员可以理解这一点。
尽管没有显示，可以在示例性DMOS器件100的上表面上形成漏极和栅极接触，从而分别提供与漏区108和栅极116的电连接。漏极接触在至少一部分漏区108上方形成，而栅极接触可以在栅极116的上方形成，或者在器件上表面上的不同位置上形成，本领域技术人员可以理解这一点。相似地，通过在器件上表面上形成的源极接触可以实现与源区110的电连接。可选地，优选通过衬底102的底表面与源区110进行电连接，因为如前所述，沟槽凹陷122在源区110和衬底102之间提供了较低电阻的电通道。
图2描述了根据本发明第二实施方案形成的示例性DMOS器件200的剖视图。除了如下面将进一步详述，在器件中形成一个介电区220，并且DMOS器件200包括在器件上表面上横向形成的栅极216以外，示例性DMOS器件200与图1中说明的DMOS器件100相似。
同图1中描述的示例性DMOS器件100一样，DMOS器件200优选包括第一种导电类型，优选是P型的衬底202，以及在衬底上形成的与第一种导电类型相反的第二种导电类型，优选是N型的外延层204。可选地，如前所述，为了平稳外延层的电荷，在衬底202和外延层204之间形成轻掺杂的P型层206。示例性DMOS器件200进一步包括例如通过注入或扩散工艺在外延层204中形成的源区210和漏区208。源和漏区优选用公知浓度水平的杂质(例如硼、磷等)掺杂，从而选择性地按需改变材料的导电性。优选源和漏区210、208具有与此相关的导电类型，其与衬底202的导电类型相反。在本发明优选的实施方案中，源和漏区210、208是N型导电性。
优选通过外延层204和P型层206，并且至少部分通过衬底202形成一个或多个沟槽凹陷224。沟槽凹陷224可以按传统方式形成，在源区.210和衬底202之间提供低阻(例如小于约每平方1欧)的电通道。在沟槽凹陷224至少一个或多个侧壁和/或底壁上形成导电材料226(例如掺杂的多晶硅、金属等)。在本发明优选的实施方案中，导电材料226是P型导电性。沟槽凹陷224的中间部分228还优选包括导电材料(例如掺杂的多晶硅、金属等)，但是也可以使用非导电的材料(例如二氧化硅)。
例如通过传统的注入和扩散工艺，在外延层204中形成的本体区212中形成示例性DMOS器件200的源区210。本体区212优选被放置在与源区210相邻的外延层204的上表面附近，并且在漏区208相反的方向上横向延伸。本体区212优选被掺杂，例如通过传统的注入步骤用公知浓度水平的杂质掺杂，从而选择性地按需改变材料的导电性。优选本体区212具有与此相关的导电类型，其与源区210的导电类型相反。在本发明优选的实施方案中，本体区212是P型导电性，并且因此可以被称作P型本体区。P型本体区212还可以包括增强区214，优选是P型导电性，并在源区210和沟槽凹陷224之间的外延层204的上表面附近形成。增强区214在源区210和沟槽凹陷224之间提供了低电阻的电连接。
在示例性DMOS器件200的上表面附近，就在典型地由硅形成的外延层204和在优选实施方案中由氧化物(例如二氧化硅(SiO2)等)形成的绝缘层222之间的界面下方，在P型本体区212中形成沟道区209。因此，该界面被称作硅/氧化物界面。沟道区209至少部分在源区210的下方并与之相邻来形成。沟道区209可以由与衬底具有相同导电类型，在示例性器件中优选为P型的材料形成，并且可以由至少一部分P型本体区212组成。DMOS器件200的栅极216在至少一部分沟道区209的上方及器件的硅/氧化物界面附近形成。举例来说，栅极216可以由多晶硅材料形成，但是可以相似地使用可选的适当材料(例如金属)。在栅极216下方形成的绝缘层222通常被称作栅氧化物层，本领域技术人员可以理解这一点。
与在介电沟槽中以基本上垂直的配置形成图1中说明的示例性DMOS器件100不同，示例性DMOS器件200的栅极216以基本上水平的配置形成在器件上表面上的沟道区209上方。因此，在DMOS器件200中，栅极216没有配置成RESURF结构。尽管没有显示，但是可以代替配置栅极216，使至少一部分栅极在沟道区209的上方横向形成，并且至少一部分栅极在器件200的外延层204中形成的介电区中基本上垂直地形成，从而结合了横向和垂直栅极结构的优点。
举例来说，按照与图1中DMOS器件的虚拟栅场板配置一致的方式，在DMOS器件200中优选形成虚拟栅场板218。如前所述，虚拟栅场板218是本文中更一般性地称作屏蔽结构的举例说明。示例性DMOS器件200中的虚拟栅场板218在介电区220中基本上地垂直地形成。介电区220在外延层204的上表面附近以及漏区208和P型本体区212之间形成。虚拟栅场板218优选在介电区220的至少一部分侧壁和/或底部上最接近源区210处形成。虚拟栅场板218由导电材料，举例来说如多晶硅材料形成，但是可以相似地使用适当的可选材料(例如金属等)。
当根据本发明的技术配置时，虚拟栅场板218有利地形成进一步有利于在DMOS器件200中分布电场等势线的RESURF结构，从而进一步增加器件的击穿电压。这就可以增加源区210下方的P型本体区212的掺杂浓度，从而降低器件的导通电阻而不牺牲击穿电压。至少部分由于虚拟栅场板218的新颖结构，虚拟栅场板通过使源区210与DMOS器件200的关态中产生的高压电隔离而保护栅极216。另外，虚拟栅场板218降低了DMOS器件的电容，因此有利地提高了器件的高频性能。通过控制DMOS器件200中虚拟栅场板218的形状和/或位置，可以有利地保护器件中的所需区域免受否则会导致器件击穿的高电场浓度。
尽管没有显示，但是至少一部分虚拟栅场板218可以在例如DMOS器件200的上表面上形成的绝缘层上横向形成，其可以是绝缘层222的延伸，虚拟栅场板218向栅极216延伸并且与栅极隔开。另外，至少一部分虚拟栅场板218可以被横向放置在介电区220中，举例来说如在介电区的底壁上。在此情况下，DMOS器件200中的电场等势线可以有利地按需分布，从而提供增加的击穿电压并提高器件的可靠性。
图3是说明根据本发明第三实施方案形成的示例性DMOS器件300的剖视图。除了用在P型衬底302上形成的P型外延层304代替N型外延层外，DMOS器件300基本上与图2中所示的DMOS器件200相同。举例来说，例如通过使用注入和扩散工艺，在外延层上表面附近的外延层304中分别形成N型导电性的漏和源区308和310，这对于本领域技术人员是可以理解的。在外延层上表面附近的外延层304中，以及漏和源区308、310之间形成介电区312。与图2所述虚拟栅场板218的配置一致，以基本上垂直的方式，在介电区312中设置虚拟栅场板318。
示例性DMOS器件300包括在外延层304的上表面上基本上横向形成的栅极316，所述栅极被放置在漏和源区308、310之间。栅极316至少部分在优选为P型导电性的本体区318的上方形成。本体区318优选在外延层上表面附近的外延层304中、介电区312和至少部分在源区318下方之间形成。例如通过注入和扩散工艺，在外延层304中形成优选为N型导电性的局部轻掺杂的漏(LDD)区306。LDD区306在外延层304中基本上横向延伸，例如从漏区308到源区310，LDD区围绕着至少一部分源区308和介电区312，并且在外延层304的上表面附近的P型本体区318结束。
图4是描述根据本发明第四实施方案形成的示例性DMOS器件400的剖视图。除了栅极412和虚拟栅场板414在器件中的配置外，示例性DMOS器件400基本上与前面结合图1-3描述的DMOS器件相同。具体地说，DMOS器件400优选包括在外延层上表面附近的器件外延区404中形成的介电区410。与图1的DMOS器件100中的介电区120和121相同，介电区410优选定义了从外延层404的上表面经外延层向下延伸所需距离的沟槽。根据虚拟栅场板414在介电区410中的设置方式，外延层404中的介电区的深度或宽度确定了虚拟栅场板414的最大宽度。漏和源区406和408分别在外延层上表面附近的外延层404中形成。介电区410在漏和源区406、408之间形成。
从图中明显可见，示例性DMOS器件400中的栅极412和虚拟栅场板414在同一个介电区410中形成。栅极412优选在介电区410中基本上垂直地形成，举例来说例如在源区408最近处的介电区侧壁上。虚拟栅场板414优选在介电区410中基本上水平(例如平行于外延层404的上表面)地形成，举例来说例如在介电区的底壁上。栅极412与虚拟栅场板414被隔开，并且优选与虚拟栅场板414不重叠。
在图5说明的本发明第五实施方案中，示例性DMOS器件500包括在外延层上表面附近的外延层504中形成的第一介电区510和第二介电区512。包括氧化物(例如二氧化硅)的第一和第二介电区510、512每个优选地定义了从外延层504的上表面经外延层504向下延伸所需距离的沟槽。第一介电区510在外延层504中形成第一深度，并且第二介电区512在外延层中形成第二深度，第一深度大于第二深度。
示例性DMOS器件500包括在第二介电区512中基本垂直地形成的栅极514，举例来说例如在源区508最近处的第二介电区的侧壁上。尽管没有显示，至少一部分栅极514可以在第二介电区512的底壁上和/或在外延层504的上表面上横向延伸。优选形成虚拟栅场板516，从而在第一介电区510中基本上垂直地形成至少一部分虚拟栅场板，举例来说例如在第二介电区512最近处的第一介电区的侧壁上，并且在第二介电区中基本上横向地形成至少一部分虚拟栅场板，举例来说例如在第二介电区底壁上。在此情况下，虚拟栅场板516在第一和第二介电区510、512之间重叠成角。尽管没有显示，至少一部分虚拟栅场板516在第一介电区510的底壁上横向延伸。栅极514和虚拟栅场板516被彼此隔开。然后，用氧化物(例如二氧化硅)，或者可选的绝缘材料填充第一和第二介电区510、512，使得第一和第二介电区基本上与外延层504的上表面在同一平面上。
应当理解第一和第二介电区510、512的形状不局限于所示的具体结构。这就保持本文中所述的任何本发明实施方案的正确。举例来说，在可选的实施方案(未显示)中，配置第一和第二介电区510、512，使之在第一和第二深度之间提供更加平滑的过渡，从而消除或者显著降低示例性DMOS器件500中电场分布的不连续。第一和第二介电区510、512的各自外形以及在介电区中虚拟栅场板516及栅极514的形状和/或放置可以用来按照需要唯一地控制DMOS器件500中的RESURF效应，如前所述，从而提高器件的可靠性和/或性能。
图6A至6E描述了根据本发明一个实施方案，用来形成图1所示示例性DMOS器件的说明性方法的步骤。说明性的方法将在与半导体制造工艺技术兼容的传统CMOS的背景中描述。应当理解本发明不局限于所述或任何具体的制造器件的方法。如前所述，图中所示的各层和/或区域并没有按比例绘制，并且为了便于解释已经忽略了某些半导体层。
参照图6A，表示了至少一部分可以实施本发明技术的示例性半导体晶片600。晶片600优选包括衬底602和在衬底上形成的电荷平衡层606。衬底602优选是具有高导电性的P+型衬底，但是可选地可以使用N+型衬底。本领域技术人员可以理解通过扩散或注入步骤，向衬底材料中添加所需浓度(例如每立方厘米约5×1018至约5×1019个原子)的P型杂质或者掺杂物(例如硼)，从而按照需要改变材料的导电性，可以形成P+衬底。同样，电荷平衡层606优选是导电性小于衬底电导率的P型层，举例来说例如每立方厘米约1014至约3×1015个原子。然后，优选在晶片600的整个表面上方生长外延层604。外延层604还可以通过添加P型杂质来改性。所得晶体管结构的击穿电压至少部分由外延层604的厚度和杂质浓度来确定。
晶片600进一步包括沟槽凹陷608，在衬底602和外延层604上表面之间提供低电阻的电连接。沟槽凹陷608举例来说可以通过在定义沟槽凹陷的晶片600的上表面中产生开口来形成。所述开口可以通过在晶片600的上表面上沉积光刻胶层(未显示)，并且使用传统的光刻图案化步骤，接着刻蚀步骤，除去不想要的晶片部分的方法来形成。开口优选被形成(例如使用反应离子性刻蚀(RIE)、干刻蚀等)穿过外延层604和P型层606，从而暴露出衬底602。然后，举例来说使用沉积工艺，在沟槽608的侧壁和底壁上沉积导电材料610。导电材料610优选使用注入步骤掺杂。在注入步骤期间，优选使用预定浓度的P型杂质(例如硼)。然后，在沟槽开口中沉积导电材料612，举例来说，例如掺杂的多晶硅、金属(例如铝)等，从而基本上填充开口。开口中的导电材料形成穿过外延层604和P层606导电通路，并且在衬底602和晶片600的上表面之间提供基本上低电阻的电连接。
图6B说明了晶片600的外延层604中形成沟槽618。沟槽618最终被用来形成图1所示的示例性DMOS器件的第一介电区120。沟槽618可以通过首先在晶片600上表面上沉积光刻胶616层，并且使用传统的光刻图案化和刻蚀步骤，在光刻胶层中定义开口614的方法来形成。光刻胶层616起着在晶片随后的刻蚀期间保护晶片所需部分的作用。然后，使用刻蚀步骤(例如使用RIE、干刻蚀、湿刻蚀等)来除去没有被光刻胶层616保护的晶片的不需要部分。优选形成沟槽618穿过外延层604的距离为d1。
参照图6C至6D，在于外延层604中形成了沟槽618后，在其中具有开口620的晶片600的上表面上沉积光刻胶层616，所述开口可以通过传统的图案化和刻蚀步骤来形成，并且宽于用来定义沟槽618的开口614。然后，使用刻蚀步骤(例如使用RIE、干刻蚀、湿刻蚀等)来除去没有被光刻胶层616保护的晶片600的不需要部分。第一沟槽618将被更深地刻蚀入外延层604中，并且将在外延层中形成第二沟槽622。优选形成第二沟槽622穿过外延层604的距离为d2，其基本上等于图1所示的示例性DMOS器件100的栅极116的垂直深度。形成沟槽618穿过外延层604的距离为d3，其基本上等于示例性DMOS器件100的虚拟栅场板118的垂直深度，距离d3等于距离d1和d2之和。
如图6E中所述，优选例如通过向外延层中注入P型杂质(例如硼)，接着进行扩散步骤，从而在晶片600的外延层604中形成本体区634。然后，在第二沟槽622之间，晶片600的上表面附近的至少一部分本体区634中形成源区626。源区626可以通过向本体区634中扩散或者注入公知浓度水平的N型杂质628(例如磷或砷)来形成。相似地，在晶片600的上表面附近并与沟槽618相邻的外延层604中形成漏区624。漏区624可以通过向外延层604中扩散或者注入公知浓度水平的N型杂质628来形成。
优选在沟槽618和622的侧壁和底壁上生长一层氧化物(例如二氧化硅)，或者可选的绝缘材料(例如氮化硅)。所述氧化物层将电隔离分别在沟槽622和618的侧壁上形成的栅极630和虚拟栅场板632与所得DMOS器件的有源区。举例来说，栅极630和虚拟栅场板632优选通过至少在源区626最近的沟槽622、618的侧壁上沉积多晶硅，接着按需要进行定义栅极和虚拟栅场板的刻蚀步骤来形成。
本发明的DMOS器件可以在集成电路中实现。在形成集成电路中，典型地以重复的方式在半导体硅片上制造多个相同的管芯。每个管芯包括本文所述的器件，并且可以包括其它的结构或电路。每个管芯被切割或者从硅片中被切成方块，然后封装作为集成电路。本领域技术人员将知道怎样切割硅片，以及封装管芯，产生集成电路。如此制造的集成电路被认为是本发明的一部分。
尽管已经参照附图在本文中说明了本发明的说明性实施方案，但是应当理解本发明不局限于那些具体的实施方案，并且本领域技术人员可以在本文中做出各种其它的改变和修改而不会背离本发明的范围。

Claims (10)

1.一种金属氧化物半导体器件，包括：
在衬底上形成的半导体层，所述衬底定义了水平面和垂直于水平面的垂直方向；
在所述半导体层上表面附近的半导体层中形成的第一和第二源/漏区，所述第一和第二源/漏区彼此被隔开；
在所述半导体层的上表面附近形成的、并且至少部分位于第一和第二源/漏区之间的栅极；
定义了从半导体层的上表面向下延伸第一距离而进入半导体层中的沟槽的第一介电区，所述第一介电区在第一和第二源/漏区之间形成；以及
基本上在第一介电区中形成的屏蔽结构，至少一部分所述屏蔽结构与第一介电区的底壁以及第一介电区的至少一个侧壁中的至少一个相邻。
2.权利要求1的器件，其中至少一部分栅极在第二源/漏区附近的第一介电区的侧壁上形成，并且至少一部分屏蔽结构在所述第一介电区的底壁上形成，所述屏蔽结构与所述栅极被隔开。
3.权利要求1的器件，其中至少一部分栅极被基本上垂直地设置在第一介电区中，并且至少一部分栅极形成在所述半导体层的上表面上，并且基本上横向地向第二源/漏区延伸。
4.权利要求1的器件，其中至少一部分所述屏蔽结构被基本上垂直地设置在第一介电区中，并且至少一部分所述屏蔽结构形成在所述半导体层的上表面上，并且基本上横向地向第二源/漏区延伸。
5.权利要求1的器件，还包括设置在所述半导体层和所述衬底之间的第二种导电类型的第二半导体层，所述半导体层具有与之相关的第一掺杂浓度，并且所述第二半导体层具有与之相关的第二掺杂浓度，所述第一掺杂浓度基本上等于所述第二掺杂浓度，从而基本上平衡所述半导体层与所述第二半导体层之间的电荷。
6.权利要求1的器件，还包括定义了从所述半导体层的上表面向下延伸第二距离穿过半导体层的沟槽的第二介电区，第二距离从半导体层的上表面测量，所述第二介电区形成在第一介电区和第二源/漏区之间的第一介电区附近，所述第二距离小于第一距离，其中栅极被基本上垂直在放置在第二介电区中，至少一部分所述栅极形成在第二介电区的侧壁上。
7.权利要求1的器件，还包括在所述屏蔽结构附近及至少一部分栅极的下方的半导体层中形成的局部掺杂的区域，与所述半导体层的掺杂水平相比，所述局部掺杂的区域具有更高的掺杂水平。
8.权利要求7的器件，其中所述局部掺杂区域内的掺杂水平作为从所述屏蔽结构测量并且基本上向栅极横向延伸的距离的函数而增加。
9.一种包括至少一个金属氧化物半导体层器件的集成电路，所述至少一个金属氧化物半导体器件包括：
在衬底上形成的半导体层，所述衬底定义了水平面和垂直于水平面的垂直方向；
在所述半导体层上表面附近的半导体层中形成的第一和第二源/漏区，所述第一和第二源/漏区彼此被隔开；
在所述半导体层的上表面附近形成的、并且至少部分位于第一和第二源/漏区之间的栅极；
定义了从半导体层的上表面向下延伸第一距离、进入半导体层中的沟槽的第一介电区，所述第一介电区在第一和第二源/漏区之间形成；以及
基本上在第一介电区中形成的屏蔽结构，至少一部分所述屏蔽结构与第一介电区的底壁以及第一介电区的至少一个侧壁中的至少一个相邻。
10.一种形成金属氧化物半导体层器件的方法，所述方法包括下列步骤：
在衬底上形成半导体层，所述衬底定义了水平面和垂直于水平面的垂直方向；
在所述半导体层上表面附近的半导体层中形成第一和第二源/漏区，所述第一和第二源/漏区彼此被隔开；
在所述半导体层的上表面附近形成栅极，并且该栅极至少部分放置在第一和第二源/漏区之间；
形成第一介电区，其定义了从半导体层的上表面向下延伸第一距离、进入半导体层中的沟槽，所述第一介电区在第一和第二源/漏区之间形成；以及
基本上在第一介电区中形成屏蔽结构，所述屏蔽结构至少一部分与第一介电区的底壁以及第一介电区的至少一个侧壁中的至少一个相邻。
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