CN1539169A - 对称沟槽mosfet器件及其制造方法 - Google Patents

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Abstract

本发明提供一种沟道MOSFET器件其制造相同器件的方法。该沟道MOSFET器件(图6A)包括：第一电导率类型的漏极区(606)；漏极区上提供的第二电导率类型的体区(602)，使得漏极区和体区形成第一结；体区上提供的第一电导率类型的源极区(604)，使得源极区和体区形成第二结；位于源极区上表面上的源极金属(610)；延伸通过源极区、通过体区并进入到漏极区的沟道(608、609和614)；和栅极区，其包括：(i)绝缘层(609)，其排列了至少一部分的沟道，和(ii)导电区(608)，其位于邻近沟道609内。体区中以及至少一部分源极和漏极区中的掺杂分布关于平行于器件主表面的体区的中心面对称。

Description

对称沟槽MOSFET器件及其制造方法
技术领域
本发明涉及沟道MOSFET器件，更特别涉及具有对称电流-电压特性的沟道MOSFET器件。
背景技术
MOSFET(金属氧化物半导体场效应晶体管)的技术进步导致了各种不同晶体管结构的发展。
图1A示出了常规MOSFET结构。这个结构包括具有P+接触区103、源极区104、漏极区106和栅极区的P型体区102，其中栅极区是由掺杂多晶硅导电区108和栅极电离层109构成的。在导电区108上提供有绝缘层110。图1B中示出了本结构的电符号。该晶体管有四个接线端，并且当相互交换源极和漏极触点时具有对称的电流-电压特性。
图2A中示出了另一个MOSFET的版本，被称作绝缘硅片(“SOI”)MOSFET。这个晶体管具有与图1A相似的结构，具有P型体区202、源极区204、漏极区206以及由掺杂多晶硅导电区208和栅极电离层209构成的栅极区。导电区208上提供有绝缘层210。但是，每个晶体管都是在它自己的硅岛(silicon island)上形成的，因此它通过绝缘体与所有其它晶体管电绝缘。绝缘物质211的下层的存在提供了这样的电绝缘。而且，为了增加器件密度，通常不会把电触点做到SOI MOSFET的体区。图2B中示出了该结构的电符号。SOI MOSFET跟常规MOSFET一样，当相互交换源极和漏极区时具有对称的电流-电压特性。
但是，上面的常规MOSFET和SOI MOSFET的电特性具有一个重要风格上的不同。常规MOSFET的漏极到源极的击穿电压将受到其体区上电压的影响。当体区到源极区短路时，常规MOSFET的漏极到源极的击穿电压或BVDSS与器件内部固有的双极晶体管的集电极到基极的击穿电压BVCBO相等。当体区根本没有电连接时(即允许“浮动(floating)”)，常规MOSFET的BVDSS与双极晶体管的集电极到发射极的击穿电压BVCEO相等。常规MOSFET的BVCEO与其BVCBO通过下式(摘自Grove、Andrew S.的“Physics and Technology ofSemiconductor Devices”，John Wiley & Sons，1967，p.233)建立关系：
BV CEO = BV CBO β + 1 η
其中η是取值范围为4的npn晶体管，β是该晶体管的电流增益。
这个公式表示，体区电浮动的常规MOSFET晶体管相比体区与源区短接的相应晶体来说，具有更低的击穿电压。类似地，具有浮动区的SOI MOSFET相比其体区连接到源区的情况，具有更低的击穿电压。参见Cristoloveanu，“Metamorphosis of Silicon”，IEEE Circuit &Devices，1999年1月，pp.26-32。
双扩散MOSFET，也被称作DMOS晶体管，是另一种常用的晶体管结构。图3A示出了垂直的DMOS晶体管，其提供有(a)P/P+体区302，(b)N+源极区304，(c)导电掺杂多晶硅308和栅极电离层309的栅极区，以及(d)公共的N型漏极区306，都分布在N+衬底307上。多晶硅区308通常延伸到有源区外面的区域，在这里提供有一个公共的金属栅触点。如图中所示，P型体区302通过源极金属303短接到N+源极区304。图3B中示出了本结构的电符号。
图3A的垂直DMOS晶体管的一个变种是沟道DMOS晶体管，如图4A所示，其包括(a)P/P+体区402，(b)N+源极区404，(c)导电掺杂多晶硅408和栅极电离层409的栅极区，其中在多晶硅408上提供有绝缘层410，以及(d)公共N型漏极区406，它们都位于N+衬底407之上。在本结构中，源极区和漏极区之间的载流在本结构内沿着沟道的垂直侧壁发生。栅极的掺杂多晶硅408部分通过栅极电介质409部分与体区402内的沟槽分隔开。当施加足够大的栅源电压(形成了体区402中的沟槽)并且存在漏源电压时，载流子从源极区404流到漏极区406。图4B中示出了该结构的电符号。
DMOS晶体管用于高电流和/或高电压的应用，这是因为DMOS结构例如与图1A的常规MOS结构相比，至少提供了下述优点：
(1)沟槽长度是由掺杂分布的差异而设置的，掺杂分布是由体区和源极区的连续扩散在相同边缘上(即上表面)形成的。由此，沟槽长度(L)可以非常短，使得每单位表面积的W/L的值相对较高，其中W是源极周长的量。每单位表面积的高W/L值是高电流密度期间的表示。
(2)体漏损耗区在漏极方向上伸展，而不是在沟槽区，从而导致了更高的击穿电压。
由于结构中存在的源体二极管，图3A的垂直D4MOS晶体管的电流-电压曲线和图4A的沟道DMOS晶体管的电流-电压曲线是不对称的。对于许多应用来说，这个不对称并不是一个要素。但是，有一些需要对称特性的应用。在这样的应用中，使用了源极(有时还有栅极)电连接在一起的两个DMOS晶体管，如图5中的示意所示。不幸的是，两个DMOS晶体管串联形成双向开关的使用需要比具有相同导通电阻的单DMOS晶体管大得多的面积。
发明内容
本发明通过提供具有对称电流-电压特性的沟道MOSFET晶体管，解决了现有技术中的上述和其它的问题。
根据本发明的实施例，沟道MOSFET晶体管器件提供有：(a)第一电导率类型的漏极区；(b)漏极区上提供的第二电导率类型的体区，使得漏极区和体区形成第一结；(c)体区上提供的第一电导率类型的源极区，使得源极区和体区形成第二结；(d)位于源极区上表面上的源极金属；(e)延伸通过源极区、通过体区并进入到漏极区的沟道；和(f)栅极区，其包括：(i)绝缘层，其排列了至少一部分的沟道，和(ii)导电区，其位于邻接绝缘层的沟道内。该器件中的体区与源极金属分隔开。而且，当沿着垂直于该器件的上下表面的线路时，体区中以及至少一部分源极和漏极区中的掺杂分布是这样的：体区中心面的一侧上的掺杂分布与中心面的相对一侧上的掺杂分布是对称的。
根据本发明的另一实施例，提供了沟道MOSFET晶体管器件，其包括：(a)N型电导率的硅漏极区；(b)在漏极区上提供的P型电导率的硅体区，其中漏极区和体区形成第一结；(c)体区上提供的N型电导率的硅源极区，其中源极区和体区形成第二结；(d)位于源极区上表面上的源极金属；(e)延伸通过源极区、通过体区并进入到漏极区的沟道；和(f)栅极区，其包括：(i)硅二极管层，其排列了至少一部分的沟道，和(ii)掺杂多晶硅区，其位于邻接硅二极管层的沟道内。在该器件内：(a)体区与源极金属通过源极区分隔开，(b)源极和漏极区包括相同的掺杂物质，(c)源极和漏极区具有峰值净掺杂浓度，其大于体区的峰值净掺杂浓度，和(d)沿垂直于该器件的上下表面的线路的掺杂分布是这样的：在体区中以及至少一部分源极和漏极区中，体区中心面的一侧上的掺杂分布与中心面的相对一侧上的掺杂分布是对称的。
根据本发明的另一实施例，提供了一种形成沟道MOSFET晶体管器件的方法，其包括：(a)提供第一电导率类型的漏极区；(b)在漏极区上提供第二电导率类型的体区，漏极区和体区形成第一结；(c)在体区上提供第一电导率类型的源极区，源极区和体区形成第二结；(d)形成延伸通过源极区、通过体区并进入到漏极区的沟道；(e)在至少沟道的一部分上形成绝缘层；(f)在邻接绝缘层的沟道内提供导电区；和(g)在源极区的上表面上提供源极金属。执行该方法，使得：(i)体区与源极金属分隔开，和(ii)建立沿着垂直于该器件的上下表面的线路的参杂分布，其中，在体区中以及至少一部分源极和漏极区中，体区中心面的一侧上的掺杂分布与中心面的相对一侧上的掺杂分布是对称的。
在某些实施例中，例如，在沟道形成之前形成体区和源极区。在其它实施例中，在沟道形成之前形成体区，在沟道形成之后形成源极区。各种不同的实施例都可用于形成漏极、体和源极区。
本发明的一个优点在于，制造出了具有对称电流-电压特性的单MOSFET晶体管。这种设计相比基于两个串联MOSFET晶体管的设计，需要小得多的表面积。
对于本领域普通技术人员，通过通读下述说明，将立刻认识到本发明的上述和其它实施例以及优点。
附图说明
图1A是现有技术中的常规MOSFET器件的示意性部分截面图；
图1B是图1A的器件的电符号；
图2A是现有技术中的SOI MOSFET器件的示意性部分截面图；
图2B是图2A的器件的电符号；
图3A是现有技术中的垂直DMOS晶体管的示意性部分截面图；
图3B是图3A的器件的电符号；
图4A是现有技术中的沟道DMOS晶体管器件的示意性部分截面图；
图4B是图4A的器件的电符号；
图5是源极和栅极电连接在一起的两个DMOS晶体管的电符号；
图6A是根据本发明的一个实施例的沟道MOSFET器件的示意性部分截面图；
图6B是图6A的器件的电符号；
图7根据本发明的一个实施例，示出了图6A的器件中的大致掺杂分布；
图8A和8B根据本发明的一个实施例，示出了构建类似图6A的器件的过程中的不同阶段的大致掺杂分布；
图9A和9B根据本发明的另一实施例，示出了构建类似图6A的器件的过程中的不同阶段的大致掺杂分布；
图10A和10B根据本发明的另一实施例，示出了构建类似图6A的器件的过程中的不同阶段的大致掺杂分布；
图11A和11B根据本发明的又一实施例，示出了构建类似图6A的器件的过程中的不同阶段的大致掺杂分布；
图12A到12D是根据本发明的一个实施例，示出了形成类似图6A中所示沟道MOSFET器件的过程的部分截面图；
图13A到13D是根据本发明的另一实施例，示出了形成类似图6A中所示沟道MOSFET器件的过程的部分截面图。
具体实施方式
现在将结合附图，在下文中更加全面地描述本发明，其中示出了本发明的优选实施例。但是，本发明可以以不同的形式实现，不应被理解为限制于这里所述的实施例。
根据本发明的一个实施例，使用类似图6A中所示的沟道MOSFET晶体管可以得到对称电流-电压性能。在示出的沟道MOSFET中，底层为N+漏极区606。本例中的漏极区606是半导体衬底晶片，但是如果需要的话，N+漏极区606也可以形成于在衬底晶片上形成的外延层中。本例中的晶片是硅。但是，本发明的设计可以用于其它半导体，包括其它元素半导体(诸如Ge)、化合物半导体(诸如SiGe)以及III-V族半导体(诸如GaAs)。例如，本例中的晶片的厚度范围从10密耳到40密耳，而净掺杂浓度范围从1018到1021cm-3。
N+漏极区606上是P-体区602。在示出的例子中，这些P-体区相关的上PN结距离半导体上表面0.1到3.0微米，下PB结距离上表面0.5到6.0微米。P-体区602内的掺杂浓度范围优选地从1014到1016cm-3。在该结构中，P-体区602是电浮动的，这使器件的漏源击穿电压BVDSS从器件固有的双极晶体管的集电极-基极击穿电压BVCBO降低到了固有双极晶体管的集电极-发射极击穿电压BVCEO。但是，通过这样一个器件可以获得的对称电流-电压特性将使得击穿或持续电压中的降低发生偏移。
在半导体表面上提供N+源极区604，其延伸到半导体中例如0.1到3.0微米的深度。例如，这些区的净掺杂浓度范围优选地从1018到1021cm-3。
图6A的器件还包括沟道，其延伸到距离半导体上表面例如1.0到8.0微米的深度，宽度上为0.25到2.0微米。沟道之间的区域基于它们的形状，常常被称为“台面(mesa)”或“沟道台面”。例如，这些区域的范围在宽度上为从0.5到4.0微米。
在沟道内提供了导电区608，例如，其可能是掺杂多晶硅。横靠导电区608并在其下的是栅极电介质区609(例如氮氧化硅或二氧化硅区，厚度最好为20到1000埃)，其位于导电区608和半导体之间(即，位于导电区608与P-体区602、漏极区606和N+源极区604之间)。导电区608之上(位于导电区608和源极金属610之间)是绝缘区614，例如其由二氧化硅或者BPSG(硼硅酸盐玻璃)形成。
源极金属610通常是诸如铝的金属形成的，在具有全部源极区604的电触点内。分离的栅极金属(未示出)通常连接到位于器件有源区的导电区608的栅极浇道(runner)部分。通常也在邻接N+漏极区606处提供漏极金属(未示出)。
图6B中示出了图6A中所示的器件的电符号以及其浮动体区。
为了得到优化的器件性能，图6A的器件的净掺杂浓度分布应该是对称的。图7中提出了这样的对称净掺杂分布的一个例子，其示出了沿垂直于器件的半导体上表面的线路的大致掺杂分布。图7中x轴左侧对应于器件的半导体表面，区域704对应于器件的N+源极区604，区域702对应于P-体区602，区域706对应于漏极区606。注意到，掺杂分布是这样的：P-体区602的中心面的一侧上的掺杂分布镜像中心面的相对一侧上的掺杂分布。这种对称适用于从半导体表面延伸到器件的N+漏极区706的区域。
可以使用许多方法来获得对称的掺杂分布，包括下述方法：
a)根据一个实施例，N型外延层可以4生长在N+衬底上，以产生图8A中所示的掺杂分布。然后可以进行源极掺杂物注入步骤和体掺杂物注入步骤，从而在注入后使得体掺杂物的峰值为从源极掺杂物的峰值到漏极掺杂物的峰值之间距离的一半。升高温度下的掺杂物扩散导致了类似图8B的掺杂分布。在体掺杂物之前就可以引入源极掺杂物，反之亦然。
b)根据另一实施例，将P型体掺杂物从漏极侧和源极侧引入到外延层。例如，通过离子注入将P型体掺杂物诸如到N+衬底中。随后，在离子注入的沉底上生长N型外延层，以产生图9A的掺杂分布。然后进行源极掺杂物注入和体掺杂物注入步骤。如上所述，可以在体掺杂物之前引入源极掺杂物，反之亦然。升高温度下的扩散导致了类似图9B中所示的掺杂分布。
c)根据另一实施例，通过适用优化的氧化步骤从晶片表面中去除硼，之后跟随体掺杂步骤但在之前进行源极掺杂步骤，从而优化体掺杂物的分布。例如，在N+衬底上生长外延层。将硼(P型掺杂物)注入到外延层，在其上通过在升高的温度下加热对硼进行免下车式(drive-in)步骤。然后，在对硼进行免下车式步骤的同时，在外延层表面上生长氧化层。由于在氧化过程中从掺杂区的表面耗尽了硼(参见Grove，Andrew S.，Physics and Technology of Semiconductor Devices，John Wiley & Sons，1967，pp.69-77)，所以该步骤在源极引入之前优化了硼分布。图10A中示出了该步骤的结果。随后，可以注入N型掺杂物，其后跟随在升高温度下的扩散，从而产生图10B所示的分布。
d)在另一实施例中，可以外延地引入P-体掺杂物，然后是源极注入和扩散。例如，首先在N+衬底上淀积P型外延层，产生类似于图11A中所示的掺杂分布。随后注入N型掺杂物，然后在升高的温度下进行扩散，以产生图11B中所示的分布。
如上所述，允许获得电流-电压对称的、在本发明的沟道MOSFET内提供浮动体的主要折中在于，降低了器件的漏源击穿电压或BVDSS。但是，通过减少固有的双极性晶体管的电流增益或者β，可以增加BVDSS。可以使用各种技术来减少该双极性晶体管的增益，在各种技术中包括：
(1)可以增加基极区中的掺杂物浓度。因为体区中的最大净P型掺杂浓度是确定MOSFET的阈值电压的参数之一，所以在该参数中存在最小设计灵活性。但是，可以将正的固定电荷引入栅极电介质，以抵消较高的体掺杂带来的阈值电压的增加。
(2)形成具有P型体区的肖特基势垒二极管的物质可以用作为电子的源，而不是上述的N+扩散源极区。在文献中已经讨论过“肖特基源”MOSFET。但是，这项技术将使获得类似图7中所示的掺杂对称变得困难或者不可能。
(3)可以减小基极区中载流子寿命。可以通过在基极区中增加产生再结合(generation-recombination)中心的数量来实现这项技术。掺杂物(例如金或铂)的使用和散热的适用是众所周知的技术，用于通过引入产生再结合中心来降低载流子寿命。产生再结合中心中的增加也增加了高电压条件下的泄漏电流，但是泄漏电流中的这个增加是通过MOSFET的击穿电压中的增加而偏移的。
现在将结合图12A-12D来描述可用于产生图6A中截面图中所示的沟道MOSFET器件的处理顺序以及有源区外的生成结构的进一步的细节。
参看图12A，N+衬底606可多少提供有P型层602和N型层604，诸如上述的那些。例如，N-外延层可淀积在N+衬底上，然后进行P型体注入和N型源极注入，如上面的方法“a”所述。随后，例如通过热氧化，形成厚度通常为400到20000埃的二氧化硅层611(氧化盘)。也可以使用哪个这个步骤来扩散注入的N型和P型掺杂物。然后例如通过化学汽相淀积来形成氮化硅层612。使用本领域公知的方法来从氧化和氮化层形成沟道掩蔽模(mask)，并且例如通过的等离子或者活性离子蚀刻步骤来在硅中蚀刻沟道。然后通常在沟道内生长牺牲的(sacrificial)氧化层，并将其去处，如本领域技术人员所知。然后例如通过热氧化来在沟道内生长厚度通常为20到1000埃的薄氧化层609。
然后遮盖结构表面，并优选地使用CVD来用多晶硅层608填充沟道。多晶硅通常是N型掺杂来降低其电阻率。例如，在磷化氢气体的CVD期间，可以使用氯氧化磷通过热预淀积或者通过砷或磷的注入来实施N型掺杂。图12B中示出了生成的结构。
在有源区外适当遮掩以保护栅极触点的多晶硅之后，通过例如等离子或者活性离子蚀刻来蚀刻多晶硅层，形成分别的多晶硅区608，其连接在所示特殊截面图的平面中的沟道中。
然后去除掩蔽模，并且通过例如热氧化来氧化多晶硅区608的表面，产生氧化区614。图12C中示出了生成的结构。
然后例如使用磷酸通过湿蚀刻来蚀刻暴露的氮化硅612。然后提供触模，使区域614的一部分暴露于有源区之外。然后通过例如等离子或湿蚀刻来蚀刻该结构。此步骤在有源区外暴露了一部分多晶硅。然后去除掩蔽模，并通过例如等离子或湿蚀刻来蚀刻该结构，以去除未遮盖的、暴露的源极区604。
然后进行金属淀积步骤和遮掩操作，产生源极金属610s和栅极金属610g。然后，通过例如等离子蚀刻，提供、遮掩并蚀刻钝化层，例如CVD氧化物和等离子氮化物的夹层，从而产生钝化区615。去除钝化模，就产生了图12D的结构。
无数的变种都是有可能的。例如，虽然上述顺序中淀积的是N型外延层，也可以淀积P型层，而不需要对器件性能作出妥协。而且，虽然使用上面的方法“a”引入了体和源极掺杂物，但是也可以使用其它的方法。此外，图12A-12D的处理顺序既没有使用体遮掩步骤也没有使用源遮掩步骤，但是可以使用体掩蔽步骤和/或源掩蔽步骤来引入体和/或源极掺杂物。上述处理还在处理顺序中使用氮化硅层。但是，没有使用氮化硅，而使用掩蔽步骤来仅在器件的某些区域内引入体和源极扩散的处理过程也是可能的。图13A-13D中描述了这样的一个处理过程。
参看图13A，在N+衬底606上淀积N型外延层603。然后通过例如热氧化来氧化该结构的表面。然后通过例如等离子或者湿蚀刻来掩蔽和蚀刻由此形成的氧化层，直到只剩余有源区外的一部分氧化层。在去除掩蔽模之后，进行P型和N型注入步骤，如上述方法“a”中所讨论的。然后，对半导体的表面进行附加的氧化步骤，例如热氧化，以产生厚度大约为1000到10000埃的氧化层。这个氧化步骤产生了具有类似图13A中所示的全部配置的氧化区611。该氧化步骤也可起作用来推进(drive in)注入的P型和N型掺杂物，产生P型层602和N型层604。
然后形成了沟道掩蔽模，并通过例如等离子或活性离子蚀刻步骤来蚀刻沟道。然后在沟道内生长牺牲的氧化层并将其去除，如本领域技术人员所知。氧化层609通常厚度为20到1000埃，然后通过例如热氧化来在沟道上生长该氧化层609。
接下来用多晶硅层608来填充沟道。图13B中示出了生成的结构。
在有源区外适当的掩蔽以保护栅极触点的多晶硅之后，通过例如活性离子蚀刻来蚀刻多晶硅层，形成不同的多晶硅区608。然后去除掩蔽模并通过热氧化来氧化多晶硅区608的表面，产生氧化区614。图13C中示出了生成的结构。
然后提供触模，使一部分氧化覆盖的多晶硅暴露在有源区外。然后通过例如等离子或湿蚀刻来蚀刻该结构。此步骤暴露了有源区外的一部分多晶硅，在其中做出了到栅极多晶硅608的电接触。然后去除了掩蔽模。然后使用掩蔽等离子或湿蚀刻来去除覆盖源极区604的氧化物。接下来进行金属淀积步骤，并且掩蔽和蚀刻金属，产生源极金属610s和栅极金属610g。去除附加的掩蔽模。然后通过例如等离子蚀刻以产生钝化区615，从而提供、掩蔽和蚀刻钝化层，诸如CVD氧化物和等离子氮化物的夹层。去除掩蔽模，导致了图13D的结构。
虽然在这里明确地示出并描述了各种实施例，应该认识到，在不背离本发明的精神和预期范围的前提下，本发明的修改和变种通过上述教导而涵盖并在所附权利要求的范围之内。作为一个特定的例子，可使用本发明的方法来形成各种半导体区域中的电导率与这里所述相反的结构。

Claims (24)

1.一种沟道MOSFET晶体管器件，其包括：
第一电导率类型的漏极区；
所述漏极区上提供的第二电导率类型的体区，所述漏极区和所述体区形成第一结；
所述体区上提供的第一电导率类型的源极区，所述源极区和所述体区形成第二结；
位于所述源极区上表面上的源极金属；
延伸通过所述源极区、通过所述体区并进入到所述漏极区的沟道；和
栅极区，其包括：绝缘层，其排列了至少一部分所述沟道；和导电区，其位于邻接所述绝缘层的沟道内，
其中，(a)所述体区与所述源极金属分隔开，和(b)沿着垂直于所述器件的上、下表面的线路的掺杂分布是这样的：在所述体区中以及至少一部分所述源极和漏极区中，体区中心面的一侧上的掺杂分布与中心面的相对一侧上的掺杂分布是对称的。
2.如权利要求1所述的沟道MOSFET晶体管器件，其中所述体区与所述源极金属通过所述源极区而分隔开。
3.如权利要求1所述的沟道MOSFET晶体管器件，其进一步包括邻接所述导电区的栅极金属。
4.如权利要求1所述的沟道MOSFET晶体管器件，其中所述体区进一步包括提供产生再结合中心的物质。
5.如权利要求4所述的沟道MOSFET晶体管器件，其中所述物质是从金和铂中选出的。
6.如权利要求1所述的沟道MOSFET晶体管器件，其中所述源极、漏极和体区掺杂了硅区。
7.如权利要求6所述的沟道MOSFET晶体管器件，其中所述导电区是掺杂了多晶硅。
8.如权利要求6所述的沟道MOSFET晶体管器件，其中所述绝缘层是二氧化硅层。
9.如权利要求6所述的沟道MOSFET晶体管器件，其中所述绝缘层是氮氧化硅层。
10.如权利要求1所述的沟道MOSFET晶体管器件，其中在所述绝缘层内提供固定的电荷。
11.如权利要求1所述的沟道MOSFET晶体管器件，其中所述源极和漏极区的峰值净掺杂浓度大于所述体区的峰值净掺杂浓度。
12.如权利要求1所述的沟道MOSFET晶体管器件，其中所述第一电导率类型是N型电导率，所述第二电导率类型是P型电导率。
13.如权利要求1所述的沟道MOSFET晶体管器件，其中所述源极和漏极区包括相同的掺杂物质。
14.一种沟道MOSFET晶体管器件，其包括：
N型电导率的硅漏极区；
在所述漏极区上提供的P型电导率的硅体区，所述漏极区和所述体区形成第一结；
在所述体区上提供的N型电导率的硅源极区，所述源极区和所述体区形成第二结；
位于所述源极区的上表面上的源极金属；
延伸通过所述源极区、通过所述体区并进入到所述漏极区的沟道；和
栅极区，其包括：硅二极管层，其排列了至少一部分的所述沟道；和掺杂多晶硅区，其位于邻接所述硅二极管层的所述沟道内，
其中，(a)所述体区通过所述源极区与所述源极金属分隔开，(b)所述源极和漏极区包括相同的掺杂物质，(c)所述源极和漏极区的峰值净掺杂浓度大于所述体区的峰值净掺杂浓度，和(d)沿垂直于所述器件的上、下表面的线路的掺杂分布是这样的：在所述体区中以及至少一部分所述源极和漏极区中，体区中心面的一侧上的掺杂分布与中心面的相对一侧上的掺杂分布是对称的。
15.如权利要求14所述的沟道MOSFET晶体管器件，其中所述掺杂物质包括砷。
16.如权利要求14所述的沟道MOSFET晶体管器件，其中所述掺杂物质包括磷。
17.一种形成沟道MOSFET晶体管器件的方法，其包括：
提供第一电导率类型的漏极区；
在所述漏极区上提供第二电导率类型的体区，所述漏极区和所述体区形成第一结；
在所述体区上提供第一电导率类型的源极区，所述源极区和所述体区形成第二结；
形成延伸通过所述源极区、通过所述体区并进入到所述漏极区的沟道；
在所述沟道的至少一部分上形成绝缘层；
在邻接所述绝缘层的所述沟道内提供导电区；和
在所述源极区的上表面上提供源极金属，
执行所述方法，使得(a)所述体区与所述源极金属分隔开，和(b)建立沿着垂直于所述器件的上、下表面的线路的参杂分布，其中，在所述体区中以及至少一部分所述源极和漏极区中，体区中心面的一侧上的掺杂分布与中心面的相对一侧上的掺杂分布是对称的。
18.如权利要求17所述的方法，其中所述漏极区、所述体区和所述源极区是通过下述方法提供的：
提供第一电导率类型的衬底；
在所述衬底上淀积外延层；和
进行源极掺杂注入步骤和体掺杂注入步骤，使得注入后的体掺杂物的峰值是源极掺杂物峰值到漏极掺杂物峰值的距离的一半。
19.如权利要求17所述的方法，其中所述漏极区、所述体区和所述源极区是通过下述方法提供的：
提供N型电导率的衬底；
将第一剂P型体掺杂物注入到所述衬底中；
在注入的衬底上淀积N型外延层；
将第二剂P型体掺杂物注入到所述外延层中；和
将N型源极掺杂物注入到所述外延层中。
20.如权利要求17所述的方法，其中所述第一电导率类型是N型电导率，其中所述第二电导率类型是P型电导率，其中所述漏极区、所述体区和所述源极区是通过下述方法提供的：
提供N型电导率的衬底；
在所述衬底上淀积外延层；
将硼注入到所述外延层中；
在所述外延层的表面上生长氧化层；和
将N型源极掺杂物注入到所述外延层中。
21.如权利要求17所述的方法，其中所述漏极区、所述体区和所述源极区是通过下述方法提供的：
提供第一电导率类型的衬底；
在所述衬底上淀积第二电导率类型的外延层；和
将第一电导率的源极掺杂物注入到所述外延层中。
22.如权利要求17所述的方法，其中所述体区和所述源极区是在沟道形成之前形成的。
23.如权利要求17所述的方法，其中所述体区是在沟道形成之前形成的，所述源极区是在沟道形成之后形成的。
24.如权利要求17所述的方法，
其中所述漏极区、所述体区和所述源极区是硅区，
其中所述绝缘层是二氧化硅层，
其中所述导电区掺杂了多晶硅区，
其中所述第一电导率类型是N型电导率，
其中所述第二电导率类型是P型电导率，
其中所述源极和漏极区包括相同的掺杂物质，和
其中所述源极和漏极区的峰值净掺杂浓度大于所述体区的峰值净掺杂浓度。
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