JPH03205877A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH03205877A JPH03205877A JP184690A JP184690A JPH03205877A JP H03205877 A JPH03205877 A JP H03205877A JP 184690 A JP184690 A JP 184690A JP 184690 A JP184690 A JP 184690A JP H03205877 A JPH03205877 A JP H03205877A
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- Pending
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート電界効果トランジスタに関し、特
に大電力スイッチング用の絶縁ゲート電界効果トランジ
スタに関する。
に大電力スイッチング用の絶縁ゲート電界効果トランジ
スタに関する。
従来この種の大電力用の絶縁ゲート電界効果トランジス
タは、バイボーラトランジスタのような熱暴走がなく、
スイッチングが高速にできるほか、駆動回路が簡単にな
り省電力化できるなどの理由で、コイルを負荷としてバ
イボーラトランジスタにかわって用いられている。
タは、バイボーラトランジスタのような熱暴走がなく、
スイッチングが高速にできるほか、駆動回路が簡単にな
り省電力化できるなどの理由で、コイルを負荷としてバ
イボーラトランジスタにかわって用いられている。
ところが、この種の絶縁ゲート電界効果トランジスタ(
以下I GPETと記す)は、等価的に寄生トランジス
タを内蔵してしまうため、ドレイン・ソース間のブレー
クダウン時や、内蔵ダイオードの逆回復時に、この寄生
トランジスタが動作してしまうことがあり、その際、寄
生トランジスタに大電力がかかっていると、熱暴走によ
って破壊してしまう。
以下I GPETと記す)は、等価的に寄生トランジス
タを内蔵してしまうため、ドレイン・ソース間のブレー
クダウン時や、内蔵ダイオードの逆回復時に、この寄生
トランジスタが動作してしまうことがあり、その際、寄
生トランジスタに大電力がかかっていると、熱暴走によ
って破壊してしまう。
この様子を図面を参照して説明する。第5図は従来のI
GFETを示す半導体チップの断面図、第6図及び第7
図は第5図の従来例のドレイン・ソース間にコイルの逆
起電力などのサージが印加された場合の挙動を示す等価
回路図及び信号波形図である。
GFETを示す半導体チップの断面図、第6図及び第7
図は第5図の従来例のドレイン・ソース間にコイルの逆
起電力などのサージが印加された場合の挙動を示す等価
回路図及び信号波形図である。
ドレイン電’flit 1 cとソース領域7の間に、
ブレークダウン電圧をこえるサージが印加されると、ソ
ース領域7、ベース領域2及びドレイン領域la,lb
をそれぞれエミッタ領域、ベース領域及びコレクタ領域
とする寄生トランジスタTrのベースの電位が上昇して
しまい、いわゆるスナップバックを引きおこし熱暴走に
より破壊する。また、ドレイン・ソース間電圧■D5の
上昇が急激におこると、ドレイン・ベース間容量C。に
変位電流が経路12を通って流れて、寄生トランジスタ
のベース電流となりやはり熱暴走して破壊する。
ブレークダウン電圧をこえるサージが印加されると、ソ
ース領域7、ベース領域2及びドレイン領域la,lb
をそれぞれエミッタ領域、ベース領域及びコレクタ領域
とする寄生トランジスタTrのベースの電位が上昇して
しまい、いわゆるスナップバックを引きおこし熱暴走に
より破壊する。また、ドレイン・ソース間電圧■D5の
上昇が急激におこると、ドレイン・ベース間容量C。に
変位電流が経路12を通って流れて、寄生トランジスタ
のベース電流となりやはり熱暴走して破壊する。
このような寄生トランジスタによる破壊を防ぐためには
、寄生トランジスタのFlfeを下げるなどして寄生ト
ランジスタの動作をおさえることが必要である。そのた
めには、少数キャリアがソース領域7からベース領域2
を拡散してゆくのを防止するため、ベース領域2にライ
フタイムキラーを導入する手法がある。ところが、白金
のようなライフタイムキラーの拡散が深すぎてベース・
ドレイン接合にまで達すると空乏層が拡がった際に、漏
れ電流発生の中心となるため、できるだけ浅く導入する
必要がある。
、寄生トランジスタのFlfeを下げるなどして寄生ト
ランジスタの動作をおさえることが必要である。そのた
めには、少数キャリアがソース領域7からベース領域2
を拡散してゆくのを防止するため、ベース領域2にライ
フタイムキラーを導入する手法がある。ところが、白金
のようなライフタイムキラーの拡散が深すぎてベース・
ドレイン接合にまで達すると空乏層が拡がった際に、漏
れ電流発生の中心となるため、できるだけ浅く導入する
必要がある。
なお、逆回復時間短縮のため白金などのライフタイムキ
ラーをベース領域とN一型ドレイン領域間のPN接合近
傍のダイ・オード領域に拡散する手法も知られている。
ラーをベース領域とN一型ドレイン領域間のPN接合近
傍のダイ・オード領域に拡散する手法も知られている。
上述した従来のIGFETは、寄生トランジスタが形成
されているためドレイン・ソース間のサージなどにより
ベースにサージ電流や変位電流が流れて寄生トランジス
タが動作することにより熱暴走してしまい、破壊しやす
いという欠点がある。
されているためドレイン・ソース間のサージなどにより
ベースにサージ電流や変位電流が流れて寄生トランジス
タが動作することにより熱暴走してしまい、破壊しやす
いという欠点がある。
またヘース領域とドレイン領域とのPN接合近傍のダイ
オード領域にライフタイムキラーを拡散したものは、空
乏層がライフタイムキラー拡散領域に達した場合にライ
フタイムキラーが、キャリアの生戒中心となり、ドレイ
ン・ソース間の漏れ電流が増加するという欠点がある。
オード領域にライフタイムキラーを拡散したものは、空
乏層がライフタイムキラー拡散領域に達した場合にライ
フタイムキラーが、キャリアの生戒中心となり、ドレイ
ン・ソース間の漏れ電流が増加するという欠点がある。
本発明の絶縁ゲート電界効果トランジスタは、ソース領
域及びドレイン領域とは逆導電型でチャンネル部を含む
領域(ベース領域)にライフタイムキラーを含み、かつ
、そのライフタイムキラーが、上記チャンネル部を含む
領域とドレイン領域との間の接合に逆バイアスを印加し
た時に上記チャンネル部を含む領域に延びる空乏層中に
は、実質上含まれないというものである。
域及びドレイン領域とは逆導電型でチャンネル部を含む
領域(ベース領域)にライフタイムキラーを含み、かつ
、そのライフタイムキラーが、上記チャンネル部を含む
領域とドレイン領域との間の接合に逆バイアスを印加し
た時に上記チャンネル部を含む領域に延びる空乏層中に
は、実質上含まれないというものである。
次に本発明について図面を参照して説明する。
第1図及び第2図は本発明の第1の実施例の縦型IGF
ETを示す半導体チップの断面図及び不純物プロファイ
ルを示す図、第3図は製造工程の一部を示すための図で
ある。
ETを示す半導体チップの断面図及び不純物プロファイ
ルを示す図、第3図は製造工程の一部を示すための図で
ある。
以下、その製法に沿って本実施例を説明する。
通常の縦型IGFETと同様にゲート電極となる多結晶
シリコン膜をマスクとして例えばnチャンネルIGFE
Tの場合、N一型ドレイン領域1となるシリコン基板に
ボロンを拡散しP型のベース領域2とする。その後、C
VD酸化シリコン膜IOを戒長させた後、パターニング
してマスクとし、多結晶シリコン膜4によるマスクと組
合せてN+型のソース領域7を形成し、同じマスクで白
金などのライフタイムキラーを拡散する。このときライ
フタイムキラーは、ソース領域2よりも深く、ソース・
ドレイン間に逆バイアス印加時の空乏層7よりは浅くな
るように拡散する。その後CVD酸化シリコン膜10除
去・層間絶縁膜5形成・ソース電極6形成を経て完戒す
る。
シリコン膜をマスクとして例えばnチャンネルIGFE
Tの場合、N一型ドレイン領域1となるシリコン基板に
ボロンを拡散しP型のベース領域2とする。その後、C
VD酸化シリコン膜IOを戒長させた後、パターニング
してマスクとし、多結晶シリコン膜4によるマスクと組
合せてN+型のソース領域7を形成し、同じマスクで白
金などのライフタイムキラーを拡散する。このときライ
フタイムキラーは、ソース領域2よりも深く、ソース・
ドレイン間に逆バイアス印加時の空乏層7よりは浅くな
るように拡散する。その後CVD酸化シリコン膜10除
去・層間絶縁膜5形成・ソース電極6形成を経て完戒す
る。
サージなどによりベース領域2の電位が上昇すると、ソ
ース領域2から少数キャリアが白金拡散層8に引き出さ
れるが、白金が再結合中心となって少数キキリアを減少
させるためドレイン領域に少数キャリアが拡散しにくく
なり、寄生トランジスタの動作がおさえられる。
ース領域2から少数キャリアが白金拡散層8に引き出さ
れるが、白金が再結合中心となって少数キキリアを減少
させるためドレイン領域に少数キャリアが拡散しにくく
なり、寄生トランジスタの動作がおさえられる。
第2図は本発明の第2の実施例の横型IGFETを示す
半導体チップの断面図である。
半導体チップの断面図である。
この場合もサージなどによりベース領域2の電位が上昇
すると少数キャリアが白金拡散層8に引き出されるが、
白金が再結合中心となり少数キャリアの拡散がおさえら
れ寄生トランジスタの動作をおさえることができる。
すると少数キャリアが白金拡散層8に引き出されるが、
白金が再結合中心となり少数キャリアの拡散がおさえら
れ寄生トランジスタの動作をおさえることができる。
以上説明したように本発明はベース領域で、逆バイアス
印加時の空乏層の達しない部分にのみ、ライフタイムキ
ラーを導入したことにより逆バイアス印加時の漏れ電流
をおさえながら、寄生トランジスタの動作をおさえるこ
とができ、サージなどによる破壊を防止できる効果があ
る。
印加時の空乏層の達しない部分にのみ、ライフタイムキ
ラーを導入したことにより逆バイアス印加時の漏れ電流
をおさえながら、寄生トランジスタの動作をおさえるこ
とができ、サージなどによる破壊を防止できる効果があ
る。
第1図及び第2図は本発明の第1の実施例の縦型IGF
ETを示す半導体チップの断面図及び不純物プロファイ
ルを示す図、第3図は第1の実施例の製造工程の説明に
使用する半導体チップの断面図、第4図は第2の実施例
の横型IGFETを示す半導体チップの断面図、第5図
は従来例の縦型IGFETを示す半導体チップの断面図
、第6図及び第7図は従来例のサージ印加時の動作を説
明するための等価回路図及び信号波形図である。 1a・・・N一型ドレイン領域、1b・・・N+型ドレ
イン領域、1c・・・ドレイン電極、2・・・ベース領
域、3・・・ゲート絶縁膜、4・・・ゲート電極、4a
・・・多結晶シリコン膜、5・・・層間絶縁膜、6・・
・ソース電極、7・・・ソース領域、8・・・白金拡散
層、9・・・空乏層、10・・・CVD酸化シリコン膜
、11.12・・・電流経路。
ETを示す半導体チップの断面図及び不純物プロファイ
ルを示す図、第3図は第1の実施例の製造工程の説明に
使用する半導体チップの断面図、第4図は第2の実施例
の横型IGFETを示す半導体チップの断面図、第5図
は従来例の縦型IGFETを示す半導体チップの断面図
、第6図及び第7図は従来例のサージ印加時の動作を説
明するための等価回路図及び信号波形図である。 1a・・・N一型ドレイン領域、1b・・・N+型ドレ
イン領域、1c・・・ドレイン電極、2・・・ベース領
域、3・・・ゲート絶縁膜、4・・・ゲート電極、4a
・・・多結晶シリコン膜、5・・・層間絶縁膜、6・・
・ソース電極、7・・・ソース領域、8・・・白金拡散
層、9・・・空乏層、10・・・CVD酸化シリコン膜
、11.12・・・電流経路。
Claims (1)
- ソース領域及びドレイン領域とは逆導電型でチャンネル
部を含む領域にライフタイムキラーを含み、かつ、その
ライフタイムキラーが上記チャンネル部を含む領域とド
レイン領域との間の接合に逆バイアスを印加した時に上
記チャンネル部を含む領域に延びる空乏層中には実質上
含まれないことを特徴とする絶縁ゲート電界効果トラン
ジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP184690A JPH03205877A (ja) | 1990-01-08 | 1990-01-08 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP184690A JPH03205877A (ja) | 1990-01-08 | 1990-01-08 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03205877A true JPH03205877A (ja) | 1991-09-09 |
Family
ID=11512917
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP184690A Pending JPH03205877A (ja) | 1990-01-08 | 1990-01-08 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03205877A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0694960A1 (en) * | 1994-07-25 | 1996-01-31 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for the localized reduction of the lifetime of charge carriers |
JP2005520319A (ja) * | 2001-06-14 | 2005-07-07 | ゼネラル セミコンダクター,インク. | 対称的トレンチ金属酸化膜半導体電界効果トランジスタ素子及びその製造方法 |
US7800428B2 (en) | 2006-11-03 | 2010-09-21 | Infineon Technologies Ag | Semiconductor device and method for controlling a semiconductor device |
-
1990
- 1990-01-08 JP JP184690A patent/JPH03205877A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0694960A1 (en) * | 1994-07-25 | 1996-01-31 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for the localized reduction of the lifetime of charge carriers |
US5900652A (en) * | 1994-07-25 | 1999-05-04 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Apparatus for the localized reduction of the lifetime of charge carriers, particularly in integrated electronic devices |
US6168981B1 (en) | 1994-07-25 | 2001-01-02 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Method and apparatus for the localized reduction of the lifetime of charge carriers, particularly in integrated electronic devices |
JP2005520319A (ja) * | 2001-06-14 | 2005-07-07 | ゼネラル セミコンダクター,インク. | 対称的トレンチ金属酸化膜半導体電界効果トランジスタ素子及びその製造方法 |
US7800428B2 (en) | 2006-11-03 | 2010-09-21 | Infineon Technologies Ag | Semiconductor device and method for controlling a semiconductor device |
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