JP2010114276A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】耐圧確保とターンオフタイム短縮の両立が可能なＩＧＢＴ構造を有する半導体装置を提供する。
【解決手段】縦型ＩＧＢＴ構造とＰＭＯＳＦＥＴ３０とが半導体基体上に一体で形成されている半導体装置１０を構成する。この半導体装置は、ＰＭＯＳＦＥＴ３０のドレイン電極２９と、ＩＧＢＴのコレクタ１１とが電気的に接続されている。また、ＰＭＯＳＦＥＴ３０のソース領域（第２のベース領域１４）とドリフト領域１２とにまたがって形成されたドリフト領域の取り出し領域（ＮＳＤ１９）が、ＰＭＯＳＦＥＴ３０のソース領域の取り出し領域（ＰＳＤ２０）と導電膜により接続されている。
【選択図】図１

Description

本発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）構造を有する半導体装置及び半導体装置の製造方法に関する。

高耐圧パワーエレクトロニクスアプリケーション用途に用いられる高耐圧パワーデバイスとして、縦型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が一般的に知られている（例えば、特許文献１参照）。

縦型ＩＧＢＴ構造を有する半導体装置（以下ＩＧＢＴと称する）の断面構造を図６に示す。
図６に示すように、ＩＧＢＴ５０は、第１導電型（Ｐ^＋型）のコレクタ５１上にエピタキシャル成長させた第２導電型（Ｎ型）のドリフト領域５２が形成されている。ドリフト領域５２には、第１導電型（Ｐ型）のベース領域５３が形成されている。このドリフト領域５２とベース領域５３とは、互いに隣接してｐｎ接合部を形成している。

ドリフト領域５２上には、ベース領域５３の一部にまたがるようにゲート絶縁層５７とゲート電極５８が形成されている。
また、ベース領域５３の表面には、ゲート電極５８の端部が重なる位置に第２導電型（Ｎ型）の半導体領域からなるＮＳＤ５４が形成されている。このＮＳＤ５４はＩＧＢＴの
また、ＮＳＤ５４とＮＳＤ５４の間には、第１導電型（Ｐ型）の半導体領域からなるＰＳＤ５５が形成されている。

ゲート絶縁層５７とゲート電極５８を覆って絶縁層５９が設けられている。そして、絶縁層５９を覆い、ベース領域５３に形成されたＮＳＤ５４に接続するエミッタ電極６０が形成されている。

上述のＩＧＢＴでは、縦方向のドリフト領域５２の厚さ(深さ)及び不純物濃度で高耐圧を確保することができる。
ＩＧＢＴは、従来知られている縦型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）のドレイン側の高濃度不純物領域の極性を逆にした構造である。従来の縦型ＭＯＳＦＥＴのソースは図６に示す縦型ＩＧＢＴではエミッタと呼ばれる。
また、図６に示すＩＧＢＴでは、エミッタ側のベース領域５３表面にＮ型のチャネルが形成されるのでＮチャネルＩＧＢＴと呼ばれている。

エミッタとなるＮＳＤ５４を接地し、コレクタ５１に正の電圧を印加すると、ドリフト領域５２が電気的にＯｐｅｎ状態であるため、コレクタ５１とドリフト領域５２との接合は弱い順バイアス状態になる。しかし、ベース領域５３とドリフト領域５２とは逆バイアス状態となり電流は流れない。

この状態でゲート電極５８に正の電圧を印加すると、ベース領域５３表面のゲート電極５８直下にチャネルが形成される。このとき、第２導電型の電界効果トランジスタ（ＮＭＯＳＦＥＴ）と同様に、ＮＳＤ５４からチャネルを介してドリフト領域５２に電子電流が流れ、ドリフト領域５２とＮＳＤ５４は電気的に接続され、ドリフト領域５２は接地とほぼ同電位となる。

従って、コレクタ５１とドリフト領域５２は順バイアス状態となり、ドリフト領域５２の電子は、コレクタ５１に印加された正電圧に引き寄せられてコレクタ５１へ流れる。一方、コレクタ５１からはホールがドリフト領域５２へ注入される。そして、注入されたホールが、ＮＳＤ５４及びベース領域５３の接地電位に引き寄せられ、ドリフト領域５２からＮＳＤ５４へ流れる。

従来の高耐圧Ｐｏｗｅｒ ＮＭＯＳＦＥＴではキャリアは電子のみであるが、上述のＩＧＢＴではドリフト領域５２中に電子に加えコレクタ５１から少数キャリアであるホールが注入されて バイポーラ動作をする。このため、ドリフト領域５２中で生じる伝導度変調効果により、高耐圧Ｐｏｗｅｒ ＮＭＯＳＦＥＴよりも低オン抵抗化が可能となる。

図７に示したＩＧＢＴの等価回路を示す。
図７に示すように、ＩＧＢＴはＰＮＰトランジスタのエミッタ、コレクタが逆接続され、ＰＮＰトランジスタのエミッタがＩＧＢＴのコレクタとなる。
また、ＮＭＯＳＦＥＴのドレインをコレクタ、ソースをエミッタ、ボディをベースとしたＮＰＮトランジスタがＰＮＰトランジスタとサイリスタ構造となるように接続されている。すなわち、ＰＮＰトランジスタのベースにＮＰＮトランジスタのコレクタが接続され、ＰＮＰとトランジスタのコレクタにＮＰＮトランジスタのベースが接続されている。

図６及び図７に示すＩＧＢＴでは、ＮＭＯＳＦＥＴのゲートに正の電荷を与えると、ＮＭＯＳＦＥＴのソース・バックゲートがグランドになっているため、ゲート直下のベース領域の表面にチャネルができる。チャネルを介してＮＭＯＳＦＥＴのドレインであるドリフト領域５２に電位が伝わる。
このとき、コレクタ５１には正の電荷が加えられているため、ドリフト領域５２とコレクタ５１とが順バイアスになる。すなわち、ＰＮＰのエミッタとベースとの間に順バイアスが印加された状態になる。
このように、ＰＮＰが動作することにより、ホールがＰＮＰのエミッタ（コレクタ５１）からグランド電位に設置されているＰＮＰのコレクタに流れる。このとき、ドリフト領域５２とコレクタ５１との間は順バイアスとなっているため、空乏層はほとんど広がっていないが、ＰＳＤ５５を介して、ベース領域５３とドリフト領域５２との間がＰＮＰのコレクタとなるため空乏層が若干広がっている。

ドリフト領域５２に流れる電子の動きは通常のＭＯＳと同じであるが、コレクタ５１とドリフト領域５２との間が順バイアスであるため、電子がコレクタ５１に抜けていくのと同時に、コレクタ５１からドリフト領域５２へのホールの注入がある。すなわち、電子とホールとのバイポーラとしての動作がある。
これによって、電子だけの電流の流れに対してホールの逆注入が行われるため、伝導度変調効果により、ＰＮＰトランジスタの電流能力を向上させることができる。

特開２０００−１５０６６４号公報

図６及び図７に示すＩＧＢＴでは、ＮＭＯＳＦＥＴのゲートを０ＶにしてＯＦＦ状態にすると、ＰＮＰトランジスタのベースと接地間が遮断され、ＩＧＢＴはＯＦＦ状態へ遷移する(ターンオフ)。
しかし、ＩＧＢＴでは、ＰＮＰトランジスタのベースすなわちドリフト領域５２と接地間とが遮断され、電気的にＯｐｅｎ状態になることによりドリフト領域５２に流入した少数キャリアであるホールが多数キャリアである電子と再結合して消滅する。あるいは、逆方向電位が印加されたエミッタの接地電位によって引抜かれることでターンオフする。
このため、ＩＧＢＴでは、ターンオフタイムが長いという欠点があった。

また、ＩＧＢＴがＯＦＦ状態では、エミッタ（ＮＳＤ５４）が接地電位、コレクタ５１が正電位となる。また、ドリフト領域５２が電気的にＯｐｅｎ状態であるため、コレクタ５１とドリフト領域５２の接合は弱い順バイアス状態となり、ベース領域５３とドリフト領域５２は逆バイアス状態となる。このとき、コレクタ５１からエミッタ（ＮＳＤ５４）へ流れるリーク電流を防止する必要がある。さらに、ベース領域５３とドリフト領域５２との接合部からドリフト領域５２側へ広がる空乏層がコレクタ５１まで到達してしまう、いわゆるドリフト領域５２のパンチスルーによるブレイクダウンも防止する必要がある。従って、リーク電流及びパンチスルーによるブレイクダウンを防止できるように、ドリフト領域５２の深さを充分に深くする必要がある。このような耐圧確保のためにドリフト領域５２を深くすることが少数キャリアの引き抜きを阻害し、ターンオフタイムを長くしてしまっている要因でもある。
上述のように、ＩＧＢＴでは、耐圧確保とターンオフタイム短縮の両立が困難であった。

上述した問題の解決のため、本発明においては、耐圧確保とターンオフタイム短縮の両立が可能なＩＧＢＴ構造を有する半導体装置及び半導体装置の製造方法を提供するものである。

本発明の半導体装置は、第１導電型の半導体領域からなるコレクタ上に、第２導電型の半導体領域からなるドリフト領域が形成されている。そして、ドリフト領域の表面に第１導電型の半導体領域からなる第１のベース領域と、第１のベース領域と離間した位置に第１導電型の半導体領域からなる第２のベース領域、及び、第３のベース領域とが形成されている。
また、ドリフト領域から第１のベース領域の一部にまたがるように、ドリフト領域上に第１のゲート絶縁層と第１のゲート電極が形成され、第２のベース領域と第３のベース領域とにまたがるように第２のゲート絶縁層と、第２のゲート電極とが形成されている。
また、第１のベース領域の表面には、第１導電型の半導体領域からなる第１のベース領域の取り出し領域が形成され、この第１のベース領域の取り出し領域に隣接して、第１のゲート電極と端部が重なる位置に第２導電型の半導体領域からなるエミッタが形成されている。
また、ドリフト領域の表面に、第１のゲート電極を挟んで第１のべース領域の反対側であって、第１のゲート電極と離間する位置に、ドリフト領域と第２のベース領域とにまたがって第２導電型の半導体領域からなるドリフト領域の取り出し領域が形成されている。第２のベース領域の表面には、このドリフト領域の取り出し領域と隣接して、第１導電型の半導体領域からなる第２のベース領域の取り出し領域が形成されている。
また、第３のベース領域の表面には、第１導電型の半導体領域からなる第３のベース領域の取り出し領域が形成されている。
また、第１のゲート電極と電気的に接続した第１のゲート配線と、第２のゲート電極と電気的に接続した第２のゲート配線とが形成され、第１のゲート配線と第２のゲート配線が電気的に接続されている。
また、エミッタと電気的に接続する第１の導電性膜と、第２のベース領域の取り出し領域とドリフト領域の取り出し領域と電気的に接続する第２の導電性膜と、第３のベース領域の取り出し領域と電気的に接続する第３の導電性膜とが形成されている。そして、第３の導電性膜は、コレクタと電気的に接続されている。

本発明の半導体装置の製造方法は、第１導電型の半導体基体上に、第２導電型の半導体層をエピタキシャル成長させてドリフト領域を形成する。そして、ドリフト領域上に第１のゲート絶縁層及び第２のゲート絶縁層を形成し、第１のゲート絶縁層及び第２のゲート絶縁層上に、第１のゲート電極及び第２のゲート電極を形成する。さらに、ドリフト領域に第１導電型の不純物を注入した後、不純物を熱拡散することにより第１のベース領域、第２のベース領域、及び、第３のベース領域を形成する。
また、第２のベース領域の第１のゲート電極側からドリフト領域にまたがる位置、及び、第１のベース領域の中央を除く部分に、第２導電型の不純物を注入した後、不純物を熱拡散することによりエミッタとドリフト領域の取り出し領域とを形成する。そして、第１のベース領域のエミッタと隣接する部分に、第１導電型の不純物を注入した後、不純物を熱拡散することにより、第１のベース領域の取り出し領域を形成する。同様に、第２のベース領域のドリフト領域の取り出し領域と隣接する部分に、第１導電型の不純物を注入した後、不純物を熱拡散することにより、第２のベース領域の取り出し領域を形成する。第３のベース領域の中央部分に、第１導電型の不純物を注入した後、不純物を熱拡散することにより、第３のベース領域の取り出し領域を形成する。
次に、第１のゲート電極及び第２のゲート電極を覆ってドリフト領域の全面に絶縁層を形成する。そして、エミッタ、ドリフト領域の取り出し領域、第１のベース領域の取り出し領域、第２のベース領域の取り出し領域、及び、第３のベース領域の取り出し領域の一部が露出するように絶縁層を除去する。
また、絶縁層を覆ってドリフト領域の全面に導電性膜を形成し、第１のベース領域、第２のベース領域、及び、第３のベース領域の上部以外の部分に形成した導電性膜を除去し、第１の導電性膜、第２の導電性膜、及び、第３の導電性膜を形成する。
導電性膜を除去した部分に、第１のゲート電極と電気的に接続する第１のゲート配線、及び、第２のゲート電極に電気的に接続する第２のゲート配線を形成し、第１のゲート配線と第２のゲート配線を電気的に接続する。そして、第３の導電性膜と第１導電型の半導体基体とを電気的に接続する。

本発明の半導体装置、及び、本発明の半導体装置の製造方法により提供される半導体装置では、第２のベース領域とドリフト領域とにまたがって形成されたドリフト領域の取り出し領域が、第２のベース領域の取り出し領域と第２の導電膜により接続されている。また、第３のベース領域が、コレクタと電気的に接続されている。
このため、例えば、第１導電型をＰ型、第２導電型をＮ型とした場合には、次のように動作する。第１のゲート電極に正の電圧を与えると、第１のゲート電極直下の第１のベース領域の表面にチャネルが形成され、ドリフト領域との間で電流が流れる。このとき、コレクタには正の電圧が加えられているため、ドリフト領域とコレクタとが順バイアスになり、電子がコレクタに抜けていくのと同時に、コレクタからドリフト領域へのホールが注入される。
また、第１のゲート電極をＯＦＦにすると、第２のゲート電極の電圧がドリフト領域の電圧よりも下がる。このため、ドリフト領域１２表面の第２のゲート電極の直下にチャネルが形成される。そして、コレクタと電気的に接続された第３のベース領域から、チャネルを介して第２のベース領域とドリフト領域とが、コレクタと同電位に接続される。このとき、コレクタ電位による押し出し効果で、ドリフト領域内に残存した少数キャリアであるホールをエミッタへ引き抜くと共に、ドリフト領域内の多数キャリアである電子をコレクタへ引き抜くことができる。従って、半導体装置のターンオフタイムの短縮が可能となる。
なお、第１導電型をＮ型、第２導電型をＰ型とした場合には、電圧の上下関係、バイアスの順逆、電子、ホールが逆に成る以外は同様に動作する。

本発明によれば、耐圧確保とターンオフタイム短縮の両立とが可能な、ＩＧＢＴ構造を有する半導体装置を提供することができる。

以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
本実施の形態は、以下の順序で説明する。
１．半導体装置の実施の形態
２．実施の形態の半導体装置の製造方法

〈１．実施の形態の半導体装置の構造〉
本実施の形態の半導体装置の断面構造を図１に示す。この半導体装置は、縦型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）構造を有する。
図１に示す半導体装置１０は、不純物濃度の高い第１導電型（Ｐ^＋型）の半導体基体からなるコレクタ１１の主面上に、第１導電型（Ｎ型）の半導体領域からなるドリフト領域１２が形成されている。そして、ドリフト領域１２の表面に、第１導電型（Ｐ型）の第１のベース領域１３が形成されている。第１のベース領域１３は、ドリフト領域１２と隣接してｐｎ接合部を形成している。
ドリフト領域１２上には、ドリフト領域１２から第１のベース領域１３の一部にまたがるように第１のゲート絶縁層２２及び第１のゲート電極２３が形成されている。そして、 第１のベース領域１３には、中央に第１導電型（Ｐ型）の半導体領域からなる、Ｐ型の電位取り出し領域（ＰＳＤ）１７が形成されている。さらに、ＰＳＤ１７の両側から第１のゲート電極２３と端部が重なる位置に、第２導電型（Ｎ型）の半導体領域からなる、Ｎ型の電位戸取り出し領域（ＮＳＤ）１８が形成されている。この第１のベース領域１３に形成されるＰＳＤ１７は、第１のベース領域１３の取り出し領域となる。また、ＮＳＤ１８は、半導体装置１０のエミッタとなる。
コレクタ１１、ドリフト領域１２、第１のベース領域１３、ＰＳＤ１７、ＮＳＤ１８、及び、ゲート電極２３により半導体装置１０の縦型ＩＧＢＴ構造が形成される。

また、図１に示す半導体装置１０には、ドリフト領域１２の表面に、第１のベース領域１３と同様に、第２のベース領域１４、及び、第３のベース領域１５が、それぞれ所定の間隔をあけて形成されている。第２のベース領域１４及び第３のベース領域１５は、ドリフト領域１２と互いに隣接してｐｎ接合部を形成している。
また、第２のベース領域１４及び第３のベース領域１５は、第１のベース領域１４を中心にして、対称の位置にそれぞれ２つ形成されている。

ドリフト領域１２上には、第２のベース領域１４と第３のベース領域１５とにまたがるように、第２のゲート絶縁層２４と第２のゲート電極２５が形成されている。
第１のゲート絶縁層２２及び第１のゲート電極２３、並びに、第２のゲート絶縁層２４と第２のゲート電極２５は、上述の第２のベース領域１４及び第３のベース領域１５と同様に、第１のベース領域１４を中心にして、対称の位置にそれぞれ２つ形成されている。

また、ドリフト領域１２には、第１のゲート電極２３を挟んで、第１のべース領域１３の反対側であって、第１のゲート電極と離間する位置に、第２導電型（Ｎ型）の半導体領域から成るＮＳＤ１９が形成されている。ＮＳＤ１９は、第１のゲート電極２３が形成されている位置と第２のベース領域１４との間から、第２のベース領域１４にまたがって形成されている。このＮＳＤ１９は、ドリフト領域１２の電位の取り出し領域となる。

さらに、第２のベース領域には、ＮＳＤ１９に接する第１導電型（Ｐ型）の半導体領域からなるＰＳＤ２０が形成されている。そして、第３のベース領域１５には、第１導電型（Ｐ型）のＰＳＤ２１が形成されている。

第２のゲート電極２５と、第２のベース領域１４からなるソース領域と、第３のベース領域１５からなるドレイン領域とにより、第１導電型の電界効果トランジスタ（ＰＭＯＳＦＥＴ）３０が構成される。ここで、第２のベース領域１４に形成されたＰＳＤ２０は、ＰＭＯＳＦＥＴ３０のソース領域の取り出し領域となる。また、第３のベース領域１５に形成されたＰＳＤ２１は、ＰＭＯＳＦＥＴ３０のドレイン領域の取り出し領域となる。

また、上述の第１のベース領域１３に形成されているＮＳＤ１８に電気的に接続するように、ＮＳＤ１８及びＰＳＤ１７を覆う第１の導電性膜によりエミッタ電極２７が形成されている。エミッタ電極２７は図示しないグランドに接続されている。
ドリフト領域１２の取り出し領域となるＮＳＤ１９、及び、ＰＭＯＳＦＥＴ３０のソース取り出し領域となるＰＳＤ２０に、電気的に接続するようにＮＳＤ１９及びＰＳＤ２０を覆う導第２の電性膜により、ソース電極２８が形成されている。また、ＰＭＯＳＦＥＴ３０のドレイン取り出し領域となるＰＳＤ２１に、電気的に接続するようにＰＳＤ２１を覆う第３の導電性膜により、ドレイン電極２９が形成されている。ソース電極２８は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを接続するために形成されている。

第１のゲート電極２３及び第２のゲート電極２５は、絶縁層２６で覆われている。また、第１のゲート電極２３の表面には、第１のゲート配線３１が形成されている。また、第２のゲート電極２５の表面には、第２のゲート配線３２が形成されている。そして、第１のゲート配線３１と第２のゲート配線３２とは、互いに電気的に接続されている。
また、ドレイン電極２９とコレクタ１１とが電気的に接続されている。

上述のように、半導体装置１０は、ＩＧＢＴ構造の外周部にＰＭＯＳＦＥＴが形成された構造を有している。
ドリフト領域１２からなるバックゲートと、第２のベース領域１４からなるソースと、第３のベース領域１５からなるドレインとにより、ＰＭＯＳＦＥＴがＩＧＢＴと一体形成されている。そして、ＩＧＢＴのゲートである第１のゲート電極２３と、ＰＭＯＳＦＥＴ３０のゲートとなる第２のゲート電極２５が電気的に接続されている。さらに、ＩＧＢＴのドリフト領域１２とＰＭＯＳＦＥＴのバックゲートが共通で、ＩＧＢＴのコレクタ１１とＰＭＯＳＦＥＴのドレインとなる第３のベース領域１５及びＰＳＤ２１が電気的に接続されている。

図２に、図１に示した半導体装置１０の等価回路図を示す。
図２に示すように、半導体装置内のＩＧＢＴはＰＮＰトランジスタのエミッタ、コレクタが逆接続されており、ＰＮＰトランジスタのエミッタがＩＧＢＴのコレクタとなる。
また、ＰＭＯＳＦＥＴのバックゲートをコレクタ、ボディをベース、ＮＭＯＳＦＥＴのソースをエミッタとしたＮＰＮトランジスタがＰＮＰトランジスタとサイリスタ構造となるように接続されている。すなわち、ＰＮＰトランジスタのベースにＮＰＮトランジスタのコレクタが接続され、ＰＮＰとトランジスタのコレクタにＮＰＮトランジスタのベースが接続されている。

図１及び図２に示す構成の半導体装置では、第１のゲート電極２３に正の電圧を与えると、ＩＧＢＴのソース・バックゲートがグランドになっているため、ゲート直下の第１のベース領域１３の表面にチャネルができる。そして、このチャネルを介してＩＧＢＴのドレインであるドリフト領域１２に電子が流れる。
このときコレクタ１１には正の電圧が加えられているため、ドリフト領域１２とコレクタ１１とが順バイアスになる。すなわち、ＰＮＰのエミッタとベースとの間に順バイアスが印加された状態になる。
このようにＰＮＰが動作することにより、ホールがＰＮＰのエミッタ（コレクタ１１）からグランド電位に接地されているＰＮＰのコレクタに流れる。このとき、ドリフト領域１２とコレクタ１１との間は順バイアスとなっているため、空乏層はほとんど広がっていないが、第１のベース領域１３の取り出し領域であるＰＳＤ１７を介して、第１のベース領域１３とドリフト領域１２との間がＰＮＰのコレクタとなるため空乏層が若干広がっている。

ドリフト領域１２に流れる電子の動きは通常のＭＯＳと同じであるが、コレクタ１１とドリフト領域１２との間が順バイアスであるため、電子がコレクタ１１に抜けていくのと同時に、コレクタ１１からドリフト領域１２へのホールの注入がある。すなわち、電子とホールとのバイポーラとしての動作がある。
また、ＩＧＢＴがＯＮ状態では、一体形成されたＰＭＯＳＦＥＴ３０はゲート電圧が、ソース・バックゲート、つまりドリフト領域１２の電圧よりも高いのでＯＦＦ状態となり、動作しない。ところが、ＰＭＯＳＦＥＴ３０のドレインである第３のベース領域１５及びＰＳＤ２１が、ＩＧＢＴのコレクタ１１と電気的に接続されている。このため、ＰＭＯＳＦＥＴ３０のドレインがＩＧＢＴのコレクタとして働き、ドリフト領域１２に注入された電子の引き抜き、及び、ホールの注入を行ない、Ｒｏｎ低減が可能となる。

また、図１及び図２に示す構成の半導体装置において、ＩＧＢＴがＯＦＦ状態では一体形成されたＰＭＯＳＦＥＴ３０のゲート電圧が、ソース・バックゲート、つまりドリフト領域１２の電圧よりも下がる。このため、バックゲート（ドリフト領域１２）表面の第２のゲート電極２５の直下にチャネルが形成され、ＰＭＯＳＦＥＴ３０がＯＮ状態となる。そして、ＰＭＯＳＦＥＴのドレイン（第３のベース領域１５）から、チャネルを介してＰＭＯＳＦＥＴのソース（第２のベース領域１４）とバックゲート（ドリフト領域１２）とがＩＧＢＴのコレクタ１１と同電位に接続される。このため、コレクタ電位による押し出し効果で、ドリフト領域１２内に残存した少数キャリアであるホールをエミッタ（ＮＳＤ１８）へ引き抜くと共に、ドリフト領域１２内の多数キャリアである電子をコレクタ１１へ引き抜くことができる。従って、ＩＧＢＴのターンオフタイムの短縮が可能となる。
またＩＧＢＴのコレクタ１１とドリフト領域１２が同電位になることで、コレクタ１１からエミッタとなるＮＳＤ１８へのリーク電流を低減し、耐圧向上が可能となる。このため、ＩＧＢＴのターンオフタイムの短縮と耐圧向上の両立が実現できる。

〈２．実施の形態の半導体装置の製造方法〉
次に、図１に示す構成の半導体装置の製造方法の一例について図面を用いて詳細に説明する。なお、以下の説明において図１と同一の構成には同一の符号を付して、詳細な説明は省略する。

まず、図３Ａに示すように、不純物濃度が高い第１導電型（Ｐ^＋型）の半導体基体からなるドレイン領域１１の主面側に、第２導電型（Ｎ型）の不純物、例えばリン（Ｐ）をドープしながら半導体層をエピタキシャル成長させ、ドリフト領域１２を形成する。

次に、図３Ｂに示すように、エピタキシャル成長させたドリフト領域１２上の所定の位置に、第１のゲート絶縁層２２及び第２のゲート絶縁層２４を形成する。そして、第１のゲート絶縁層上に第１のゲート電極２３を形成し、第２のゲート絶縁層２４上に第２のゲート電極２５を形成する。

次に、図３Ｃに示すように、ドリフト領域１２の表面に第１導電型の不純物、例えばボロン（Ｂ）をイオン注入した後、イオン注入した第２導電型の不純物を熱拡散することにより、第１導電型の第１〜第３のベース領域１３，１４，１５を形成する。
このとき、第１のベース領域１３の両端、及び、第２のベース領域１４と第３のベース領域１５の第２のゲート電極２５側は、第１のゲート電極２３及び第２のゲート電極２５をマスクにして不純物の注入を行う。

次に、図４Ｄに示すように、第２のベース領域１４の第１のゲート電極２３側からドリフト領域１２にまたがる位置、及び、第１のベース領域１３の中央を除く部分に、第２導電型の不純物、例えばリン（Ｐ）をイオン注入して熱拡散を行う。この工程により、ＮＳＤ１８とＮＳＤ１９を形成する。このとき、第１のベース領域１３へのイオン注入では、第１のゲート電極２３をマスクにして行う。
さらに、図４Ｅに示すように、第１のベース領域１３のＮＳＤ１８の間、第２のベース領域１４のＮＳＤ１９と隣接する部分、及び、第３のベース領域１５の中央部分に、第１導電型の不純物、例えばボロン（Ｂ）をイオン注入して熱拡散を行う。この工程により、ＰＳＤ１７、ＰＳＤ２０、及び、ＰＳＤ２１を形成する。

次に、第１のゲート電極２３及び第２のゲート電極２５を覆ってＩＧＢＴ全面に絶縁層を形成する。そして、ＰＳＤ１７、ＮＳＤ１８、ＮＳＤ１９、ＰＳＤ２０、及び、ＰＳＤ２１の一部が露出するように絶縁層をエッチングする。この工程により、図４Ｆに示すように、第１のゲート電極２３と第２のゲート電極２５を覆う絶縁層２６を形成する。

さらに、絶縁層２６を覆ってＩＧＢＴの全面に導電性膜を形成する。そして、第１のベース領域１３、第２のベース領域１４、及び、第３のベース領域１５の上部以外の部分に形成した導電性膜をエッチングする。また、導電性膜をエッチングした部分に、第１のゲート配線３１及び第２のゲート配線３２を形成する。この工程により、図５Ｇに示すように、ＮＳＤ１８に電気的に接続する第１の導電性膜から成るエミッタ電極２７、ＰＳＤ２０に電気的に接続する第２の導電性膜から成るソース電極２８、及び、ＰＳＤ２１に電気的に接続する第３の導電性膜から成るドレイン電極２９を形成する。

さらに、第１のゲート配線３１と第２のゲート配線３２とを互いに電気的に接続し、ドレイン電極２９とコレクタ１１とを電気的に接続することにより、図１に示した構成の半導体装置を製造することができる。

なお、上述の半導体装置の実施の形態では、第１導電型、例えばＰ型の半導体基体上に、第２導電型、例えばＮ型のドリフト領域を形成し、さらに、第１導電型、例えばＰ型のベース領域を形成しているが、ｎ型とｐ型とを逆導電型としてもよい。

なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。

本発明の実施の形態の半導体装置の構成を説明するための図である。 図１に示した本発明の実施の形態の半導体装置の等価回路図である。 Ａ〜Ｃは、本発明の実施の形態の半導体装置の製造方法を説明するための図である。 Ｄ〜Ｆは、本発明の実施の形態の半導体装置の製造方法を説明するための図である。 Ｇは、本発明の実施の形態の半導体装置の製造方法を説明するための図である。 従来の半導体装置の構成を説明するための図である。 図６に示した従来の半導体装置の等価回路図である。

符号の説明

１０ 半導体装置、１１，５１ コレクタ、１２，５２ ドリフト領域、１３ 第１のベース領域、１４ 第２のベース領域、１５ 第３のベース領域、１７，２０，２１，５５ ＰＳＤ、１８，１９，５４ ＮＳＤ、２２ 第１のゲート絶縁層、２３ 第１のゲート電極、２４ 第２のゲート絶縁層、２５ 第２のゲート電極、２６，５９ 絶縁層、２７，６０ エミッタ電極、２８ ソース電極、２９ ドレイン電極、３０ ＰＭＯＳＦＥＴ、３１ 第１のゲート配線、３２ 第２のゲート配線、５０ ＩＧＢＴ、５３ ベース領域、５７ ゲート絶縁層、５８ ゲート電極

Claims (5)

1. 第１導電型の半導体領域からなるコレクタと、
   前記第１導電型のコレクタ上に形成された第２導電型の半導体領域からなるドリフト領域と、
   前記ドリフト領域の表面に形成された第１導電型の半導体領域からなる第１のベース領域と、
   前記ドリフト領域の表面に前記第１のベース領域と離間した位置に形成された、第１導電型の半導体領域からなる第２のベース領域、及び、第３のベース領域と、
   前記ドリフト領域から前記第１のベース領域の一部にまたがるように、前記ドリフト領域上に形成された第１のゲート絶縁層と、
   前記第１のゲート絶縁層上に形成された第１のゲート電極と、
   前記第２のベース領域と前記第３のベース領域とにまたがるように、前記ドリフト領域上に形成された第２のゲート絶縁層と、
   前記第２のゲート絶縁層上に形成された第２のゲート電極と、
   前記第１のベース領域の表面に形成された第１導電型の半導体領域からなる前記第１のベース領域の取り出し領域と、
   前記第１のベース領域の表面に、前記第１のベース領域の取り出し領域に隣接して、前記第１のゲート電極と端部が重なる位置に形成された第２導電型の半導体領域からなるエミッタと、
   前記ドリフト領域の表面に、前記第１のゲート電極を挟んで前記第１のべース領域の反対側であって、前記第１のゲート電極と離間する位置に、前記ドリフト領域と前記第２のベース領域とにまたがって形成された第２導電型の半導体領域からなる前記ドリフト領域の取り出し領域と、
   前記ドリフト領域の取り出し領域と隣接して前記第２のベース領域の表面に形成された、第１導電型の半導体領域からなる前記第２のベース領域の取り出し領域と、
   前記第３のベース領域の表面に形成された第１導電型の半導体領域からなる前記第３のベース領域の取り出し領域と、
   前記第１のゲート電極と電気的に接続した第１のゲート配線と、
   前記第２のゲート電極と電気的に接続した第２のゲート配線と、
   前記エミッタと電気的に接続する第１の導電性膜と、
   前記第２のベース領域の取り出し領域及び前記ドリフト領域の取り出し領域と電気的に接続する第２の導電性膜と、
   前記第３のベース領域の取り出し領域と電気的に接続する第３の導電性膜と、を備え、
   前記第１のゲート配線と前記第２のゲート配線が電気的に接続され、
   前記第３の導電性膜と前記コレクタとが電気的に接続されている
   半導体装置。
2. 前記第２のベース領域からなるソース領域、前記第３のベース領域からなるドレイン領域、前記ドリフト領域からなるバックゲート、前記第２のゲート絶縁層及び前記第２のゲート電極により、電界効果トランジスタが形成されている請求項１に記載の半導体装置。
3. 前記第１のゲート電極直下の前記第１のベース領域にチャネルが形成されることにより、前記エミッタから、前記チャネル及び前記ドリフト領域を介して前記コレクタに電位が移動する縦型絶縁ゲートバイポーラトランジスタ構造が形成されている請求項１に記載の半導体装置。
4. 第２のベース領域からなるソース領域、前記第３のベース領域からなるドレイン領域、前記ドリフト領域からなるバックゲート、前記第２のゲート絶縁層及び前記第２のゲート電極により形成された電界効果トランジスタと、前記縦型絶縁ゲートバイポーラトランジスタ構造とが、半導体基体上で一体形成されている請求項３に記載の半導体装置。
5. 第１導電型の半導体基体上に、第２導電型の半導体層をエピタキシャル成長させてドリフト領域を形成する工程と、
   前記ドリフト領域上に第１のゲート絶縁層及び第２のゲート絶縁層を形成し、前記第１のゲート絶縁層及び前記第２のゲート絶縁層上に、第１のゲート電極及び第２のゲート電極を形成する工程と、
   前記ドリフト領域に第１導電型の不純物を注入した後、不純物を熱拡散することにより第１のベース領域、第２のベース領域、及び、第３のベース領域を形成する工程と、
   前記第２のベース領域の前記第１のゲート電極側からドリフト領域にまたがる位置、及び、前記第１のベース領域の中央を除く部分に、第２導電型の不純物を注入した後、不純物を熱拡散することによりエミッタと前記ドリフト領域の取り出し領域とを形成する工程と、
   前記第１のベース領域の前記エミッタと隣接する部分と、前記第２のベース領域の前記ドリフト領域の取り出し領域と隣接する部分と、前記第３のベース領域の中央部分とに、第１導電型の不純物を注入した後、不純物を熱拡散することにより、前記第１のベース領域の取り出し領域と、前記第２のベース領域の取り出し領域と、前記第３のベース領域の取り出し領域とを形成する工程と、
   前記第１のゲート電極及び前記第２のゲート電極を覆って前記ドリフト領域の全面に絶縁層を形成し、エミッタ、前記ドリフト領域の取り出し領域、前記第１のベース領域の取り出し領域、前記第２のベース領域の取り出し領域、及び、前記第３のベース領域の取り出し領域の一部が露出するように前記絶縁層を除去する工程と、
   前記絶縁層を覆って前記ドリフト領域の全面に導電性膜を形成し、第１のベース領域、第２のベース領域、及び、第３のベース領域の上部以外の部分に形成した前記導電性膜を除去し、第１の導電性膜、第２の導電性膜、及び、第３の導電性膜を形成する工程と、
   前記導電性膜を除去した部分に、前記第１のゲート電極と電気的に接続する第１のゲート配線、及び、前記第２のゲート電極に電気的に接続する第２のゲート配線を形成する工程と、
   前記第１のゲート配線と前記第２のゲート配線を電気的に接続し、第３の導電性膜と前記第１導電型の半導体基体とを電気的に接続する工程と、
   を含む半導体装置の製造方法。

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