KR101145558B1 - 비대칭 헤테로―도핑된 고―전압ｍｏｓｆｅｔ（ａｈ２ｍｏｓ） - Google Patents

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Abstract

비대칭 헤테로도핑된 금속산화물(AH2MOS) 반도체장치는 기판과, 그리고 소스영역과 드레인영역 사이에 배치된 기판의 상부 상의 절연된 게이트를 포함한다. 게이트의 한 측면 상에서, 헤테로 도핑된 터브 및 소스 영역은 형성된다. 터브영역은 제 2 극성의 도펀트를 가진다. 소스 영역은 각 터브영역 내부에 증착되고, 그리고 제 2 극성에 반대인 제 1 극성의 도펀트를 가진다. 게이트의 다른 측면 상에서, 헤테로 도핑된 버퍼 및 드리프트 영역은 형성된다. 버퍼영역은 제 2 극성의 도펀트를 포함한다. 드리프트 영역은 버퍼영역 내부에서 증착되고, 그리고 제 1 극성의 도펀트로 도핑된다. 드레인 n+ 탭 영역은 드리프트 영역에서 증착된다.
Figure R1020077000889
기판, 소스, 게이트, 드레인, 터브, 도펀트, 버퍼, 드리프트

Description

비대칭 헤테로―도핑된 고―전압 ＭＯＳＦＥＴ（ＡＨ２ＭＯＳ）{ASYMMETRIC HETERO―DOPED HIGH―VOLTAGE MOSFET（AH2MOS)}
본 발명은 2004년 7월 15일자로 출원된 미국합중국 특허출원 제 10/893,519 호의 우선권 이익을 청구한다.
본 발명은 일반적으로 수평형 파워 트랜지스터에 관한 것으로, 더 상세하게는 집적회로 및 파워 반도체 장치에 대한 수평형 비대칭 헤테로-도핑된 고전압 MOSFET(AH2MOS)트랜지스터에 관한 것이다.
트랜지스터의 크기와 시스템을 구성하는 패키지된 장치의 수를 줄임으로써, 전자 시스템의 동작 및 비용이 향상된다. 동일 기판 상에 다른 타입의 장치를 형성함으로써, 많은 전자 시스템이 공간을 절약할 수 있다. 예를 들면, 전화, 개인 휴대용 정보 단말기(PDA) 및 개인용 컴퓨터의 마더보드와 같은 시스템은 파워 공급 및 논리 연산을 하기 위해 개별적으로 패키지된 부분을 사용해 왔다. 공간을 절약하기 위해, 제조업자들은, 각 각 패키지의 구성요소의 크기를 줄이고, 파워 및 논리 장치에 대한 공통 공정 단계를 사용하고, 그리고 공통 반도체 기판 상에 파워 및 논리 장치를 공정하기 위해 노력하고 있다.
LDMOS 장치는 전자 시스템에 전력을 공급하는 상용화된 트랜지스터이고, 그 것은 이중 확산 주입에 의해 형성된 웰 또는 바디 영역에 배치된 높게 도핑된 소스에 의해 특성화된다. 소스 및 웰 상에, 절연된 게이트가 존재한다. 웰로부터 이격되어, 드레인을 보유하고 있는 드리프트 영역이 존재한다. 게이트 상의 전압은 드레인으로부터 드리프트 영역을 통해 소스를 향해 수평으로 흐르는 전류를 제어한다. 드리프트 영역은 일반적으로 약하게 도핑되거나, 또는 적어도 소스 또는 드레인 보다는 적게 도핑된다.
논리 장치는 일반적으로 매우 얕은 소스 및 드레인 영역을 갖는다. 반대로, LDMOS와 다른 고전압 장치는 종종 기판 깊숙이 확장되는 확산 영역을 갖는다. 그러한 차이는 동일 기판상에 파워 및 논리 장치를 형성하는 공통 단계를 사용하는데 있어 장애가 된다. 장치특징이 서브마이크론 크기로 수평적으로 수축될 때, LDMOS 장치 또한 그 수평 면적의 비례를 조절해야 한다. 이는 고전압을 지원하는 깊은 확산을 형성하게 위해, 많은 LDMOS와 다른 파워 장치가 고온 및 장기간의 확산 시간에 의존하기 때문에 문제가 된다. 그러한 깊은 확산 공정단계는 더 작은 형상 및 얕은 접합 논리장치와 호환될 수 없다. 고전압 장치가 저전압 장치 즉, 얕은 접합의 깊은 서브마이크론 논리 공정에 추가될 때, 저전압 공정은 온도를 낮추고 사이클 시간을 줄이는 모든 확산 단계를 제한한다. 종래의 파워 장치용 열 확산은 깊은-서브마이크론 CMOS 공정에서 접합을 파괴할 수도 있다. 이러한 문제를 해결하는 방법은 LDMOS를 먼저 만들고, LDMOS 장치를 만든 후, 그들의 저온 요구에 맞추어 저전압 장치를 만드는 것이다. 그러나, 이것은 게이트 폴리에 대한 LDMOS p-바디 자체정렬을 제한한다. 그러므로, LDMOS 장치는 상당히 긴 게이트 폴리 길이를 갖게 되고, 이러한 특징은 개선된 공정 툴을 사용함에도 불구하고, 큰 채널 저항을 유발하고 장치 크기를 증가시킨다.
이러한 문제를 해결하기 위해, 이온 주입 및 긴 열 확산에 대한 종래의 작은 각도 대신에, 큰 주입 각도로 만들어지는 높은 주입량을 사용함으로써, 파워 장치를 만드는 다른 제안들이 있었다. 그러한 높은 양 및 높은 각도 주입은 장치 펀치-스루에 대한 충분히 긴 p-바디 채널을 지원하는 반면, 그러한 공정은 제조 공정에 더 많은 단계를 추가하고, 그로 인해 부품 비용을 증가시킨다. 게다가, 그러한 공정은 종종 포토레지스트 개구 영역의 크기에 의해 제한된다. 종래기술에는 바디 주입을 게이트 폴리실리콘에 자체정렬하기 위한 마스크로서, 포토레지스트가 사용된다. 그러나, 주입 각도가 높고 바디 개구가 작을 때, 포토레지스트의 두께는 주입 영역 상에 쉐도우를 주조한다. 종래의 P-바디만 있는 LDMOS 대신에, P-웰 또는 P-바디와 P-웰의 조합을 사용한 시도도 있었다. 그러나 그러한 시도는 P-웰이 게이트 폴리실리콘에 자체정렬되지 않기 때문에, 면적을 증가시킨다.
비대칭 헤테로-도핑된 고전압 MOSFET(AH2MOS) 파워 반도체 장치가 단결정 반도체 기판(대개 규소) 상에 공정된다. 저전압 논리 및 선형 장치와 같은 다른 장치로부터 표면 절연을 제공하기 위해, 장치는 이격된 필드 산화(FOX: field oxide) 영역을 갖는 에피텍셜층을 포함한다. AH2MOS는 탭, 터브, 소스, 게이트, 버퍼, 드리프트 및 드레인 영역을 갖는다. 소스 및 터브영역은 게이트 및 버퍼의 한 측면과 자체정렬되고, 드리프트 영역은 게이트의 다른 측면과 자체정렬된다. 터브 및 소스영역은 하나의 마스크를 공유하고, 헤테로-도펀트로 주입된다. 터브는 제 1 극성의 도펀트로 주입된다. 터브영역 내부에는, 제 1 극성과 반대되는 제 2 극성을 갖는 소스 영역이 존재한다. 탭은 부분적으로 또는 완전히 소스에 겹쳐진다. 게이트는 이산화 규소의 절연층을 갖고, 게이트는 도전성의 폴리실리콘이다. 버퍼 및 드리프트 영역도 하나의 마스크층을 공유하고, 헤테로-도펀트로 주입된다. 버퍼영역은 제 1 극성의 도펀트로 주입된다. 드리프트 영역은 버퍼영역 내부에 존재하고, 제 2 극성의 도펀트로 주입된다. 드리프트 영역 내부에는, 높게 도핑된 드레인이 존재한다.
결과적으로, 파워 장치는 2 개의 비대칭 헤테로-도핑된 구조를 갖는다.
AH2MOS 실시예에서, n+소스 및 p-터브영역은 헤테로-도핑되고, 게이트 폴리실리콘의 한 측면에 자체정렬된다. 소스 영역은 상대적으로 깊은 p-터브 내부에 있는 상대적으로 얕은 n+영역이다. 게이트 측의 산화물 간격유지대는 마스크로서 작용하고, 얕은 n+소스 영역을 보호하고, 하부 p-타입 주입이 채널로 접근하는 것을 방지한다. 산화물 간격유지대는 작은 마스크로써 작용하고, 채널에 가장 근접한 n+소스의 부분에 대해 작동하고, 그로 인해 산화물 간격유지대 아래의 n+소스를 보호한다. 결과적으로, 심지어 p+탭이 n+소스와 완전히 겹쳐지는 경우에도, n+소스는 p+탭에 대한 주입으로부터 보호된다. p+탭 영역은 n+소스 영역의 높은 비율 아래에서 장치 채널에 근접하게 확장되어 형성될 수 있다. 효과적인 n+소스 영역 아래에 형성된 깊고 좁은 p-터브로 인해, 효과적인 n+소스 영역 아래의(산화물 간격유지대 아래의 n+소스) p-터브 저항은 매우 작게된다. 소스측의 헤테로-도핑된 구조는, n+소스(에미터), p-터브(베이스), 및 n-드리프트 영역(콜렉터)에 의해 형성된 기생 트랜지스터가 켜지는 것을 제한한다. 그러므로, AH2MOS는 매우 크고 안전한 동작 영역(SOA)에서 동작할 수 있다.
드리프트 및 버퍼영역도 헤테로-도핑되고 게이트 폴리실리콘의 다른 측면으로 자체정렬된다. n-드리프트 영역은 p-버퍼영역 내부에 존재한다. 드리프트 영역은 에피텍셜 영역과 비교하여, 높은 도펀트 농도를 갖고, 온저항을 감소시킨다. 게다가, 버퍼영역의 도펀트 농도는 또한 p-타입 에피텍셜층 영역의 도펀트 농도보다 매우 크다. 이러한 특징은, 공핍영역이 p-타입 에피텍셜층으로 멀리 확장되는 것을 제한하고, 공핍영역이 드리프트 영역으로 확장되는 거리를 증가시킨다. 버퍼층은 드리프트 영역에서 보다 넓은 공핍영역을 발생하는 것을 돕는다. 그러므로, 드리프트 도핑 농도, 접합 깊이, 버퍼 도핑 농도 및 접합 깊이를 최대한 활용함으로써, 대부분의 드리프트 영역이 공핍될 수 있어서 항복 전압을 높게 유지할 수 있다.
AH2MOS의 채널 길이는 게이트 폴리 길이에 의해 정해지게 되고, 낮은 채널 저항을 위해 서브마이크론 또는 깊은-서브마이크론으로 축소될 수 있다. AH2MOS의 임계저항 및 펀치-스루 전압은 헤테로-도핑된 주입에 의해 제어되고, 특히 2 개의 주요 제어 요소, p-터브 주입 및 p-버퍼 주입에 의해 제어된다. 이러한 제어는 공정을 보다 융통성 있게 한다. 헤테로-도핑된 소스/p-터브 및 헤테로 도핑된 n-드리프트/p-버퍼는, 수평 방향으로 다른 길이를 갖는, 그리고 수직 방향으로 다른 접합 깊이를 갖는 게이트 폴리실리콘와는 비대칭적이다.
도 1-4는 AH2MOS 장치를 형성하는 순차적 공정 단계를 도시하는 도면이다.
도 5a-5d는 종래의 LDMOS 장치와 AH2MOS 장치의 공핍영역을 비교하는 도면이다.
도 6은 낮은 측면의 AH2MOS 장치를 도시하는 도면이다.
도 7은 높은 측면의 AH2MOS 장치를 도시하는 도면이다.
도 8은 절연된 AH2MOS 장치이다.
2 개의 폴리 게이트 스트립을 갖는 AH2MOS 반도체 장치를 형성하는 공정이 도 1-4에 도시된다. 공정은 규소의 반도체 단결정 기판(12)을 선택하는 것으로 시작된다. 그러나, 게르마늄 또는 탄화규소 또는 갈륨비소와 같은 복합 반도체 물질을 포함하는 다른 반도체 물질이 사용될 수 있다. 기판(12)은, 반도체 단결정 물질의 얇은 에피텍셜층(14)이 성장하거나 또는 기판(12)상에 증착되어 있는 에피텍셜 반응기에 위치하게 된다. 파워 및 논리 장치가 층(14)에 형성된다. 층(14)은 노출 된 표면(17)을 갖는다. 규소가 반도체 물질로서 사용될 때, 이산화 규소 및 질화 규소의 순차적 층이 증착되고 필드산화물(FOX) 영역(16, 18)을 노출하도록 패턴화된다. 다중 FOX가 성장하도록, 기판은 산화 환경(전형적으로 증기)에서 좀 더 반응한다. 이러한 2 개의 영역이 도 1에 도시되고, 영역들이 FOX 영역(16, 18) 사이에서 형성될 때, AH2MOS 장치가 다중 FOX 영역, 그리고 상응하는 p+탭, 소스, 게이트 드리프트 및 드레인 영역의 다중 스트립을 갖는 것은 종래 기술의 당업자에게 알려진 기술이다. 게다가 FOX 영역(16, 18)도 다른 저전압장치로부터 AH2MOS 장치를 분리하기 위한 수평적 절연 영역으로서의 역할을 한다.
FOX 영역(16, 18)이 형성된 후, 이산화 규소 및 질화 규소가 제거되고, FOX 영역(16, 18)사이의 영역은 p+탭, 소스, 게이트, 드리프트, 및 드레인 영역을 형성할 비대칭 헤테로-도핑된 주입을 수용하기 위해 준비된다. 게이트 산화층(24)이 증착되거나 또는 에피텍셜층(14)의 노출된 포면을 산화시킴으로써 형성된다. 폴리실리콘(22)의 층은 게이트 산화물층 상에 증착된다. 폴리실리콘층(22)은 마스크되고, 원하지 않는 부분을 제거하기 위해 에칭된 후, 그로 인해 절연되는 게이트 구조(20.1, 20.2)를 형성한다. 게이트는 절연층(24.1, 24.2) 및 전도층(22.1, 22.2)을 각각 포함한다.
도 2를 참조하여, 포토레지스트(30)의 층이 기판(12)상에 증착된다. 마스크(비도시)는 포토레지스트를 패턴화하기 위해 사용된다. 게이트(20.1, 20.2)의 부분과, 그리고 게이트와 FOX 영역(16, 18) 사이에 위치한 에피텍셜층(14)의 부분 상에 개구를 제공하기 위한 패턴이 설계된다. 적절한 에칭 공정(습식 또는 건식 에칭 중 하나)은 개구부(31.1, 31.2)를 형성하기 위해, 포토레지스트층의 원하지 않는 부분을 제거한다. 패턴화된 포토레지스트는 기판 상에 마스크를 형성한다. 게이트 및 에피텍셜층의 노출된 부분으로 반대 극성의 2 개의 도펀트가 주입되는 이온 주입 장치로 기판이 삽입된다. 하나의 도펀트(32')는 약 2E13 atoms/cm2 양을 제공하기 위해 60 keV로 주입되는 붕소와 같은 P-타입 도펀트이다. 다른 도펀트는 3E15 atoms/cm2 양을 제공하기 위해 30 keV로 주입되는 비소와 같은 N-타입 도펀트(34')이다. P-타입 주입은 에피텍셜층(14)에 터브(32.1, 32.2)를 형성한다. N-타입 도펀트는 터브의 n+소스 영역(34.1, 34.2)을 각각 형성한다. 헤테로-도핑된 주입은 게이트의 한 측면으로 자체정렬된 소스 및 터브영역을 형성한다. 게이트(33.1, 33.2) 아래의 터브의 영역은 장치 임계전압 및 장치 펀치-스루 전압을 제어한다. 장치 채널 길이는 게이트 폴리실리콘 길이에 의해 정해지게 된다. 게이트 폴리실리콘 아래의 p-에피텍셜층(14)은 일반적으로 약 5e14 atoms/㎤의 매우 낮은 도핑 농도를 갖는다. p-타입 터브와 p-타입 버퍼가 없이, AH2MOS는 드레인에서 소스로 쉽게 펀치-스루되고, 드레인에서 소스로의 고전압을 지원하지 못할 수 있다. p-터브와 p-버퍼가 없을 경우, 장치는 높은 누출도 가질 수 있다.
도 3에서 도시한 바와 같이, 포토레지스트 마스크(30)가 제거되고, 제 2 포토레지스트 마스크(40)가 표면(17)상에 형성된다. 게이트의 부분과 FOX 영역(16, 18) 사이에 표면(17)의 영역을 노출하는 개구부(41)를 갖기 위해, 마스크(40)가 패 턴화된다. 이온 주입 장치로 기판이 다시 삽입되고, 제 2 헤테로-도핑 동작을 거치게 된다. 주입은 게이트와 자체정렬하는 드리프트 및 버퍼영역을 형성한다. P-타입 도펀트 이온(42')은 붕소이고, 그것은 약 100 keV 에너지와 1-3 E12 atoms/cm2 양으로 주입된다. N-형 인이온(44')이 드리프트 영역(44)을 형성하기 위해 주입된다. 인 이온은 100 keV 에너지와 약 3-5 E12 atoms/cm2 양으로 주입된다. 인 이온(44')은 상응하는 비소 이온(34)보다 더 깊게 표면(17)을 침투하고, P-버퍼(42') 주입 에너지는 더 높고, 그리고 그 양은 P-터브영역(32') 주입보다 낮다. 이와 같이, 헤테로-도핑된 영역은 다른 도핑 프로파일 및 비대칭 형태의 영역을 갖는다. 즉, P-터브(32)는 농도 및 형태에서 P-버퍼영역(42)와 다르고, 그리고 N-소스(34)는 농도 및 형태에서 N-드리프트 영역(44)과 다르다. 이온 주입은 에피텍셜층(14)의 결정 격자구조에 약한 손상을 입힌다. 그러한 손상은 주입 영역으로부터 상당량의 이온의 확산을 방지할 만큼 충분히 짧은, 하나의 또는 복수의 신속한 열 처리 동작으로 복구될 수 있다.
공정의 다른 특징이 도 4에서 도시된다. 마스크(40)가 제거되고, 기판은 게이트의 측면상(20)에 측벽 산화물 간격유지대(23)를 형성하는 것을 포함하는 다른 단계를 거치게 된다. 도 4에 도시된 추가적인 특징은 저전압 논리 장치의 종래단계를 사용하여 형성될 수 있다. 이러한 장치는 동일 기판(12)상에 형성될 수 있다. CMOS 논리 장치를 포함한 이러한 논리 장치는 n+소스/드레인 접점 및 P+ 소스/드레인 접점을 형성하는 단계를 필요로 한다. 이러한 공정단계는 AH2MOS 장치의 제조를 완성하는데 사용된다. 특히, AH2MOS 영역(11)은, p+탭 영역(28) 및 N+ 탭 영역(46)을 제공하기 위한 종래의 단계를 통해 적절하게 마스크되고, 주입된다. 마찬가지로, 게이트들의 P+ 및 N+ 부들(24)은 당업자에게 알려진 다른 단계에서 도전율을 높이기 위해 규화물화된다. 규화물화된 층은 산화물 간격유지대에 완전히 자체정렬된 p+탭을 가지고서도, 산화물 간격유지대 아래에 있는 효과적이고 매우 얕은 n+소스의 측벽에 연결되기 위해 사용될 수 있다는 점은 AH2MOS에서 매우 중요하다.
종래의 LDMOS 공정에서는, LDMOS P-바디로서 붕소를 주입하는 것과 LDMOS n+소스/p+탭으로서 LDMOS/PMOS를 사용하는 것은 일반적인 실례이다. 그러한 공정은 측벽 간격유지대 산화물이 폴리실리콘 게이트 측면 상에 위치한 이후에 일어난다. 공정은 폴리실리콘 게이트의 측면 상의 산화물 간격유지대 아래에 낮은 도핑 농도를 두는 것(n-형으로 약하게 도핑된 드레인, NLDD)을 포함한다. p+탭이 n+소스에 대해 자체정렬되지 않았기 때문에, p+탭 영역의 크기가 주요 변수이다. 한편, p+탭 영역이 n+소스 영역과 너무 적게 겹치거나, 또는 p+탭과 n+소스 사이의 저항이 클 경우, 소스 영역 아래의 수평적인 어밸런치 전류 흐름에 대한 P-바디 저항은 증가한다. 증가된 저항의 전압 전위는, n+소스(에미터), P-바디(베이스) 및 N-드리프트 영역(콜렉터)에 의해 형성된 기생 트랜지스터가 쉽게 켜지게 한다. 이는 잘 알려진 실패 메커니즘이고, 클램핑되지 않은 유도 스위칭 동안 종종 나타나고, 일어날 수 있는 다른 높은 정전기는 높은 dv/dt 와 높은 di/dt를 갖는 정류 조건으로 방전한다. 그와는 반대로, p+탭 영역이 n+소스, p+탭 영역과 너무 많이 겹쳐질 경우, p+ 탭 영역은 소스 도핑을 보상하고, 소스 저항을 증가시키고, 그리고 접점 영역에서의 높게 도핑된 보상으로 인해, 접점 저항을 증가시킨다.
이러한 종래 공정과 반대로, 본 발명에서의 AH2MOS 소스 정보는 산화물 간격유지대 공정 이전에 만들어진다. 이것은 본 발명의 매우 얕은 n+소스가 게이트 폴리실리콘에 대해 자체정렬되고, (LDMOS에 대한 종래 기술에서의 산화물 간격유지대에 정렬되어 있는 n+소스와 비교하여)산화물 간격유지대 아래에 만들어질 있음을 의미한다. 산화물 간격유지대는, 심지어 p+탭이 산화물 간격유지대에 완전히 일직선으로 정렬된 경우에도, p+탭에 의해 보상으로부터 n+소스를 보호하는 작은 마스크로서 작용한다. p+탭이 완전히 산화물 간격유지대에 완전히 일직선으로 정렬될 때, 효과적인 n+소스 영역 아래의 P-터브 저항은 감소하고, 결과적인 구조는 n+소스(에미터), P-터브(베이스) 및 N-드리프트 영역(콜렉터)에 의해 형성된 기생 트랜지스터가 켜지는 것을 억제한다.
LDMOS의 안전한 동작 영역(SOA)을 향상시키기 위한 일반적인 접근은, n+소스 아래의 P-바디 저항을 감소시키는 깊고 높게 도핑된 P-바디 영역을 사용하는 것이다. 그러나, 깊고 높게 도핑된 P-바디는 기판의 고온 노출 경과시간을 제한하는 향상된 기술과 호환될 수 없기 때문에, 고성능을 갖는 LDMOS를 종래의 CMOS 공정과 일체화시키는 것은 쉽지 않다. LDMOS를 먼저 또는 공정상 이전에 만들고, 이후 CMOS, NMOS 및 PMOS 장치를 형성하는 저전압 공정을 사용하는 다른 시도도 있었다. 저전압 장치의 공정 이전에, P-바디 확산을 형성하는 공정을 한다는 것은, P-바디 가 게이트 폴리실리콘 에칭 이전에 그리고 심지어는 필드 산화물 공정 이전에 형성된다는 것을 의미한다. 그러나 이러한 트레이드 오프는 게이트 폴리실리콘에 자체정렬되는 LDMOS P-바디를 제한한다. 즉, 채널 길이는 LDMOS 내의 게이트 폴리실리콘 아래의 P-바디에 의해 정해지게 된다. P-바디가 게이트 폴리실리콘에 자체정렬될 경우, LDMOS에 대한 짧은 채널 길이를 생성하는 것이 가능하고, 그로 인해, 좋은 장치 성능에 대한 채널 저항을 감소시키는 것이 가능하다. 그러므로, 고전압 장치는 매우 큰 게이트 폴리실리콘 길이를 가져야 하고, 개선된 공정 툴을 사용함에도 불구하고, 이것은 장치의 큰 채널 저항을 유도하고, 그리고 장치의 크기도 증가시킨다.
본 발명은 높게 도핑된 p+탭을 P+ PMOS 소스/드레인과 동일한 크기를 유지시키고, 그러나 헤테로-도핑된 매우 얕은 n+소스 및 상대적으로 깊은 P-터브를 갖는다. 소스 및 터브는 모두 게이트의 한 측면에 자체정렬되고, 이러한 접근은 종래기술과 동일한 결과를 얻는다. 그러나, 이러한 접근은 기생 BJT를 분배하는 이점을 갖고, 이는 p+탭 영역이 n+소스 영역에 상당한 비율로 확산되고 장치 채널에 근접할 때 가장 효과적이다. 이러한 특징으로 인해, 본 발명의 공정에 의해 만들어진 장치는, 효과적인 소스 영역 아래의 P-터브 저항을 줄이는 효과적인 n+소스 길이를 감소시킬 수 있다. 바람직한 실시예에서, 효과적인 n+소스 영역은 산화물 간격유지대 영역에 의해 정해지게 되고, 그로 인해, 아래의 P-터브 저항은 장치 크기 안전 동작 영역을 위해 최소화된다.
LDMOS에서 채널 길이가 p-바디 및 소스 열 이중 확산에 의해 정해지게 되는 것과는 반대로, AH2MOS의 채널 길이는 게이트 폴리실리콘에 의해 정해지게 된다. 그러므로, AH2MOS 채널 정보를 위한 어떤 부가적인(extra) 열 확산 공정이 필요하지 않다. AH2MOS의 채널 길이는 측정가능하고, 짧은 채널 길이와 그로 인해 낮은 채널 저항을 제공하는 서브마이크론 또는 깊은-서브마이크론 길이로 줄어들 수 있다. AH2MOS의 임계전압과 펀치-스루 전압은 헤테로-도핑된 주입에 의해 제어되고, 부분적으로 p-터브 및 p-버퍼 주입에 의해 제어된다. 이는 본 발명의 공정과 장치 설계에 보다 많은 융통성을 제공한다. 종래의 장치에서, n+소스 아래에 p-바디 저항을 줄이고, 그로 인해 LDMOS의 안전 동작 영역(SOA)을 증가시키기 위해, p-바디 영역을 사용하는 것이 일반적이다. 그러나, p-바디 도핑 농도가 너무 높으면, 장치 임계전압이 증가하고, 큰 채널 저항을 유발한다. p-바디 도핑 농도가 너무 낮으면, 장치 펀치-스루 전압도 너무 낮아진다.
반대로, AH2MOS는, 트레이드-오프 SOA, 임계 전압, 펀치-스루 전압, 드레인 대 소스 어밸런치 항복 전압 및 장치 온-상태 저항에 몇몇의 새로운 방법을 제공한다. 낮은 P-터브 저항과 상대적으로 작은 효과적인 n+소스는 임계전압을 감소시키고, P-터브 도핑 농도가 낮지 않음에도 불구하고 큰 SOA를 제공한다. P-버퍼는 N-드리프트 영역으로부터 n+소스로의 펀치-스루를 방지하고, 그로 인해, AH2MOS 펀치-스루 전압을 증가한다. P-터브 수평형 도핑 프로파일은, P-버퍼가 N-드리프트 영역 의 측벽에 가까운 공핍영역을 쉽게 핀치-오프하고, 폴리실리콘 가장자리 영역의 높은 전계를 감소시키도록 한다. 이는 게이트 폴리실리콘 가장자리 근처의 N-드리프트 접합의 측벽에서 이하 논의될, 어밸런치 항복 임계치를 일으킨다.
이상적인 장치에서, 온저항은 최소화되고, 항복 전압은 높다. 그러나 종래의 LDMOS 장치는 온저항을 낮추고 항복 전압을 높이는 사이에서 트레이드 오프를 요구했다. 하나가 개선되면 다른 하나가 악화되는 이유는 양쪽 다 드리프트 영역의 도핑에 의해 제어되기 때문이다. 도 5를 참조하여, 종래의 LDMOS 영역(111)이 도시된다. 장치가 순방향 동작 모드에 있을 때, 온저항은 계산된다. 좀 더 약하게 도핑된 드리프트 영역(144)에 의해 대부분의 온저항이 좌우된다. 드리프트 영역의 도핑을 증가함으로써 온저항을 감소시킬 수 있음이 당업자에게 알려져 있다. 그러나 드리프트 영역의 증가된 도핑은 접합 공핍영역을 감소하고, 그로 인해, 접합 어밸런치 항복 전압을 낮춘다. 기판 및 드리프트 영역의 접합에서 도핑 농도에 반비례하는 공핍영역의 폭에 의해 판별된다. 드리프트 영역이 높게 도핑되는 경우, 온저항은 낮아지지만, 공핍영역은 작아지고 어밸런치 항복 전압은 감소한다. 드리프트 영역이 약하게 도핑되는 경우, 공핍영역은 넓어지고, 항복 전압은 증가되지만, 낮은 도핑으로 인해 온저항은 더 높아진다.
양 바이어스가 N-드리프트 영역에 인가될 때, P-에피텍셜 영역과 N-드리프트 영역의 접합에서 공핍영역이 발생한다. N 영역의 양전압 전위는 P 영역으로부터 접합에서 정공을 밀어내고, N-영역으로부터의 접합에서 전자를 유인한다. 접합의 두 양측 상의 거리는 전하 캐리어의 공핍이 되고, 이는 공핍영역으로 알려져 있다. 접 합에 어떤 전하 캐리어도 존재하지 않기 때문에, N으로부터 P 영역의 접합을 교차하여 확장되는 전계가 생기고, 어떤 전류도 흐르지 않게 된다. 공핍영역의의 폭은 접합의 각 측면 상의 도펀트 농도에 좌우된다. 도핑 농도가 높을 경우, 공핍영역은 접합에 근접하고, 도핑 농도가 낮을 경우, 공핍영역은 접합에서 좀 더 멀어진다. 종래의 LDMOS 장치에서, 온저항을 감소시키기 위해 드리프트 영역이 상대적으로 높게 도핑된 경우, 드리프트 영역의 공핍영역은 상대적으로 짧아진다.
도 5a-5d를 참조하여, 종래의 LDMOS 장치에서 공핍영역의 폭(160)은 에피텍셜층(114)과 드리프트 영역(144) 사이의 도핑 농도의 차이로 인해 판별된다. 폭(16)은 2 개의 요소, XP(160)와 XN(160)을 갖는다. 각 구성요소의 크기는 각 P 및 N 영역(114, 144)의 도핑 농도에 반비례하다. P-에피텍셜 도핑 농도가 가 N-드리프트 도핑 농도보다 현저하게 낮기 때문에, N-드리프트의 공핍영역이 상대적으로 작다. 본 발명에서, 버퍼층(42)의 도핑이 P-에피텍셜층의 도핑보다 현저하게 크다. P-에피텍셜층 영역이 5E14 atoms/cm3 에 가까운 도핑을 갖는 반면, P-버퍼(42)는 약 8E16 atoms/cm3 도핑 농도를 갖는 1-3 E12 atoms/cm2 양을 갖는다는 점을 상기하길바란다. P-버퍼영역은 P-에피텍셜 영역의 100 배 이상의 농도를 갖는다. 이와 같이, 공핍영역(60)의 유사한 공핍 전하를 갖는 접합의 유사한 전압 바이어스에서, 본 발명에 대한 공핍영역의 폭(60)은 XP(60) 더하기 XN(60)이고, XP(60)(본 발명)의 기여는 XP(160)(종래기술)의 기여보다 현저하게 작고, XN(60)(본 발명)의 기여는 XN(160)(종래기술)보다 현저하게 크다. 접합의 표면에 핀치 오프된 N-드리프트 의 공핍과 N-드리프트 대부분을 차지하는 공핍영역으로 인해, 도핑과 P-버퍼의 도핑에 대한 N-드리프트의 접합 깊이 사이에서의 적절한 트레이드 오프에 의해, XN(60)(본발명)의 기여는 XN(160)(종래기술)보다 현저하게 커질 수 있다. 본 발명의 공핍영역의 폭은 전체 도핑 및 N 과 P 주입(44, 42)의 확산 농도에 의해 제어된다. 종래의 장치에서, 항복 전압은 보다 높게 도핑된 부분(N-드리프트)의 공핍 폭에 의해 제어된다. XN(60)(본 발명)의 기여가 현저하게 개선되었기 때문에, 본 발명의 새로운 장치는 현저하게 높은 항복 전압을 갖는다. 즉, 종래 기술과 비교하여 유사한 또는 보다 높은 항복 전압에서, 도핑 농도는 장치의 낮은 온상태 저항을 위해 증가될 수 있다. 본 발명에서, N-드리프트 영역(44)은 약 1E18 atoms/cm3의 도핑 농도를 갖는 3-5 E2 atoms/cm2 양을 갖는다. 종래의 LDMOS에서, 도핑 농도가 너무 높으면, 가장 높은 전계가 N-드리프트의 게이트 폴리실리콘 가장자리 근처에서 발생한다. AH2MOS의 짧은 채널 길이에 의해, P-터브 수평형 도핑 프로파일은 부분적으로 N-드리프트의 측벽 근처의 P-버퍼와 겹쳐지고, P-버퍼는 N-드리프트 측벽 근처의 공핍영역을 쉽게 핀치오프하고, 낮은 어밸런치 항복이 N-드리프트 측벽 근처에서 발생되지 않도록 하기 위해(이는 또한 N-드리프트에서 게이트 폴리실리콘 가장자리 영역임), 국부전계를 감소시키도록 한다.
파워 IC 기술, 저-측면, 고-측면 및 절연된 구조에 사용되는 AH2MOS 용의 3가지 종류의 구조가 있다. 이러한 구조를 갖는 본 발명의 실시예가 도 6, 7 및 8에 서 각각 도시된다. 상술된 공정을 뒤따르는, 저-측면 AH2MOS(60)가 도전체(61)를 통해 접지된 n+소스를 단락시킴으로써 형성된다. 일반적으로 단락은 패턴화된 금속층 또는 높게 도핑된 폴리실리콘의 패턴층을 사용하여 형성된다.
파워 구동기에는 저-측면에 대한 하나의 LDMOS와, 그리고 고-측면에 다른 LDMOS가 포함되는 것으로 알려져 있다. 도 6에서 도시한 바와 같이, AH2MOS용 저-측면 구조는 파워 드라이버에 단락된 소스 단자를 갖는다. 도 7은 AH2MOS용 고-측면 구조를 도시한다. 기판상에 다른 장치로부터 고전압을 절연시키기 위해 요구되는 추가 확산과 웰이 주목된다. 게다가, 소스는 HV 웰에 연결된다.
고-측면 AH2MOS(70)(도 7), 및 절연된 AH2MOS(80)(도 8)은 기판내에, 그리고 기판상에 유사한 요소를 갖고 만들어진다. 경제성을 위해, 오직 고-측면 장치(70)의 구조가 하술된다. 하술되는 것처럼, 제조 동안에 고-측면 장치가 드리프트, 버퍼 및 기판으로부터의 채널 영역을 분리시키는 내부 PN 접합과 함께 형성된다. PN 구조의 N 단자가 소스에 연결된다. 제조 동안, 공정은 N-형 절연(NISO)층(73)과 N-형 링(ring)(71)을 포함하는 N-형 터브를 형성한다. NISO층(73)은 기판(12)상 또는 기판내부에 형성된다. 고전압 링 확산 링(72)이 기판으로부터 NISO층(73)으로 확장된다. 중도핑된 N+ 접점(72)이 고전압 링(71)의 표면에 형성된다. 고전압 링(71)은 도전체(74)에 의해 소스(73)에 단락된다. N-형 터브(71/73)가 P-웰(77)및 P-형 층(DIFF)(78)을 구성하는 P-형 링에 의해 게이트, 채널, N-드리프트 및 P-버퍼 층 으로부터 절연된다. P-형 링(77/78)은 P-에피텍셜 도핑농도(~ 5e14 atoms/cm3 )보다 매우 높은 4e15 ~ 3e18 atoms/cm3 도핑 농도를 갖는다. 이처럼, P-형 링은 N-형 터브(71/73)와 AH2MOS n-형 소스/드레인 사이에서 높은 펀치-스루 전압을 지원할 수 있다. AH2MOS의 소스는 고 측면 인가를 위해 고전압 N-형 터브(71/73)로 묶이고, 기판 항복 전압에 대해 요구되는 높은 소스는 기판 항복에 대한 높은 전압 N-웰(71)에 의해 판별되고, 이는 도 7에 도시된 장치에 대한 16V 및 120V 범위로 매우 높다.
도 8에 도시된 바와 같이, 절연된 AH2MOS는 4 개의 단자인 드레인, 소스, 게이트 및 NISO는 단자를 가진다. NISO 단자는 상술된 PN 절연구조의 N-부분에 연결된다. 고전압의 소스에 NISO 단자를 추가 연결함으로써, 장치는 절연된다. 고전압의 n-형 터브(71/73)는 기생 바이폴라 트랜지스터가 켜지는 것을 막기 위해 설계된 국부 고전압(81)에 항상 연결된다. 그 기생 트랜지스터는, P-터브(77)/P-에피텍셜층(epi)(14)/PDIFF(78)(에미터), NISO층(73)(베이스) 및 P-기판(12)(콜렉터)을 포함하는 PNP 트랜지스터이다. AH2MOS의 드레인과 소스는 본 발명에서 최소 -70V와 같은, 음전압으로 전환될 수 있다. AH2MOS의 소스/드레인에 대한 n-형 터브들(71/73) 사이의 높은 펀치-스루 전압은, N+소스/드레인(에미터), P-기판(베이스) 및 근접한 n-형 웰 또는 n+소스/드레인에 의해 형성된 수평형 기생 NPN 트랜지스터가 켜지는 것을 막는다(도 8에서 콜렉터는 미도시).
상술된 본 실시예는 항복전압으로부터 온저항을 떼어놓게 한다. 현재 양 파라미터는 별도로 양 파라미터 사이에서 종래의 역트레이드 오프없이, 장치로 구성될 수 있다. 본 실시예로, 하나의 이점은 낮은 온저항 및 높은 항복 전압을 가질 수 있다.
본 실시예의 또 다른 이점은, 본 실시예가 어떤 형태의 장치성능이라도 역영향 없이 동일한 기판 상에 파워 및 논리 장치를 가지는 장치로 구성되는 종래의 CMOS 공정으로 사용될 수도 있다는 것이다.
게다가, P-터브로 인한 역 도핑과, 그리고 효과적으로 작은 N+소스 크기는 N-드리프트, P-터브 및 N+소스에 의해 기생 N/P/N 트랜지스터의 형성을 막는다.
P-터브 및 P-버퍼 수평형 도핑 프로파일은, 장치 임계전압과 장치 펀치-스루전압을 제어하고, 그리고 어떠한 여분의 공정단계도 임계전압을 제어하든지 또는 펀치-스루 전압을 제어하든지 간에 필요하지 않다.
본 실시예의 이점은 그 AH2MOS 영역(11)이 P-형 또는 N-형 에피택셜 층으로도 형성될 수 있다는 것이다. 온저항(N-드리프트 저항을 첨가한 채널 저항)과 공핍영역의 폭은 에피택셜층(14)의 도핑 상에 주로 의존하는 것이 아니라, 대신에 P-터브 및 P-버퍼, 그리고 P-버퍼(42)와 N-드리프트(44) 사이의 도핑농도에서 차이에 의존하기 때문에, 어느 쪽의 극성이라도 수용될 수 있다.
보통, 작은 주입된 각(7°)이 허용되기 때문에, 상술된 AH2MOS 실시예는 매 우 작은 소스와, 0.35 ㎛ 기술에 기초한 전체 0.5 ㎛인 P+탭 영역을 가질 수 있다.
헤테로-도핑된 터브, 소스, 버퍼 및 드리프트 영역은 농도 및 형태에서 비대칭적이다. 다음 표는 도펀트 농도 및 깊이의 수용가능한 범위를 제시한다.
농도 깊이 도펀트
터브 5E16 ~ 1E18 atoms/㎤ 0.2 ~ 0.9 ㎛ 붕소
소스 1E19 ~ 1E21 atoms/㎤ 0.03 ~ 0.12 ㎛ 비소
버퍼 4E15 ~ 4E17 atoms/㎤ 0.2 ~ 0.8 ㎛ 붕소
드리프트 5E16 ~ 5E18 atoms/㎤ 0.1 ~ 0.4 ㎛ 인
요약해서, 비대칭 헤테로-도핑된 고-전압 MOSFET 파워 반도체장치(10)는 그 자체로, 또는 저전압논리 및 선형장치로서 동일한 기판상으로 구성될 수 있다. 터브(34) 및 소스(32) 영역은 게이트(20)의 한 측면으로 자체-배열로 주입되며, 그리고 버퍼(44)와 드리프트(42) 영역은 게이트(20)의 다른 측면으로 자체-배열로 주입된다. 터브(34)와 소스(32) 영역은 하나의 마스크 층을 공유하고, 그리고 헤테로-도펀트로 주입된다. 버퍼(44)와 드리프트(42) 영역도 하나의 마스크 층을 공유하고, 그리고 헤테로-도펀트로 주입된다. 그 결과로서, 파워 장치는 비대칭적인 2 개의 헤테로-도핑된 구조를 가진다. 그 영역은 고온의 장기 지속 열적 확산에 영향을 받지 않아서, 이로써, 저전압, 깊은 서브마이크로 공정과 호환된다. AH2MOS의 낮은 온저항, 높은 항복전압 및 높은 안전성은 비대칭 헤테로-도핑된 구조에서 도핑 프로파일에 의해 제어된다.
저-측, 고-측 및 절연된 구조와 같은, 몇몇 실시예의 AH2MOS는, 파워 집적 회로를 위해, 그리고 파워 반도체 이산장치를 위해 사용될 수 있다.

Claims (53)

  1. 반도체 기판을 구비하는 단계;
    상기 반도체 기판 상에 하나 이상의 절연된 게이트를 형성하는 단계;
    상기 게이트의 한 측면에 근접한 상기 반도체 기판의 표면의 노출부를 노출시키는 제 1 마스크를 형성하는 단계;
    상기 게이트의 상기 한 측면에 근접한 반대 극성 도펀트의 터브 영역 및 소스영역을 형성하기 위해, 반대 극성의 도펀트로 상기 제 1 마스크를 통해 상기 표면의 상기 노출부를 주입하는 단계;
    상기 게이트의 다른 측면에 근접한 상기 기판의 상기 표면의 부분을 노출시키는 제 2 마스크를 형성하는 단계; 및
    상기 게이트의 상기 다른 측면에 근접한 반대 극성 도펀트의 버퍼 영역 및 드리프트 영역을 형성하기 위해, 반대 극성의 도펀트로 상기 제 2 마스크를 통해 상기 표면의 상기 노출부를 주입하는 단계;를 포함하는 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  2. 제 1 항에 있어서,
    상기 게이트의 상기 한 측면에 근접하게 주입된 상기 도펀트는 상기 게이트의 상기 다른 측면에 근접하게 주입된 상기 도펀트와는 비대칭인 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  3. 제 2 항에 있어서,
    상기 터브영역 도펀트의 농도는 상기 버퍼영역 도펀트의 농도보다 더 크고, 그리고
    상기 소스영역 도펀트의 농도는 상기 드리프트 영역 도펀트의 농도보다 더 큰 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  4. 제 2 항에 있어서,
    상기 터브 및 버퍼 임플란트들은 동일한 극성을 가지며, 그리고 상기 터브주입 길이는 상기 버퍼주입 길이 미만인 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  5. 제 2 항에 있어서,
    상기 소스 및 상기 드리프트 임플란트들은 동일한 극성을 가지며, 그리고 상기 소스 임플란트의 길이는 상기 드리프트 임플란트의 길이 미만인 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  6. 제 2 항에 있어서,
    상기 터브 및 버퍼 임플란트는 동일한 극성이며, 그리고 상기 터브 임플란트의 깊이는 상기 버퍼 임플란트의 깊이 미만인 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  7. 제 2 항에 있어서,
    상기 소스 및 상기 드리프트 임플란트는 동일한 극성이며, 그리고 상기 소스임플란트의 깊이는 상기 드리프트 임플란트의 깊이 미만인 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  8. 제 1 항에 있어서,
    상기 게이트의 상기 측면들과 상기 소스영역 상에 측벽 간격유지대를 형성하는 단계, 그리고
    상기 소스영역에 겹치는 탭영역을 형성하기 위해 상기 터브 임플란트로서, 동일한 극성 도펀트의 중도핑된 탭 임플란트로 상기 기판을 주입하는 단계를 더 포함하는 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  9. 제 1 항에 있어서,
    상기 버퍼영역 도핑농도는, 상기 버퍼영역을 넓히는 상기 기판의 부분에서 의 상기 도핑농도보다 더 큰 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  10. 반도체 기판을 구비하는 단계;
    상기 반도체 기판 상에 표면을 가지는 에피택셜 층을 형성하는 단계;
    상기 에피택셜 층 상에 복수의 한 쌍의 절연된 게이트를 형성하는 단계;
    근접한 쌍으로부터 상기 한 쌍의 게이트를 절연시키는 단계;
    각 게이트의 부분 및 각 노출된 게이트부에 근접한 영역 부분을 노출시키기 위해 상기 표면에 마스킹하는 단계;
    상기 기판에서 소스 영역 및 웰 영역을 형성하기 위해 반대 극성인 제 1 및 제 2 도펀트로, 상기 표면 및 상기 게이트의 노출된 부분을 주입하는 단계;
    마스크를 제거하는 단계, 그리고 상기 표면의 주입된 부분과, 그리고 상기 게이트와 상기 게이트들 사이의 표면의 나머지를 형성하기 위해 상기 게이트의 상기 주입된 부분을 마스킹하는 단계;
    상기 게이트들 사이의 상기 반도체 기판에서 드리프트 영역과 버퍼영역을 형성하기 위해 반대 극성인 제 1 및 제 2 도펀트로, 상기 게이트의 노출된 부분과, 그리고 상기 게이트들 사이의 표면의 노출된 부분을 주입하는 단계;
    상기 게이트들 사이의 표면의 부분을 노출시키기 위해 표면을 추가 마스킹하는 단계;
    드레인 N+ 탭을 형성하기 위해 제 1 극성의 도펀트로 상기 게이트들 사이에서 표면의 노출된 부분을 주입하는 단계;
    상기 게이트들 사이의 상기 표면 부분을 노출시키기 위해 표면을 추가 마스킹하는 단계; 및
    p+ 탭을 형성하기 위해 제 2 극성의 도펀트로 상기 게이트들 사이에서 상기 표면의 노출된 부분을 주입하는 단계;를 포함하는 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  11. 제 10 항에 있어서,
    동일한 마스크가 상기 드리프트 영역 및 버퍼영역을 노출시키고 주입시키기 위해 사용된 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  12. 제 10 항에 있어서,
    동일한 마스크가 상기 소스 영역 및 터브영역을 노출시키기 위해 사용된 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  13. 제 10 항에 있어서,
    상기 소스영역은 각각의 터브영역에 의해 둘러싸이며, 그리고
    상기 드리프트 영역은 각각의 버퍼영역에 의해 둘러싸이는 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  14. 제 10 항에 있어서,
    헤테로 도핑된 장치로서 동일한 상기 반도체 기판 상에 CMOS 장치를 형성하는 단계, 그리고
    CMOS 장치에 대해 중도핑된 소스 및 드레인 접점을 형성하는 동안 상기 헤테로 도핑된 장치에서 제 1 및 제 2 극성 도펀트의 높게 도핑된 탭을 동시에 형성하는 단계를 더 포함하는 것을 헤테로 도핑된 반도체장치의 형성공정.
  15. 제 10 항에 있어서,
    상기 제 1 극성 도펀트는 N-형이고, 그리고 상기 제 2 극성 도펀트는 P-형인 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  16. 제 15 항에 있어서,
    상기 P-형 도펀트는 붕소이며, 그리고 상기 N-형 도펀트는 비소와 인인 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  17. 제 15 항에 있어서,
    터브에 대한 도펀트는 5E16 - 1E18 atoms/㎤ 의 범위에서 농도를 가지며, 그리고 0.2와 0.9 ㎛ 사이의 범위의 깊이를 갖는 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  18. 제 15 항에 있어서,
    소스에 대한 도펀트는 1E19 - 1E21 atoms/㎤ 의 범위에서 농도를 가지며, 그리고 0.03 - 0.12 ㎛ 사이의 범위의 깊이를 갖는 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  19. 제 15 항에 있어서,
    버퍼 영역에 대한 도펀트는 4E15 - 4E17 atoms/㎤ 의 범위에서 농도를 가지면, 0.2 - 0.8 ㎛ 사이의 범위에서 깊이를 갖는 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  20. 제 15 항에 있어서,
    드리프트 영역에 대한 도펀트는 5E16 - 5E18 atoms/㎤ 의 범위에서 농도를 가지면, 0.1 - 0.4 ㎛ 사이의 범위에서 깊이를 갖는 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  21. 제 10 항에 있어서,
    드리프트 영역에서의 도펀트 농도는 상기 버퍼영역에서의 도펀트 농도보다 더 큰 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  22. 제 21 항에 있어서,
    버퍼영역에서의 도펀트 농도는 p-에피택셜 영역에서의 도펀트 농도보다 더 큰 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  23. 제 10 항에 있어서,
    상기 반도체 기판으로부터 상기 드리프트 영역 및 버퍼영역을 절연시키는 접합구조를 포함하는 절연링을 형성하는 단계를 더 포함하는 것을 특징으로 하는 헤테로 도핑된 반도체장치의 형성공정.
  24. 기판;
    상기 기판의 상부와, 그리고 소스영역과 드레인영역 사이에 증착된 절연 게이트;
    상기 게이트의 한 측면 상에서, 제 2 극성의 도펀트를 가지는 헤테로 도핑된 터브영역과, 그리고 상기 터브영역 내부에 증착되고 상기 제 2 극성과 반대인 제 1 극성의 도펀트를 가지는 소스영역;
    상기 게이트의 다른 측면 상에서, 상기 제 2 극성의 도펀트를 포함하는 헤테로 도핑된 버퍼영역과, 그리고 상기 버퍼영역 내부에 증착되고 상기 제 1 극성의 도펀트를 가지는 드리프트 영역; 및
    상기 드리프트 영역에서 증착되고 상기 제 1 극성의 도펀트의 중도핑된 영역을 포함하는 드레인 탭영역;을 포함하는 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  25. 제 24 항에 있어서,
    상기 게이트의 한 측면에 근접하게 주입된 도펀트는 상기 게이트의 다른 측면에 근접하게 주입된 도펀트와는 비대칭인 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  26. 제 25 항에 있어서,
    상기 터브영역에서의 도펀트 농도는 상기 버퍼영역에서의 도펀트 농도보다 더 크며, 그리고
    상기 소스영역에서의 도펀트 농도는 상기 드리프트 영역에서의 도펀트 농도보다 더 큰 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  27. 제 25 항에 있어서,
    상기 터브 및 버퍼 임플란트는 동일한 극성을 가지며, 그리고 상기 터브 임플란트의 길이는 상기 버퍼 임플란트의 길이 미만인 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  28. 제 25 항에 있어서,
    상기 소스 및 상기 드리프트 임플란트는 동일한 극성으로 가지며, 그리고 상기 소스 임플란트의 길이는 상기 드리프트 임플란트의 길이 미만인 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  29. 제 25 항에 있어서,
    상기 터브 및 버퍼 임플란트는 동일한 극성이며, 그리고 상기 터브 임플란트의 깊이는 상기 버퍼 임플란트의 깊이 미만인 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  30. 제 25 항에 있어서,
    상기 소스 및 상기 드리프트 임플란트는 동일한 극성이며, 그리고 상기 소스임플란트의 깊이는 상기 드리프트 임플란트 깊이 미만인 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  31. 제 24 항에 있어서,
    상기 게이트의 측면 상과 상기 소스영역 상의 측벽 간격유지대와, 그리고 상기 소스영역에 겹치는 탭영역을 형성하기 위해 터브 임플란트로서, 동일한 극성 도펀트의 중도핑된 탭 임플란트를 더 포함하는 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  32. 제 24 항에 있어서,
    상기 버퍼영역에서의 도핑농도는, 상기 버퍼영역을 넓히는 상기 반도체 기판의 부분에서의 도핑농도보다 더 큰 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  33. 제 24 항에 있어서,
    상기 버퍼영역에서의 도핑농도는, 역바이어스 동안 드리프트 영역에서 넓은 공핍영역을 발생시키기 위해 상기 버퍼영역을 넓히는 상기 반도체 기판 부분에서의 도펀트 농도보다 더 큰 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  34. 제 24 항에 있어서,
    상기 소스 및 터브영역은 상기 게이트의 한 측면과 함께 자체-정렬되어 있으며, 그리고
    상기 버퍼 및 드리프트 영역은 상기 게이트의 다른 측면과 함께 자체-정렬된 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  35. 제 24 항에 있어서,
    상기 소스, 터브, 버퍼 및 드리프트 영역은 헤테로 도핑된 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  36. 제 35 항에 있어서,
    상기 소스 및 터브영역의 헤테로 도핑은 상기 드리프트 및 상기 버퍼영역과는 비대칭인 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  37. 제 36 항에 있어서,
    상기 버퍼영역은 상기 터브영역보다 에피택셜 영역으로 더 깊이 확장된 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  38. 제 24 항에 있어서,
    상기 드리프트 영역에서의 도펀트 농도는 상기 버퍼영역에서의 도펀트 농도보다 더 큰 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  39. 제 24 항에 있어서,
    상기 소스영역에서의 도펀트 농도는 상기 터브영역에서의 도펀트 농도의 레벨보다 더 큰 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  40. 제 24 항에 있어서,
    상기 반도체 기판으로부터 드리프트 영역 및 버퍼영역을 절연시키는 접합구조를 포함하는 절연링을 더 포함하는 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  41. 제 24 항에 있어서,
    상기 제 1 극성 도펀트는 N-형이고, 그리고 상기 제 2 극성 도펀트는 P-형인 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  42. 제 41 항에 있어서,
    상기 P-형 도펀트는 붕소이고, 그리고 N-형 도펀트는 비소 및 인인 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  43. 제 41 항에 있어서,
    상기 터브영역에 대한 도펀트는 5E16 - 1E18 atoms/㎤ 의 범위에서 농도를 가지며, 그리고 0.2와 0.9 ㎛ 사이의 범위에서 깊이를 갖는 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  44. 제 41 항에 있어서,
    상기 소스영역에 대한 도펀트는 1E19 - 1E21 atoms/㎤ 의 범위에서 농도를 가지며, 그리고 0.03 - 0.12 ㎛ 사이의 범위에서 깊이를 갖는 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  45. 제 41 항에 있어서,
    상기 버퍼영역에 대한 도펀트는 4E15 - 4E17 atoms/㎤ 의 범위에서 농도를 가지며, 0.2 - 0.8 ㎛ 사이의 범위에서 깊이를 갖는 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  46. 제 41 항에 있어서,
    상기 드리프트 영역에 대한 도펀트는 5E16 - 5E18 atoms/㎤ 의 범위에서 농도를 가지며, 0.1 - 0.4 ㎛ 사이의 범위에서 깊이를 갖는 것을 특징으로 하는 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  47. 기판;
    상기 기판의 상부와, 그리고 소스영역과 드레인영역 사이에 증착된 절연 게이트;
    상기 게이트의 한 측면 상에서, 제 2 극성의 도펀트를 가지는 헤테로 도핑된 터브영역과, 그리고 상기 터브영역 내부에 증착되고 상기 제 2 극성과 반대인 제 1 극성의 도펀트를 가지는 소스영역;
    상기 게이트의 다른 측면 상에서, 상기 제 2 극성의 도펀트를 포함하는 헤테로 도핑된 버퍼영역과, 그리고 상기 버퍼영역 내부에 증착되고 상기 제 1 극성의 도펀트를 가지는 드리프트 영역;
    상기 드리프트 영역에서 증착되고 상기 제 1 극성의 도펀트의 중도핑된 영역을 포함하는 드레인 탭영역; 및
    기준 전압에 탭 및 소스영역을 연결하는 도전체;를 포함하는 것을 특징으로 하는 저-측 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  48. 제 47 항에 있어서,
    기준전압은 접지된 것을 특징으로 하는 저-측 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  49. 기판;
    상기 기판의 상부와, 그리고 소스영역과 드레인영역 사이에 증착된 절연 게이트;
    상기 게이트의 한 측면 상에서, 제 2 극성의 도펀트를 가지는 헤테로 도핑된 터브영역과, 그리고 상기 터브영역 내부에 증착되고 상기 제 2 극성과 반대인 제 1 극성의 도펀트를 가지는 소스영역;
    상기 게이트의 다른 측면 상에서, 상기 제 2 극성의 도펀트를 포함하는 헤테로 도핑된 버퍼와, 그리고 상기 버퍼영역 내부에 증착되고 상기 제 1 극성의 도펀트를 가지는 드리프트 영역;
    상기 드리프트 영역에서 증착되고 상기 제 1 극성의 도펀트의 중도핑된 영역을 포함하는 드레인 탭영역;
    기준 전압에 탭 영역 및 소스영역을 연결하는 도전체; 및
    제 1 극성 도펀트의 제 1 영역과, 상기 기판과 상기 헤테로 도핑된 터브 소스 사이에서 증착된 제 2 극성 도펀트의 제 2 영역, 버퍼 및 드리프트 영역의 접합구조를 포함하는 절연링;을 포함하는 것을 특징으로 하는 고-측 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  50. 제 49 항에 있어서,
    상기 장치는 소스, 게이트 및 드레인 단자를 포함하는 3 개의 단자를 가지며, 그리고 상기 소스 단자는 상기 소스영역과 상기 절연링에 연결된 것을 특징으로 하는 고-측 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  51. 제 49 항에 있어서,
    상기 절연링 접합구조는 제 1 극성의 도펀트의 제 1 접합터브와, 그리고 제 1 터브의 경계선을 지닌 제 2 극성의 도펀트의 제 2 접합터브를 포함하는 것을 특징으로 하는 고-측 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  52. 기판;
    상기 기판의 상부와, 그리고 소스영역과 드레인영역 사이에 증착된 절연 게이트;
    상기 게이트의 한 측면 상에서, 제 2 극성의 도펀트를 가지는 헤테로 도핑된 터브영역과, 그리고 상기 터브영역 내부에 증착되고 상기 제 2 극성과 반대인 제 1 극성의 도펀트를 가지는 소스영역;
    상기 게이트의 다른 측면 상에서, 상기 제 2 극성의 도펀트를 포함하는 헤테로 도핑된 버퍼영역과, 그리고 상기 버퍼영역 내부에 증착되고 상기 제 1 극성의 도펀트를 가지는 드리프트 영역;
    상기 드리프트 영역에서 증착되고 상기 제 1 극성의 도펀트의 중도핑된 영역을 포함하는 드레인 탭영역;
    기준 전압에 탭 및 소스영역을 연결하는 도전체; 및
    제 1 극성 도펀트의 제 1 영역과, 상기 기판과 상기 헤테로 도핑된 터브 소스 사이에서 증착된 제 2 극성 도펀트의 제 2 영역, 버퍼 및 드리프트 영역의 접합구조를 포함하고 국부 고전압에 연결된 절연링;을 포함하는 것을 특징으로 하는 절연된 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
  53. 제 52 항에 있어서,
    상기 절연링 접합구조는 제 1 극성의 도펀트의 제 1 접합터브와, 그리고 상기 제 1 접합터브의 경계선을 지닌 제 2 극성의 도펀트의 제 2 접합터브를 포함하는 것을 특징으로 하는 절연된 비대칭 헤테로 도핑된 금속산화물(AH2MOS) 반도체장치.
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