KR20100064262A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR20100064262A
KR20100064262A KR1020080122789A KR20080122789A KR20100064262A KR 20100064262 A KR20100064262 A KR 20100064262A KR 1020080122789 A KR1020080122789 A KR 1020080122789A KR 20080122789 A KR20080122789 A KR 20080122789A KR 20100064262 A KR20100064262 A KR 20100064262A
Authority
KR
South Korea
Prior art keywords
conductivity type
well
type
guard
region
Prior art date
Application number
KR1020080122789A
Other languages
English (en)
Other versions
KR101530582B1 (ko
Inventor
고철주
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080122789A priority Critical patent/KR101530582B1/ko
Priority to US12/631,308 priority patent/US8227871B2/en
Publication of KR20100064262A publication Critical patent/KR20100064262A/ko
Application granted granted Critical
Publication of KR101530582B1 publication Critical patent/KR101530582B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H01L29/7818—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

실시예에 따른 반도체 소자는 제 1 도전형을 갖는 기판; 상기 기판의 상측에서 형성되며, 제 2 도전형의 매몰층; 및 드레인을 포함하고, 상기 기판에 형성되는 LDMOS 소자로서, 상기 드레인의 일측에 형성되는 제 1 가드 링과, 상기 제 1 가드 링의 일측에 형성되는 제 2 가드 링과, 상기 제 2 가드 링의 일측에 형성되는 제 3 가드 링을 포함하는 LDMOS 소자;를 포함한다.
반도체 소자

Description

반도체 소자 및 이의 제조 방법{A semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 대한 것으로서, LDMOS(Lateral Double Diffused MOSFET) 소자 및 이의 제조 방법에 대해서 개시한다.
일반적으로 사용되는 전력 모스 전계효과 트랜지스터(MOSFET)는 바이폴라 트랜지스터에 비해 높은 입력 임피던스를 갖기 때문에, 전력이득이 크고 게이트 구동 회로가 간단하며, 유니폴라 소자이기 때문에 턴-오프되는 동안 소수 캐리어에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다.
따라서, 스위칭 모드 전력 공급장치, 램프 안정화 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세이다.
이와 같은 전력 MOSFET으로는 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있으며, 대표적인 것이 LDMOS 트랜지스터이다.
본 실시예는 LDMOS 소자에 있어서의 PWELL에 의한 가드링(guardring)을 유지하면서, SOA(Safe Operating Area)를 향상시킬 수 있는 반도체 소자 및 이의 제조 방법을 제안하는 것을 목적으로 한다.
실시예에 따른 반도체 소자는 제 1 도전형을 갖는 기판; 상기 기판의 상측에서 형성되며, 제 2 도전형의 매몰층; 및 드레인을 포함하고, 상기 기판에 형성되는 LDMOS 소자로서, 상기 드레인의 일측에 형성되는 제 1 가드 링과, 상기 제 1 가드 링의 일측에 형성되는 제 2 가드 링과, 상기 제 2 가드 링의 일측에 형성되는 제 3 가드 링을 포함하는 LDMOS 소자;를 포함한다.
또한, 실시예의 반도체 소자는 제 1 도전형의 반도체 기판 상에 액티브 영역 및 필드 영역이 구획되는 반도체 소자로서, 상기 반도체 기판 내에 형성되는 제 2 도전형 딥 웰; 상기 제 2 도전형 딥 웰 내에 형성되는 제 1 도전형 바디; 상기 액티브 영역에 형성되는 게이트 전극; 상기 제 1 도전형 바디 내에 형성되는 제 2 도전형 소스 영역과 상기 제 2 도전형 딥 웰 내에 형성되는 제 2 도전형 드레인 영역; 상기 제 2 도전형 딥 웰 내에 형성되고, 제 1 도전형 불순물이 주입된 제 1 가드 웰; 상기 2 도전형 딥 웰 내에 형성되고, 제 2 도전형 불순물이 주입된 제 2 가드 웰; 및 상기 제 2 도전형 딥 웰 내에 형성되고, 제 2 도전형 불순물이 주입된 제 3 가드 웰;을 포함한다.
다른 측면에 따른 실시예의 반도체 소자의 제조 방법은 제 1 도전형 반도체 기판에 제 2 도전형 딥 웰을 형성하는 단계; 상기 제 2 도전형 딥 웰 내에 제 1 도전형 바디와, 제 2 도전형 드레인 영역과, 제 1 도전형의 제 1 가드 웰과, 제 2 도전형의 제 2 가드 웰과, 제 2 도전형의 제 3 가드 웰을 형성하는 단계; 상기 반도체 기판에 필드 옥사이드를 형성한 다음, 게이트 전극을 형성하는 단계; 상기 반도체 기판 상에 제 1 포토 레지스트 패턴을 형성하고, 제 2 도전형 불순물을 주입하는 단계; 및 상기 반도체 기판 상에 제 2 포토 레지스트 패턴을 형성하고, 제 1 도전형 불순물을 주입하는 단계;를 포함한다.
제안되는 바와 같은 실시예의 반도체 소자 및 이의 제조 방법에 의해서, 누설전류를 감소를 가져오는 것과 함께 SOA 특성을 향상시킬 수 있는 장점이 있다.
이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경등의 실시변형을 포함한다고 할 것이다.
그리고, 이하의 설명에서, 단어 '포함하는'은 열거된 것과 다른 구성요소들 또는 단계들의 존재를 배제하지 않는다. 그리고, 첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전 체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에"있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부된 도면을 참조하여 본 실시예에 대해서 설명하면 다음과 같다.
먼저, 기판 내에 NPN 기생(parastic) 커패시터를 형성시키는 구성과, 이러한 구성에 의하여 전류가 누설되는 것을 방지하는 효과에 대해서 살펴보고, 여기서 발생되는 문제점을 해결하기 위하여 제안되는 실시예에 대해서 상세히 살펴보도록 한다.
도 1은 LDMOS 소자에서 드레인에서 기판으로 빠져나가는 누설 전류의 발생을 억제하기 위하여 가드링이 형성된 구성을 도시한 도면이다.
도 1을 참조하여 보면, P형 반도체 기판(10)은 N형 매몰층(11)을 상부에 포함하고, 도시되어 있지는 않지만, P형 에피층(epitaxial layer)을 구비하고 있다.
여기서, N형 매몰층(11)은 N+형 드레인 영역(17)에 전압이 가해졌을 때, P형 바디(13)로부터 확장되는 공핍 영역(depletion layer)의 너비를 감소시켜 실질적으로 펀치스루(punch through) 전압을 올려주는 역할을 한다.
그리고, P형 에피층은 기판 역할을 하는 단결정 웨이퍼 위에 가스 상태의 반도체 결정을 석출시키면, P형 서브(substrate)의 결정축을 따라서 결정이 성장되어 형성되며, P형 서브의 저항성을 감소시키는 역할을 한다.
그리고, P형 반도체 기판(10)상에 N형 딥 웰(NWELL)(12)이 형성되고, N형 딥 웰(12) 안에 P형 바디(13)를 형성한다.
P형 바디(13)와 N형 딥 웰(12)이 접촉하는 접촉면과 N+형 소스 영역(15)과의 사이에 존재하는 존재하는 P형 바디(13)의 표면 근방에는 게이트 영역(40)에 인가되는 바이어스 전압에 따라 채널 영역이 형성된다.
그리고, 액티브 영역과 필드 영역에 절연막층(30)이 형성된다. 여기서, 절연막층(30)은 예를 들어 열적으로 성장한 실리콘 옥사이드와 같은 필드 산화막을 포함한다.
그리고, 게이트 영역(40)을 형성하고, N형 얕은 웰(16)과, N형 소스 영역(15)과 N형 드레인 영역(17)이 형성되고, P형 불순물층(14)은 P형 바디(13)와의 컨택(contack)을 더욱 양호하게 하기 위해 형성된다.
또한, 드레인 영역에서 기판측으로 전류가 누설되는 것을 억제하기 위한 구성으로서, N+형 드레인 영역(17)에 인접한 기판 표면에 P+형 이온이 주입되어 있는 제 1 가드 링(19)과, 제 1 가드 링(19)에 주위 영역에 N+형 딥 웰(20)을 형성할 수 있다.
그리고, 제 1 가드 링(19)은 LDMOS 소자의 드레인 영역 근처에도 더 형성될 수 있으며, 이때 제 2 가드 링 역시 추가된 제 1 가드 링 주위에 형성될 수 있다.
그리고, N+형 드레인 영역(17)이 N형 웰(16)에 의해 둘러싸여져 있듯이, 제 1 가드 링(19)은 P형 웰(18) 내에 형성될 수 있다.
N형 딥 웰(12)과 N+형 딥 웰(20) 사이의 위치와 P형 에피층과 N형 매몰층(11)사이의 위치에서, 가드 링(19)과 N+형 딥 웰(20)은 NPN 기생 트랜지스터를 형성하고, 이로 인하여 기판으로 전류가 누설되는 것을 방지할 수 있다.
그러나, 드레인 영역으로부터 기판으로 전류가 누설되는 것을 이러한 가드 링 및 N+형 딥 웰에 의하여 가드되는 구성에 대해서는, 아래에서 좀 더 상세히 살펴보도록 한다.
도 2는 도 1에 도시된 반도체 소자의 전기적인 특성을 확인하기 위한 도면이다. 도 2의 설명에 있어서는, 도 1과 중복되는 도면부호들에 대해서는 생략될 수 있다.
도 1과 같은 구성의 LDMOS 소자에 있어서는, 가드 링(19)이 형성되어 있는 P형 웰(18)과 드레인이 쇼트(short)되었을 경우에는, 다음과 같은 장점이 있다.
즉, 브릿지 회로에서 인덕터에 의해 전류가 회로에서 역으로 흐를 경우에, LDMOS의 소스/바디 영역에 드레인 보다 높은 전압이 인가될 수 있다. 즉, 도 2에 도시된 도면과 같다.
도 2를 참조하여 보면, PNP 기생 트랜지스터(PNP1)이 동작할 경우, 홀 전류(hole current)가 기판(P-SUB)쪽으로 빠져나가지만, 이와 함께 P형 웰(18)에 의해 형성되는 PNP 기생 트랜지스터(PNP2)로도 홀 전류가 흐르기 때문에, 기생 PNP의 전류 증폭율(Hfe)을 낮출 수 있다.
이것은, 인덕터가 갖는 전기적인 특성으로 인하여, 회로에서 전류가 역류할 때 기판으로 홀 전류가 주입되지 않도록 하는 효과를 달성하게끔 한다.
이러한 특성은 도 3의 그래프에 도시되어 있다.
도 3은 N형 딥 웰에 가드링을 갖는 P형 웰이 형성되어 있는 경우와 그렇지 않은 경우의 기생 PNP의 전류 증폭율의 변화를 나타낸 그래프이다.
도 1의 경우와 같이 가드 링을 갖는 P형 웰(18)이 N형 딥 웰(12)에 형성되어 있는 경우에는, 기생 전류 증폭율(Hfe)이 매우 감소하게 되었음을 알 수 있다. 반면에, 이러한 가드 링을 갖는 P형 웰(18)이 N형 딥 웰(12)에 형성되어 있지 않을 경우에는 전류 증폭율이 현저히 높게 나타나게 됨을 알 수 있다.
따라서, 도시된 그래프는 P형 웰(18)이 기생 PNP1의 전류 증폭율을 감소시킬 수 있다는 것을 의미하며, 이것은 분명한 효과를 갖는 것이다.
그러나, 이러한 구성은 아래와 같은 단점을 갖는 문제점이 있다.
N형 딥 웰(12)에 P형 웰(18)이 형성되어 있는 경우와, 그렇지 않은 경우의 Id-Vd 커브가 도 4에 도시된다.
도 4를 참조하여 보면, N형 딥 웰(12)내에 가드 링을 갖는 P형 웰(18)이 형성되어 있지 않은 경우는 브레이크다운 전압(Bvii)이 120V인 반면에, P형 웰(18)이 형성되어 있는 경우는 73V로 다소 떨어지는 값을 나타낸다. 즉, N형 딥 웰(12)에 P형 웰(18)을 형성시킴으로써, 기생 PNP의 전류 증폭율을 낮추어 기판으로 빠져나가서 노이즈의 원인이 되는 누설전류의 양은 줄일 수 있으나, LDMOS 소자에 있어서의 SOA 특성 저하를 가져오게 되는 결과를 낳는다.
이러한 현상은 도 5에 도시된 전기적인 특성으로부터 알 수 있다.
도 5는 드레인 전압(Vd)으로 +전압이 인가되고, 게이트 전압(Vg)으로 +전압이 인가되어 LDMOS 소자가 동작할 때의 전기적인 특성을 보여주는 도면이다.
도 5에 도시되어 있듯이, LDMOS 소자의 동작중에는, 전자들이 N형 얕은 웰(16)로 이동하게 되는데, 드리프트 영역에 저항(R2)이 형성되어 전압 강 하(voltage drop)이 일어날 수 있다. 이때, P형 웰(18)이 드레인에 쇼트되어 있기 때문에, 드리프트 영역에서 발생된 전압 강하 역시 P형 웰(18)에서 발생된다.
즉, 홀 전류가 P형 웰(18)에서 나와서 P형 바디(13)측으로 이동하게 되며, 이 때문에 P형 바디(13)근처에 형성되는 NPN의 동작이 촉진된다.
즉, 드리프트 영역에 형성되는 저항(R2)에 의하여, P형 웰(18)과 N형 얕은 웰(16) 사이의 PN 접합이 포워드 턴 온(forward turn on)된다.
그리고, PN접합이 턴 온되면, 홀이 P형 바디(13)로 흘러 기생 NPN1을 턴 온 시키게 된다. 이로 인하여, LDMOS 소자의 SOA 특성이 저하되게 약점을 가지게 된다.
따라서, 기판으로 누설되는 전류를 억제시키는 것과 함께 SOA 특성을 향상시킬 수 있는 LDMOS 소자가 필요하며, 이러한 반도체 소자는 아래에서 개시되는 LDMOS 소자에 의하여 해결될 수 있다.
도 6은 제안되는 LDMOS 소자의 구성을 보여주는 도면이다.
도 6에 개시되는 LDMOS 소자는 전술한 LDMOS 소자의 가드 링과 N+형 딥 웰을 유지하면서도, SOA 특성을 향상시킬 수 있는 구성을 갖는다.
도 6을 참조하면, P형 반도체 기판(302)은 N형 매몰층(304)을 상부에 포함하고, 도시되어 있지는 않지만, P형 에피층을 구비할 수 있다.
상기 N형 딥 웰(306)안에 P형 바디(310)를 형성시키며, N형 매몰층(304)은 N형 드레인 영역(318)에 전압이 인가되었을 때, P형 바디(310)로부터 확장되는 공핍 영역의 너비를 감소시켜 실질적으로 펀치스루 전압을 올려주는 역할을 한다. 그리 고, P형 에피층은 기판의 저항성을 감소시키는 역할을 한다.
P형 바디(310)와 N형 딥 웰(306)이 접촉하는 접촉면과 N+형 소스 영역과의 사이에 존재하는 존재하는 P형 바디(310)의 표면 근방에는 게이트 전극(314)에 인가되는 바이어스 전압에 따라 채널 영역이 형성된다.
그리고, 액티브 영역과 필드 영역에 필드 옥사이드(312)이 형성된다. 여기서, 절연막층(312)은 열적으로 성장한 실리콘 옥사이드와 같은 필드 산화막을 포함한다.
그리고, 반도체 기판(302)에는 N형 딥 웰(306) 내에 N형 얕은 웰(316)과, N형 드레인 영역(318)이 형성되고, P형 바디(310) 내에 N형 소스 영역(320)이 형성된다. P형 바디(310)내에 형성되는 P+형 불순물층(322)은 P형 바디(310)와의 컨택을 더욱 양호하게 하기 위하여 형성될 수 있다.
또한, 드레인 영역에서 기판측으로 전류가 누설되는 것을 억제하기 위한 구성으로서, N+형 드레인 영역(318)에 인접한 영역에 P형 웰(332)이 형성되어 있으며, P형 웰(332) 내에는 P+형 이온이 주입되어 있는 가드 링(330)이 형성되어 있다. 여기서, P형 웰(332)내에 형성되어 있는 P+ 영역을 가드 링으로 명칭하였으나, 기생 NPN 트랜지스터 또는 PNP 트랜지스터를 형성시키는 관점에서는 P형 웰(332) 역시 가드 링으로 기능적으로 표현할 수 있다.
따라서, 용어를 정리하여 보면, 제 1 가드 링은 P형 웰(332) 또는 P+형 불순물 영역(330)을 포함하는 것이다.
그리고, 가드 링(330)에 인접한 영역의 기판에는 절연막층(312)을 사이에 두 고 N형 웰 가드 링(342)이 형성되어 있으며, N형 웰 가드 링(342) 내에는 N+형 불순물이 주입된 N+형 영역(340)이 형성되어 있다. 여기서도, 제 2 가드 링은 N형 웰(342) 또는 N+불순물 영역(340)을 포함한다고 할 수 있다.
그리고, 제 2 가드 링(340 또는 342)에 인접한 필드 옥사이드(312)의 하측에는 N+형 딥 웰(350)이 형성되어 있으며, 상기 N+형 딥 웰(350)은 실시예에 의하여 제 3 가드 링으로 명칭될 수도 있다.
N+형 딥 웰(350)은 N형 웰(342)에 인접한 기판내에 형성되어 있으며, N+형 딥 웰(350)은 제 3 가드 링으로서, 제 1 가드 링 및 제 2 가드 링과 함께 누설전류의 감소 및 SOA 향상을 위한 역할을 수행한다. 특히, 상기 N형 웰(342)에 의한 SOA 특성이 향상된다.
이러한 구성을 갖는 LDMOS 소자의 전기적인 특성에 대해서는, 도 7을 참조하여 보기로 한다.
도 7은 제안되는 LDMOS 소자의 동작을 설명하기 위한 도면이다.
제 2 가드 링으로서, N형 웰(342)은 더미 P 바디인 P형 웰(332)과 N+형 딥 웰(350) 사이에 형성되며, 상기 N형 웰(342)이 형성됨에 따라 전자 전류가 이동할 수 있는 경로가 더 형성되기 때문에, 기존의 회로적으로 형성되었던 저항에 대해서 병렬적인 구조를 형성시킬 수 있다.
즉, 도시된 바와 같이, 드레인 영역으로서 N형 얕은 웰(316)과 제 2 가드 링으로서 N형 웰(342)로부터 전자 전류가 흐르게 되고, 이는 저항의 병렬 구조를 갖도록 하며, 이로써 드리프트 영역의 저항을 낮추는 결과를 낳는다.
V=I×R 이기 때문에, 저항이 낮아지면 전압 강하 역시 감소하게 되고, P 바디(310)에 의해 형성되는 기생 NPN 트랜지스터의 동작도 촉진되지 않게 된다.
따라서, 기존에 N형 얕은 웰과 P형 웰에 의해 형성되었던 PNP 기생 트랜지스터(PNP2)가 N형 웰(342)를 포함하는 구조를 갖게 됨으로써, 기생 PNP 트랜지스터(PNP1)의 전류 증폭율을 유지하면서 브레이크다운 전압을 낮출 수 있게 된다.
이러한 결과는, 도 8과 도 9의 그래프를 통하여 확인할 수 있다.
도 8은 실시예에 따라 N형 웰을 포함하는 가드 링 구조를 갖는 LDMOS 소자와 N형 웰이 추가되지 않은 가드 링으로 이루어진 LDMOS 소자에 있어서의 전류 증폭율을 비교한 그래프이고, 도 9는 누설전류 특성을 저감시키기 위한 가드 링 구조가 형성되지 않은 LDMOS 소자와 실시예에 따라 N형 웰을 포함하는 가드 링 구조를 갖는 LDMOS 소자간의 Vd-Id 특성을 비교한 그래프이다.
참고로, 도 8의 경우는 실시예에 따른 LDMOS 소자를 도 1에 의해 개시된 LDMOS 소자와 비교한 그래프로서, 그 전류 증폭율 특성이 유지되는 것이 확인된다.
그리고, 도 9의 경우는, 도 1에 의해 개시된 LDMOS 소자의 경우는 Id-Vd 특성이 나빠져서 SOA 특성이 저하되기 때문에, Id-Vd 특성이 양호한 LDMOS 소자와 실시예에 따른 LDMOS 소자의 Id-Vd 특성을 비교한 실험 데이터이다.
이들 도면의 그래프에 나타나 있는 바와 같이, 실시예에 따라 제안되는 N형 웰을 갖는 가드 링 구조는 전류 증가량이 적으면서 기생 NPN 트랜지스터가 더디게 동작하고 있음을 알 수 있다.
따라서, 실시예에 따른 LDMOS 소자에 의해서, 가드 링 구조에 의한 전류 증 폭율을 감소시키면서도, SOA 특성을 기존 보다 향상시킬 수 있는 장점이 있다.
이하에서는, 실시예에 따른 LDMOS 소자의 제조 방법을 설명하여 보기로 한다.
도 10 내지 도 15는 실시예에 따른 LDMOS 소자의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 10을 참조하면, P형 반도체 기판(302)은 N형 매몰층(304)을 상부에 포함하고, 도시되지는 않았지만 P형 에피층을 N형 매몰층(304)상부에 형성될 수 있다.
그리고, 상기 반도체 기판(302)에 복수의 이온 주입을 실시하여, P형 바디(310)와, N형 얕은 웰(316)과, 가드 링으로서 P형 웰(332)과 N형 웰(342) 및 N+형 딥 웰(350)을 형성시킨다.
여기서, 상기 P형 웰(332)과, N형 웰(342) 및 N+형 딥 웰(350)은 소정 간격을 두고 형성되며, P형 웰(332)은 제 1 가드 링에 포함되고, N형 웰(342)은 제 2 가드 링에 포함되고, N+형 딥 웰(350)은 제 3 가드 링에 포함된다.
소스 영역에 위치하는 P형 바디(310)와, 드레인 영역에 위치하는 N형 얕은 웰(316) 및 제 1 내지 제 3 가드 링을 구성하는 웰 영역들을 형성한 다음에는, 상기 반도체 기판(302) 상에 패드 옥사이드(301)를 형성시킨다.
여기서, 패드 옥사이드(301)는 기판(302)에 열을 가함으로써 형성될 수 있다.
한편, 상기 반도체 기판(302)을 제 1 도전형이 도핑되어 있는 기판으로 정의 하는 경우에, 상기 P형 바디(310)는 제 1 도전형이 주입된 바디 영역이라 할 수 있고, 상기 N형 얕은 웰(316)은 제 2 도전형이 주입된 얕은 웰 영역이라 할 수 있고, 제 1 가드 링으로서 P형 웰(332)은 제 1 도전형이 주입된 제 1 가드 웰 영역이라 할 수 있고, 제 2 가드 링으로서 N형 웰(342)은 제 2 도전형이 주입된 제 2 가드 웰 영역이라 할 수 있고, 제 3 가드 링으로서 N+형 딥 웰(350)은 제 2 도전형이 주입된 제 3 가드 웰 영역이라 할 수 있다.
그 다음, 도 11을 참조하면, 상기 패드 옥사이드(301)상에 질화막(410)을 증착 형성시키고, 상기 질화막(410)상에 질화막을 패터닝하기 위한 제 1 포토 레지스트 패턴(420)을 형성한다.
그리고, 제 1 포토 레지스트 패턴(420)을 식각 마스크로 이용하여, 상기 질화막(410)을 식각하는 공정을 진행하여, 도시된 바와 같은 형태로 질화막이 패터닝되도록 한다.
여기서, 상기 질화막(410)은 LDMOS 소자의 액티브 영역상에 패터닝되어 남아있게 되며, 제 1 포토 레지스트 패턴(420)을 제거하는 공정에 의하여 노출된 패트 옥사이드는 제거될 수 있다.
그리고, 질화막(410)은 마스크로 이용한 열산화 공정을 진행함으로써, 도 12에 도시된 바와 같은 필드 옥사이드(312)를 형성한다. 여기서, 상기 필드 옥사이드(312)는 제 1 가드 링이 되는 P형 웰(332)과 드레인 영역인 N형 얕은 웰(316) 사이의 영역과, P형 웰(332)과 제 2 가드 링이 되는 N형 웰(342) 사이의 영역에도 형성되도록 한다.
그리고, 상기 N+형 딥 웰(350)의 상측에도 상기 필드 옥사이드가 형성되도록 한다. 그리고, 열산화 공정에 의하여 필드 옥사이드가 형성된 다음에는, 상기 질화막(410)을 제거한다.
그 다음, 도 13을 참조하면, 필드 옥사이드(312)와, 반도체 기판(302) 및 P형 바디(310)의 노출된 일부 영역 상에 게이트 산화막 물질을 형성하고, 게이트 산화막 물질 상에 게이트 전극(314)을 형성한다.
그 다음, 도 14를 참조하면, N형 불순물(제 2 도전형)을 주입하기 위한 이온 공정을 진행하며, N형 불순물이 주입될 영역을 제외한 영역상에는 제 2 포토 레지스트 패턴(430)을 형성시킨다.
즉, 상기 제 2 포토 레지스트 패턴(430)에 의하여 노출되는 기판 표면은 P형 바디(310)에서의 N형 소스 영역(320)과, N형 드레인 영역(318)과, 제 2 가드 링인 N형 웰(340)내에 형성될 N+ 불순물 영역(340)이 형성되는 영역들이다.
N형 불순물을 이용한 이온 주입 공정이 수행된 다음에는, 제 2 포토 레지스트 패턴을 제거한다.
그 다음, 도 15를 참조하면, P형 불순물(제 1 도전형)을 주입하기 위한 이온 공정을 진행하며, P형 불순물이 주입될 영역을 제외한 영역의 기판상에는 제 3 포토 레지스트 패턴(440)을 형성시킨다.
즉, 상기 제 3 포토 레지스트 패턴(440)에 의하여 노출되는 기판 표면은 P형 바디(310)에서의 P+형 불순물층(322)과, 제 1 가드 링인 P형 웰(332)내에 형성될 P+형 불순물 영역(330)이 형성되는 영역들이다.
P형 불순물을 이용한 이온 주입 공정이 수행된 다음에는, 제 3 포토 레지스트 패턴을 제거한다.
전술한 실시예의 제조 방법에서는, 제 2 도전형인 N형 불순물 이온을 주입한 다음에, 제 1 도전형인 P형 불순물 이온을 주입하는 것으로 설명하였으나, 다른 실시예로서 제 1 도전형인 P형 불순물 이온을 주입한 다음 N형 불순물을 주입하기 위한 이온 주입공정을 수행하는 것도 가능하다.
이러한 과정에 의하여, 도 6에 도시된 바와 같은 형태의 LDMOS 소자가 완성된다.
도 1은 LDMOS 소자에서 드레인에서 기판으로 빠져나가는 누설 전류의 발생을 억제하기 위하여 가드링이 형성된 구성을 도시한 도면.
도 2는 도 1에 도시된 반도체 소자의 전기적인 특성을 확인하기 위한 도면.
도 3과 도 4는 N형 딥 웰에 P형 웰이 형성되는 경우와 그렇지 않은 경우의 전기적인 특성을 확인하기 위한 그래프.
도 5는 LDMOS 소자가 동작할 때의 전기적인 특성을 보여주는 도면.
도 6은 제안되는 LDMOS 소자의 구성을 보여주는 도면.
도 7은 제안되는 LDMOS 소자의 동작을 설명하기 위한 도면.
도 8은 실시예에 따라 N형 웰을 포함하는 가드 링 구조를 갖는 LDMOS 소자와 N형 웰이 추가되지 않은 가드 링으로 이루어진 LDMOS 소자에 있어서의 전류 증폭율을 비교한 그래프.
도 9는 누설전류 특성을 저감시키기 위한 가드 링 구조가 형성되지 않은 LDMOS 소자와 실시예에 따라 N형 웰을 포함하는 가드 링 구조를 갖는 LDMOS 소자간의 Vd-Id 특성을 비교한 그래프.
도 10 내지 도 15는 실시예에 따른 LDMOS 소자의 제조 방법을 설명하기 위한 도면.

Claims (18)

  1. 제 1 도전형을 갖는 기판;
    상기 기판의 상측에서 형성되며, 제 2 도전형의 매몰층; 및
    드레인을 포함하고, 상기 기판에 형성되는 LDMOS 소자로서, 상기 드레인의 일측에 형성되는 제 1 가드 링과, 상기 제 1 가드 링의 일측에 형성되는 제 2 가드 링과, 상기 제 2 가드 링의 일측에 형성되는 제 3 가드 링을 포함하는 LDMOS 소자;를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 2 가드 링은 제 2 도전형의 웰과, 상기 제 2 도전형의 웰 내에 형성되는 불순물 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 2 가드 링과 제 1 가드 링 사이의 영역에는 필드 옥사이드가 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 2 가드 링은 N형 불순물이 주입된 N형 웰과, 상기 N형 웰 내에 형성되는 N+형 불순물 영역으로 이루어지는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 1 가드 링은 제 1 도전형의 웰과, 상기 제 1 도전형의 웰 내에 형성되는 불순물 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제 1 가드 링과 드레인 사이에는 필드 옥사이드가 형성되는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제 3 가드 링은 제 2 도전형의 불순물이 주입된 불순물 영역이고,
    상기 제 3 가드 링 상측의 기판에는 필드 옥사이드가 형성되는 것을 특징으로 하는 반도체 소자.
  8. 제 1 도전형의 반도체 기판 상에 액티브 영역 및 필드 영역이 구획되는 반도체 소자로서,
    상기 반도체 기판 내에 형성되는 제 2 도전형 딥 웰;
    상기 제 2 도전형 딥 웰 내에 형성되는 제 1 도전형 바디;
    상기 액티브 영역에 형성되는 게이트 전극;
    상기 제 1 도전형 바디 내에 형성되는 제 2 도전형 소스 영역과 상기 제 2 도전형 딥 웰 내에 형성되는 제 2 도전형 드레인 영역;
    상기 제 2 도전형 딥 웰 내에 형성되고, 제 1 도전형 불순물이 주입된 제 1 가드 웰;
    상기 2 도전형 딥 웰 내에 형성되고, 제 2 도전형 불순물이 주입된 제 2 가드 웰; 및
    상기 제 2 도전형 딥 웰 내에 형성되고, 제 2 도전형 불순물이 주입된 제 3 가드 웰;을 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제 1 가드 웰은 필드 옥사이드에 의하여 상기 제 2 도전형 드레인 영역과 기설정된 간격을 갖는 것을 특징으로 하는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 제 2 가드 웰은 필드 옥사이드에 의하여 상기 제 1 가드 웰과 기설정된 간격을 갖는 것을 특징으로 하는 반도체 소자.
  11. 제 8 항에 있어서,
    상기 제 2 가드 웰은 P형 웰과, 상기 P형 웰 내에 형성되는 P+형 불순물 영역으로 이루어지는 것을 특징으로 하는 반도체 소자.
  12. 제 8 항에 있어서,
    상기 제 3 가드 웰의 상부에는 필드 옥사이드가 형성되는 것을 특징으로 하는 반도체 소자.
  13. 제 1 도전형 반도체 기판에 제 2 도전형 딥 웰을 형성하는 단계;
    상기 제 2 도전형 딥 웰 내에 제 1 도전형 바디와, 제 2 도전형 드레인 영역과, 제 1 도전형의 제 1 가드 웰과, 제 2 도전형의 제 2 가드 웰과, 제 2 도전형의 제 3 가드 웰을 형성하는 단계;
    상기 반도체 기판에 필드 옥사이드를 형성한 다음, 게이트 전극을 형성하는 단계;
    상기 반도체 기판 상에 제 1 포토 레지스트 패턴을 형성하고, 제 2 도전형 불순물을 주입하는 단계; 및
    상기 반도체 기판 상에 제 2 포토 레지스트 패턴을 형성하고, 제 1 도전형 불순물을 주입하는 단계;를 포함하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 포토 레지스트 패턴은, 상기 제 1 도전형 바디 내에 형성될 제 2 도전형의 소스 영역과, 상기 제 2 도전형의 얕은 웰 내에 형성될 제 2 도전형의 드레인 영역 및 상기 제 2 가드 웰 내에 형성될 제 2 도전형의 불순물 영역에 대응하는 반도체 기판 표면을 노출하도록 패터닝되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 2 가드 웰과 상기 제 2 가드 웰 내에 형성된 제 2 도전형의 불순물 영역은 P형 불순물이 주입되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 13 항에 있어서,
    상기 제 2 포토 레지스트 패턴은, 상기 제 1 도전형 바디 내에 형성될 제 1 도전형의 불순물층 및 상기 제 1 가드 웰 내에 형성될 제 1 도전형의 불순물 영역에 대응하는 반도체 기판 표면을 노출하도록 패터닝되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 1 도전형 반도체 기판에 제 2 도전형 딥 웰을 형성하는 단계;
    상기 제 2 도전형 딥 웰 내에 제 1 도전형 바디와, 제 2 도전형 드레인 영역과, 제 1 도전형의 제 1 가드 웰과, 제 2 도전형의 제 2 가드 웰과, 제 2 도전형의 제 3 가드 웰을 형성하는 단계;
    상기 반도체 기판에 필드 옥사이드를 형성한 다음, 게이트 전극을 형성하는 단계;
    상기 반도체 기판 상에 제 1 포토 레지스트 패턴을 형성하고, 제 1 도전형 불순물을 주입하여 상기 제 1 도전형 바디 내에 제 1 도전형의 불순물층과, 상기 제 1 가드 웰 내에 제 1 도전형의 불순물 영역을 형성하는 단계; 및
    상기 반도체 기판 상에 제 2 포토 레지스트 패턴을 형성하고, 제 2 도전형 불순물을 주입하여 상기 제 1 도전형 바디 내에 제 2 도전형의 소스 영역과, 상기 제 2 도전형의 얕은 웰 내에 제 2 도전형의 드레인 영역 및 상기 제 2 가드 웰 내에 제 2 도전형의 불순물 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 가드 웰 내의 제 1 도전형의 불순물 영역은 필드 옥사이드에 의하여 상기 제 2 가드 웰 내의 제 2 도전형 불순물 영역과 기설정된 간격만큼 이격되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020080122789A 2008-12-04 2008-12-04 반도체 소자 및 이의 제조 방법 KR101530582B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080122789A KR101530582B1 (ko) 2008-12-04 2008-12-04 반도체 소자 및 이의 제조 방법
US12/631,308 US8227871B2 (en) 2008-12-04 2009-12-04 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080122789A KR101530582B1 (ko) 2008-12-04 2008-12-04 반도체 소자 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20100064262A true KR20100064262A (ko) 2010-06-14
KR101530582B1 KR101530582B1 (ko) 2015-06-26

Family

ID=42230121

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080122789A KR101530582B1 (ko) 2008-12-04 2008-12-04 반도체 소자 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US8227871B2 (ko)
KR (1) KR101530582B1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101228365B1 (ko) * 2011-10-13 2013-02-01 주식회사 동부하이텍 Ｌｄｍｏｓ 소자와 그 제조 방법
KR101228369B1 (ko) * 2011-10-13 2013-02-01 주식회사 동부하이텍 Ｌｄｍｏｓ 소자와 그 제조 방법
KR101232935B1 (ko) * 2010-11-23 2013-02-15 주식회사 동부하이텍 Ｌｄｍｏｓ반도체 소자
KR20130113750A (ko) * 2012-04-06 2013-10-16 삼성전자주식회사 가드링을 포함하는 반도체 장치 및 이를 포함하는 반도체 시스템
CN111799256A (zh) * 2020-07-17 2020-10-20 上海华力微电子有限公司 提升高压集成电路防负电流闩锁能力的保护环及实现方法
KR20220167467A (ko) * 2021-06-14 2022-12-21 주식회사 키파운드리 파워 디바이스의 아이솔레이션을 위한 가드링 구조를 포함하는 반도체 소자

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5662108B2 (ja) * 2010-11-05 2015-01-28 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US8482066B2 (en) * 2011-09-02 2013-07-09 Macronix International Co., Ltd. Semiconductor device
KR101302109B1 (ko) * 2011-10-14 2013-09-02 주식회사 동부하이텍 반도체 소자와 그 제조 방법
IT201800009902A1 (it) * 2018-10-30 2020-04-30 St Microelectronics Srl Dispositivo mosfet robusto e relativo metodo di fabbricazione

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831346B1 (en) * 2001-05-04 2004-12-14 Cypress Semiconductor Corp. Buried layer substrate isolation in integrated circuits
TW586124B (en) * 2002-09-18 2004-05-01 Macronix Int Co Ltd ESD protection apparatus and method for a high-voltage input pad
US6924531B2 (en) * 2003-10-01 2005-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. LDMOS device with isolation guard rings
JP4845410B2 (ja) * 2005-03-31 2011-12-28 株式会社リコー 半導体装置
US7514754B2 (en) * 2007-01-19 2009-04-07 Episil Technologies Inc. Complementary metal-oxide-semiconductor transistor for avoiding a latch-up problem
US7541247B2 (en) * 2007-07-16 2009-06-02 International Business Machines Corporation Guard ring structures for high voltage CMOS/low voltage CMOS technology using LDMOS (lateral double-diffused metal oxide semiconductor) device fabrication
US7960786B2 (en) * 2008-07-09 2011-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Breakdown voltages of ultra-high voltage devices by forming tunnels

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101232935B1 (ko) * 2010-11-23 2013-02-15 주식회사 동부하이텍 Ｌｄｍｏｓ반도체 소자
US8754474B2 (en) 2010-11-23 2014-06-17 Dongbu Hitek Co., Ltd. LDMOS semiconductor device having guardring region disposed at side of well region
KR101228365B1 (ko) * 2011-10-13 2013-02-01 주식회사 동부하이텍 Ｌｄｍｏｓ 소자와 그 제조 방법
KR101228369B1 (ko) * 2011-10-13 2013-02-01 주식회사 동부하이텍 Ｌｄｍｏｓ 소자와 그 제조 방법
US8692327B2 (en) 2011-10-13 2014-04-08 Dongbu Hitek Co., Ltd. Lateral double diffused metal oxide semiconductor device and method for manufacturing the same
US9048132B2 (en) 2011-10-13 2015-06-02 Dongbu Hitek Co., Ltd. Lateral double diffused metal oxide semiconductor device and method for manufacturing the same
KR20130113750A (ko) * 2012-04-06 2013-10-16 삼성전자주식회사 가드링을 포함하는 반도체 장치 및 이를 포함하는 반도체 시스템
CN111799256A (zh) * 2020-07-17 2020-10-20 上海华力微电子有限公司 提升高压集成电路防负电流闩锁能力的保护环及实现方法
KR20220167467A (ko) * 2021-06-14 2022-12-21 주식회사 키파운드리 파워 디바이스의 아이솔레이션을 위한 가드링 구조를 포함하는 반도체 소자

Also Published As

Publication number Publication date
KR101530582B1 (ko) 2015-06-26
US20100140703A1 (en) 2010-06-10
US8227871B2 (en) 2012-07-24

Similar Documents

Publication Publication Date Title
KR101145558B1 (ko) 비대칭 헤테로―도핑된 고―전압ｍｏｓｆｅｔ（ａｈ２ｍｏｓ）
KR101530582B1 (ko) 반도체 소자 및 이의 제조 방법
US7378708B2 (en) Transistor having a protruded drain
US9082846B2 (en) Integrated circuits with laterally diffused metal oxide semiconductor structures
KR20100064263A (ko) 반도체 소자 및 이의 제조 방법
JP5102411B2 (ja) 半導体装置およびその製造方法
KR20100067834A (ko) 반도체 소자 및 그 제조 방법
KR20100064264A (ko) 반도체 소자 및 이의 제조 방법
US7999285B2 (en) Insulated gate bipolar transistor and method for manufacturing the same
KR100611111B1 (ko) 고주파용 모오스 트랜지스터, 이의 형성 방법 및 반도체장치의 제조 방법
KR20160029602A (ko) 전력 반도체 장치
KR102424768B1 (ko) Pldmos 트랜지스터 및 이의 제조 방법
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
US20230170414A1 (en) Rugged ldmos with reduced nsd in source
KR100301071B1 (ko) 디모스(dmos)트랜지스터및그제조방법
KR20050029564A (ko) 고내압 전계효과 트랜지스터 및 이를 형성하는 방법
TWI385802B (zh) 高壓金氧半導體元件及其製作方法
KR20200039235A (ko) 반도체 소자 및 그 제조 방법
KR100916892B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
KR101015532B1 (ko) 반도체 소자 및 그 제조 방법
KR20100111021A (ko) 반도체 소자 및 그 제조 방법
KR20160004563A (ko) 전력 반도체 소자 및 그의 제조 방법
KR19990030996A (ko) 확장 드레인 구조를 갖는 디모스 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180511

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190509

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200312

Year of fee payment: 6