IT201800009902A1 - Dispositivo mosfet robusto e relativo metodo di fabbricazione - Google Patents

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Michele Basso
Stefano Corona
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St Microelectronics Srl
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Description

DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
“DISPOSITIVO MOSFET ROBUSTO E RELATIVO METODO DI FABBRICAZIONE”
La presente invenzione riguarda un dispositivo MOSFET migliorato e un metodo di fabbricazione dello stesso. In particolare, il dispositivo MOSFET ha un diodo integrato con robustezza migliorata.
La Figura 1 è un’illustrazione schematica di una porzione di un circuito di pilotaggio 12 (mezzo ponte), adatta a pilotare un carico induttivo 18, per esempio un motore elettrico, un altoparlante o simili.
In maggior dettaglio, il circuito di pilotaggio 12 comprende un terminale di alimentazione di energia 12a alla tensione VIN e un terminale di riferimento di tensione polarizzato ad una tensione di riferimento GND. Il circuito di pilotaggio 12 include inoltre un interruttore 13 sul lato superiore e un interruttore 14 sul lato inferiore, collegati in serie l’uno all’altro tra il terminale di alimentazione 12a e il terminale di riferimento GND. In particolare, l’interruttore 13 sul lato superiore è collegato direttamente al terminal di alimentazione 12a per ricevere il segnale VIN, e l’interruttore 14 sul lato inferiore è collegato direttamente al terminale di riferimento GND.
Secondo una forma di realizzazione di un tipo noto (Figura 2), sia l’interruttore 13 sul lato superiore sia l’interruttore 14 sul lato inferiore sono MOSFET, in particolare un MOS HV a canale n (ancor più nello specifico, un DMOS) con body e sorgente in corto circuito.
In maggior dettaglio, il terminale di pozzo D dell’interruttore 13 sul lato superiore è collegato al terminale di alimentazione 12a, il terminale di sorgente S dell’interruttore 13 sul lato superiore è collegato al terminale di pozzo dell’interruttore 14 sul lato inferiore, e il terminale di sorgente S dell’interruttore 14 sul lato inferiore è collegato al terminale di riferimento GND. L’interruttore 13 sul lato superiore e l’interruttore 14 sul lato inferiore sono pilotati in conduzione rispettivamente per mezzo di un primo circuito di pilotaggio 25 e di un secondo circuito di pilotaggio 26. I circuiti di pilotaggio 25, 26 sono collegati al terminale di controllo (terminale porta) G dei transistori che formano l’interruttore 13 sul lato superiore e l’interruttore 14 sul lato inferiore.
La Figura 2 mostra, in linea tratteggiata, un diodo 15 e un diodo 16 accoppiati tra un rispettivo terminale di sorgente S e un rispettivo terminale di pozzo D dell’interruttore 13 sul lato superiore e dell’interruttore 14 sul lato inferiore. Com’è noto, il terminale di sorgente è formato all’interno di una regione del body, in modo tale che i diodi 15 e 16 siano realmente accoppiati tra un rispettivo terminale di sorgente/body S e un rispettivo terminale di pozzo D degli interruttori 13 e 14.
I diodi 15 e 16 sono diodi intrinseci dei MOSFET 13 e 14 (e sono anche noti come “diodi a ruota libera”). I diodi 15 e 16 sono collegati in una configurazione antiparallela (rispetto alla normale direzione del flusso della corrente attraverso l’interruttore 13 sul lato superiore e l’interruttore 14 sul lato inferiore).
Com’è noto, una caratteristica di un MOSFET è quella di visualizzare, sotto determinate condizioni operative, le proprietà elettriche di un diodo (diodo parassita). Pertanto, i diodi 15 e 16 sono interposti (più specificatamente, integrati) elettricamente tra i terminali di sorgente/body e di pozzo del rispettivo MOSFET. In altri termini, l’interruttore 13 sul lato superiore e l’interruttore 14 sul lato inferiore possono presentare il comportamento elettrico di un diodo, in cui il catodo del diodo corrisponde al terminale di pozzo e l’anodo al terminale di sorgente/body del rispettivo interruttore 13 sul lato superiore e interruttore 14 sul lato inferiore (o viceversa in caso di MOSFET di tipo p).
Durante l’uso, a causa delle proprietà fisiche di un carico induttivo (per esempio il carico 18), una volta che una corrente sta scorrendo in una direzione, tale direzione deve essere mantenuta. Questo è altrettanto vero quando il ponte 12 è disabilitato o quando viene applicata una polarità di tensione opposta. Non dare un percorso sicuro a questa corrente per scorrere, mentre decade fino allo zero o passa a una nuova direzione, può produrre un danno al ponte 12, nello specifico agli interruttori 13, 14. Un percorso idoneo per questo decadimento di corrente è solitamente offerto dai diodi intrinseci 15, 16, che iniziano a condurre non appena gli interruttori 13, 14 vengono disabilitati. Per le correnti di ricircolo forti e/o veloci, tuttavia, i diodi intrinseci 15, 16 possono non essere sufficienti per fornire un percorso idoneo e possono essere soggetti a danni, con un conseguente danno ai rispettivi MOSFET 13, 14 che integra i diodi danneggiati.
Un modo più efficiente di gestire questa corrente può consistere nel fornire diodi esterni, come mostrato nella Figura 3. Nella Figura 3, ulteriori diodi 20, 21 sono accoppiati in parallelo ai diodi intrinseci 15 e, rispettivamente, 16. In questo modo, scegliendo adeguatamente i diodi 20, 21 (per esempio, diodi Schottky), è possibile migliorare la robustezza del circuito alle correnti di ricircolo più forti e più veloci e gestire le correnti di ricircolo con valore più alto rispetto alla soluzione della Figura 2.
Sono possibili altre soluzioni. In una forma di realizzazione nota, è possibile abilitare/disabilitare gli interruttori 13, 14 in una sequenza, per far sì che portino la corrente che decade senza provocare un corto attraverso di essi.
Nella tecnica sono noti altri metodi di ricircolo di corrente, non ulteriormente discussi nella presente.
Sia la soluzione della Figura 3 sia le soluzioni alternative hanno degli svantaggi. La forma di realizzazione della Figura 3 prevede l’uso di componenti aggiuntive (ossia i diodi 20, 21) che causano consumo di spazio, costi aggiuntivi e sono possibili sorgenti di perdita di corrente. Le soluzioni alternative prevedono la progettazione e lo sviluppo di una specifica logica di controllo per gli interruttori 13, 14 per compensare le lacune strutturali del circuito di pilotaggio. Ciò implica un incremento dei costi di progettazione e la necessità di adattare la logica di controllo alle diverse condizioni di funzionamento e di carico.
Lo scopo della presente invenzione è fornire un dispositivo MOSFET e un metodo di fabbricazione dello stesso che superi i suddetti problemi e svantaggi.
Secondo la presente invenzione, un dispositivo MOSFET e un metodo di fabbricazione dello stesso sono forniti come definito nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione, sono ora descritte le forme di realizzazione preferite della stessa, puramente attraverso esempi non limitativi e in riferimento alle tavole dei disegni allegate, in cui:
- le Figure da 1 a 3 sono illustrazioni schematiche di una porzione di un rispettivo circuito di pilotaggio adatta a pilotare un carico induttivo, secondo la tecnica nota;
- la Figura 4 è una vista in sezione trasversale di una porzione di un dispositivo MOSFET secondo una forma di realizzazione della presente invenzione;
- la Figura 5 è una vista dall’alto di una porzione del dispositivo MOSFET della Figura 4.
Secondo una forma di realizzazione della presente invenzione, è fornito un dispositivo elettronico integrato, in particolare un transistore a effetto di campo (FET), più in particolare un transistore MOS a doppia diffusione (DMOS), di tipo migliorato. Nella seguente descrizione, il dispositivo è identificato con numero di riferimento 30. Il dispositivo 30 è integrato in una piastrina, o chip 31.
La Figura 4 mostra, in una vista in sezione trasversale, una porzione del dispositivo 30. La Figura 5 è una vista in pianta dall’alto di una porzione del dispositivo 30 della Figura 4. Si noti che la figura 4 è presa lungo la linea di taglio IV-IV mostrata nella Figura 5.
Nella Figura 5 sono mostrati solo gli elementi utili per la comprensione della presente invenzione.
Le Figure 4 e 5 sono rappresentate in un sistema di coordinate cartesiane di tre assi X, Y, Z ortogonali l’uno all’altro.
Con riferimento congiunto alle Figure 4 e 5, il dispositivo 30 comprende un corpo strutturale 32, di materiale semiconduttore come il silicio (Si) o che include silicio. Nel corpo strutturale 32 si estende, in un modo di per sé noto, una regione di body 46, almeno una regione di pozzo 44 e almeno una regione di sorgente 52 (nelle Figure 4, 5 sono mostrate due regioni di sorgente 52). La regione di body 46 alloggia una regione di contatto di body 47, di tipo P+ e l’almeno una regione di sorgente 52 (qui, è mostrata anche un’altra regione di sorgente 52), di tipo N+, disposta vicino alla regione di contatto di body 47.
Il dispositivo 30 può comprendere una pluralità di regioni di pozzo-body-sorgente, a seconda delle necessità e della progettazione del dispositivo 30. Le regioni di pozzobody-sorgente si estendono in un’area attiva 33 del dispositivo 30, ossia l’area in cui si forma un percorso di corrente di sorgente-pozzo durante l’uso. Si noti che il flusso di corrente nel dispositivo 30 è orizzontale, ossia lungo l’asse X.
L’area attiva 33 è delimitata dal dall’ossido di campo 29.
Nella seguente descrizione, il termine “area attiva” deve essere interpretato come l’area del corpo strutturale 32 contenente le regioni di pozzo, di body e di sorgente del dispositivo 30, e in cui si forma il percorso di corrente di sorgente-pozzo durante l’uso. Dal momento che il dispositivo 30 può comprendere una pluralità di regioni di body/sorgente e di pozzo, il termine “area attiva” deve essere interpretato come la somma di tutte le aree attive appartenenti al dispositivo 30.
Si noti inoltre che, nel contesto della presente invenzione, il termine “corpo strutturale” può includere un corpo solido formato da uno o più strati di materiale semiconduttore, ad esempio un substrato e/o strati epitassiali di tipo intrinseco, o aventi un drogaggio di tipo P o N, a seconda delle necessità. Possono essere presenti altri strati intermedi, di materiali conduttori o isolanti, o regioni drogate. La formazione del corpo strutturale 32 non fa parte della presente invenzione e pertanto non è ulteriormente descritta. Nella seguente descrizione, il termine “substrato” è anche usato con lo stesso significato di “corpo strutturale”.
Un telaio di protezione 34 è facoltativamente presente e include una trincea che si estende in profondità all’interno del corpo strutturale 32, riempito con materiale isolante come il diossido di silicio (SiO2); il telaio di protezione 34 delimita esternamente l’area attiva 33 del dispositivo 30. Il telaio di protezione 34 può essere progettato avendo, in una vista in pianta dall’alto (ossia in una vista del piano XY), una forma quadrata; tuttavia, è possibile qualsiasi altra forma, ad esempio ovale, circolare o in generale poligonale. Il telaio di protezione 34 si estende in profondità all’interno del corpo strutturale 32, lungo l’asse Z, allo scopo di isolare elettricamente l’area attiva 33 del dispositivo 30 dai dispositivi elettronici vicini (non mostrato), che possono essere integrati nella stessa piastrina 31.
Il telaio di protezione 34 si estende lungo l’asse Z per una profondità massima che è scelta in fase di progettazione, per esempio nell’intervallo tra 2 e 30 µm.
Più in dettaglio, il telaio di protezione 34 può includere una prima subregione 34’, che si estende a una prima profondità (per esempio, la profondità tra 2 e 30 µm identificata sopra) nel corpo strutturale 32, e una seconda subregione 34” che si estende a una seconda profondità minore rispetto alla prima profondità, nel corpo strutturale 32. La prima e la seconda subregione 34’, 34” sono adiacenti l’una all’altra.
In una forma di realizzazione alternativa, la seconda subregione 34” può non essere presente e il telaio di protezione 34 è formato esclusivamente dalla prima subregione 34’; in una forma di realizzazione ulteriore, la prima subregione 34’ può non essere presente e il telaio di protezione 34 è formato esclusivamente dalla seconda subregione 34”.
Il dispositivo 30 comprende inoltre una prima regione di giunzione 35, definita da una regione impiantata di tipo N rivolta, almeno in parte, verso una superficie 32’ del corpo strutturale 32. La prima regione di giunzione 35 include una prima regione di contatto 36 di tipo N+, che può essere elettricamente accoppiata a una metallizzazione (non mostrata), per scopi di polarizzazione.
Tra la prima regione di giunzione 35 e il telaio di protezione 34, lungo l’asse X, è facoltativamente presente una regione di isolamento 37, nello specifico un pozzetto di tipo N (regione impiantata). La regione di isolamento 37 ha la funzione di migliorare la robustezza del dispositivo 30, contribuendo a sostenere tensioni alte durante l’uso, riducendo l’impatto della tensione sulle porzioni del corpo strutturale 32 che si estende sotto. La regione di isolamento 37 è adiacente, e pertanto elettricamente accoppiata, alla prima regione di giunzione 35 e si estende all’interno del corpo strutturale 32 per una profondità, lungo l’asse Z, maggiore rispetto alla profondità della prima regione di giunzione 35.
Un’ulteriore regione 43 di tipo N fortemente drogata è facoltativamente presente nel corpo strutturale 32, sotto la regione di isolamento 37. La regione drogata 43 si estende interamente sotto l’area attiva, e più nello specifico si estende per l’intera area definita internamente dal telaio di protezione 34. In questo modo, la regione drogata 43 separa l’area attiva 33 sopra di essa dal resto del corpo strutturale 32 sotto di essa, e ha le funzioni già riportate nella letteratura nota e che non fanno parte della presente invenzione. La regione drogata 43 isola il dispositivo 30 (e in particolare, l’area attiva 33) dalla porzione sottostante del corpo strutturale 32, riducendo così drasticamente il guadagno del transistore bipolare PNP formato dalle regioni di body-pozzo-substrato, e agisce attivamente per migliorare la tensione disruttiva in stato di blocco (BVoff) in componenti multi-ReSurf (Campo superficiale ridotto).
Il dispositivo 30 comprende inoltre una seconda regione di giunzione 38, definita da una regione impiantata di tipo P rivolta, almeno in parte, verso la superficie 32’ del corpo strutturale 32; la seconda regione di giunzione 38 si estende vicina a e adiacente alla prima regione di giunzione 35, quando si considera una direzione parallela all’asse X. In altri termini, la prima regione di giunzione 35 e la seconda regione di giunzione 38 sono in contatto elettrico diretto l’una con l’altra. All’interno della seconda regione di giunzione 38, rivolta verso la superficie 32’ del corpo strutturale 32, è presente una seconda regione di contatto 40 di tipo P+. La seconda regione di giunzione 38 forma, con la prima regione di giunzione 35 adiacente, un diodo di giunzione PN 42. Pertanto, il diodo 42 è integrato all’interno della piastrina 31 che alloggia il dispositivo 30. Più in particolare, il diodo 42 è integrato nel dispositivo 30 e, come spiegato nel dettaglio in seguito, condivide con il dispositivo 30 alcuni dei terminali di conduzione.
Il diodo 42 è formato sostanzialmente tra regioni di ossido 29’ che sono analoghe alle regioni di ossido di campo 29 (ossia, aventi lo stesso formato, lo stesso materiale, le stesse dimensioni e formate nella stessa fase di fabbricazione) e aventi la funzione di isolamento elettrico laterale.
In forme di realizzazione alternative, la seconda regione di giunzione 38 può estendersi parzialmente sotto le regioni di ossido 29’.
La concentrazione di drogaggio della prima regione di giunzione 35, della seconda regione di giunzione 38 e della seconda regione di contatto 40 sono scelte in modo tale che il diodo 42 sia abbastanza robusto da sostenere correnti di ricircolo forti e/o veloci quando il dispositivo 30 è usato come uno degli interruttori 13 o 14 del circuito della Figura 2 o della Figura 3.
A tal fine, si noti che la prima regione di giunzione 35 include almeno due subregioni 35a, 35b. Secondo un esempio non limitativo, la subregione 35a ha una concentrazione di drogaggio nell’intervallo tra 10<15 >e 10<17 >cm<-3>; questa subregione 35a alloggia la regione di contatto 36 di tipo N+ menzionata sopra ed è adiacente alla regione di isolamento 37. L’altra subregione 35b si estende adiacente (lungo l’asse X) alla subregione 35a e ha una concentrazione di drogaggio nell’intervallo, per esempio, tra 10<15 >e 10<17 >cm<-3>.
È evidente da quanto sopra espresso che, in alcune forme di realizzazione, le subregioni 35a e 35b possono avere la stessa concentrazione di drogaggio e pertanto, in tali forme di realizzazione, la prima regione di giunzione 35 ha una concentrazione di drogaggio uniforme.
Secondo un esempio non limitativo, la seconda regione di giunzione 38 ha una concentrazione di drogaggio nell’intervallo tra 10<16 >e 10<18 >cm<-3 >mentre la seconda regione di contatto 40 ha una concentrazione di drogaggio nell’intervallo tra 10<19 >e 10<20 >cm<-3>. Si noti che la seconda regione di contatto 40 è completamente contenuta nella seconda regione di giunzione 38.
In una vista in pianta dall’alto sul piano XY, la prima regione di giunzione 35 e la seconda regione di giunzione 38 hanno una forma di tipo a nastro o a dito (ossia, sostanzialmente rettangolare), con una direzione principale di estensione (lato principale della forma rettangolare) lungo l’asse Y. Si veda la Figura 5. La prima e la seconda regione di giunzione 35, 38 sono in contatto reciproco in corrispondenza di un rispettivo lato principale.
In corrispondenza di un lato della seconda regione di giunzione 38 che è opposta al lato adiacente alla prima regione di giunzione 35, è presente un’ulteriore regione impiantata, di tipo N. Questa ulteriore regione impiantata è la regione di pozzo 44 del dispositivo 30 ed è fabbricata in un modo di per sé noto. La regione di pozzo 44 include una regione di contatto di pozzo 45, di tipo N+. Vicino alla regione di pozzo 44, è presente la regione di body 46.
Come già discusso, l’area attiva è completamente contenuta all’interno del telaio di protezione 34.
Un ulteriore diodo a giunzione PN (non mostrato), analogo al diodo 42, è disposto sul lato opposto dell’area attiva 33 rispetto al lato in cui si forma il diodo a giunzione PN 42; secondo una forma di realizzazione, questo diodo ulteriore separa l’area attiva 33 dal telaio di protezione 34.
Secondo una forma di realizzazione non limitativa, per quanto concerne la sequenza delle regioni di pozzo-bodysorgente, il dispositivo 30 è, in una vista in pianta dall’alto, simmetrico rispetto a un asse di simmetria che passa attraverso il centro della forma (circolare o poligonale) definita dal telaio di protezione 34. Più in particolare, l’asse di simmetria è parallelo alla direzione Y.
In altri termini, a prescindere dalla forma di realizzazione specifica, l’area attiva 33 del dispositivo 30 è separata dal telaio di protezione 34 da un rispettivo diodo a giunzione PN su entrambi i lati lungo l’asse X, di modo da evitare la formazione indesiderata di un transistore bipolare parassita di tipo NPN (formato da un pozzo di tipo N, da un body di tipo P e da una sorgente di tipo N) nelle regioni laterali e periferiche del dispositivo 30, ovvero vicino al telaio di protezione 34. In effetti, le dita più esterne di pozzo di un dispositivo DMOS noto sono soggette, durante il ricircolo e lo spegnimento, a correnti più forti in confronto alle dita interne. Secondo la presente invenzione, interponendo un diodo PN sui lati perimetrali del dispositivo 30 in cui si sviluppa una corrente di ricircolo forte e/o veloce, il problema di cui sopra è superato, dal momento che la corrente di ricircolo è sostenuta dai diodi PN così inseriti.
La funzionalità del dispositivo 30 non è alterata dall’inserimento dei diodi PN 42.
Si noti inoltre che il catodo del diodo PN 42 corrisponde alla prima regione di giunzione 35, mentre l’anodo alla seconda regione di giunzione 38. La prima regione di giunzione 35 è elettricamente accoppiata al terminale dii pozzo del dispositivo 30, mentre la seconda regione di giunzione 38 è elettricamente accoppiata al terminale di sorgente/body del dispositivo 30. Più in particolare, entrambi i catodi dei due diodi 42 precedentemente discussi sono accoppiati allo stesso terminale di pozzo del dispositivo 30, e analogamente entrambi gli anodi sono accoppiati allo stesso terminale di sorgente. Ciò è per dire che, durante l’uso e dal punto di vista elettrico, i due diodi a giunzione PN 42 agiscono come se fossero un diodo singolo accoppiato in parallelo al dispositivo 30.
Inoltre, si noti che anche la regione di isolamento 37, quando presente, è polarizzata al potenziale del pozzo.
Una pila di ossido di metallo 50 è facoltativamente presente sopra la superficie 32’ del corpo strutturale 32 nella regione in cui è stato formato il diodo PN 42, in particolare, in corrispondenza della giunzione tra la prima e la seconda regione 35, 38. Più nello specifico, la pila di ossido di metallo 50 comprende uno strato di ossido 52 (più in generale, uno strato di isolamento elettrico) che si estende a contatto con la superficie 32’ del corpo strutturale 32, e uno strato di metallo 54 (più in generale, uno strato conduttivo) che si estende sullo strato di ossido 52. La pila di ossido di metallo 50, che strutturalmente corrisponde alla pila della porta del dispositivo 30, funziona come una piastra di campo per il diodo 42.
La pila di ossido di metallo 50 può essere polarizzata in corrispondenza del potenziale della porta o della sorgente; tuttavia, possono essere applicate altre tensioni, idonee al funzionamento del dispositivo.
Da un esame delle caratteristiche dell’invenzione ottenuta secondo la presente descrizione, i vantaggi che apporta sono evidenti.
In particolare, l’integrazione del diodo 42 non richiede alcuna fase aggiuntiva al processo attuale, dal momento che entrambe le regioni di giunzione 35 e 38 possono essere fabbricate durante le stesse fasi utilizzate per formare rispettivamente l’impianto di pozzo e l’impianto di body.
Il dispositivo MOSFET ottenuto è robusto and in grado di sostenere correnti di ricircolo forti e veloci anche in assenza di un diodo accoppiato esternamente.
Infine, è chiaro che possono essere realizzate modifiche e variazioni a ciò che è stato descritto e illustrato nella presente senza per questo allontanarsi dall’ambito di protezione della presente invenzione, così com’è definita nelle rivendicazioni allegate.
In una forma di realizzazione descritta precedentemente, la separazione dei dispositivi sulla stessa piastrina 31 è ottenuta attraverso una trincea 34 riempita di ossido. Tuttavia, possono essere usate altre soluzioni tecniche per isolare i dispositivi sulla stessa piastrina, per esempio giunzioni a polarizzazione inversa.
Nel caso in cui il dispositivo 30 sia il solo dispositivo sulla piastrina 31, o nel caso in cui l’interferenza tra i dispositivi nella stessa piastrina 31 non sia un problema, il telaio di protezione 34 non è presente.
Il diodo 42 (così come l’ulteriore diodo sul lato opposto dell’area attiva) può essere sia un diodo a giunzione PN, un diodo integrato Zener, uno Schottky o un diodo di un altro tipo.
Secondo forme di realizzazione ulteriori, il dispositivo 30 può essere un dispositivo di sorgente esterno.
Secondo forme di realizzazione ulteriori, la seconda regione di giunzione 38 (e la regione 40 contenuta nella stessa) può essere sostituita da una giunzione di metallo semiconduttore come una giunzione Schottky.
Inoltre, il diodo 42 può essere fabbricato in modo tale che le regioni dell’anodo e del catodo siano commutate lungo l’asse X rispetto alla forma di realizzazione mostrata nella Figura 4. In particolare, la regione dell’anodo (nella Figura 4, la regione di tipo P 38) è formata vicino al telaio di protezione 34 (in particolare, rivolta verso la prima subregione 34’ e almeno parzialmente sotto la seconda subregione 34”), mentre la regione del catodo (nella Figura 4, la regione di tipo N 35) è formata rivolta verso l’area attiva 33 del dispositivo 30.
Inoltre, la presente invenzione può essere applicata a MOSFET a canale N così come a MOSFET a canale P, come risulta evidente a una persona esperta nella tecnica.
Si noti inoltre che la presente invenzione può essere applicata ai dispositivi MOSFET che hanno una struttura ad anello senza bordi, ossia con regioni di body, sorgente e pozzo aventi, in una vista in pianta dall’alto, una forma circolare (o in generale poligonale).
Secondo il formato scelto per le regioni di body, sorgente e pozzo, i diodi 42 possono avere una forma scelta di conseguenza, estendendosi solo in parte in corrispondenza dei lati opposti dell’area attiva (per esempio, completamente intorno all’area attiva).

Claims (18)

  1. RIVENDICAZIONI 1. Dispositivo MOSFET (30) comprendente: - un corpo strutturale (32) di materiale semiconduttore; - un’area attiva (33) che alloggia una regione di pozzo (44), una regione di body (46) e una regione di sorgente (52) all’interno della regione di body (46), in cui la regione di pozzo (44), la regione di body (46) e la regione di sorgente (52) sono disposte in modo alternato in modo tale che, durante l’uso, si formi un percorso di corrente tra le regioni di pozzo e sorgente lungo un primo asse (X), caratterizzato dal fatto di comprendere inoltre una prima e una seconda giunzione PN integrate nel corpo strutturale (32) esternamente all’area attiva (33), rispettivamente disposte almeno in parte su lati opposti dell’area attiva lungo detto secondo asse (X), in cui la prima e la seconda giunzione PN formano un primo e un secondo diodo (42) avente ciascuno un rispettivo catodo elettricamente accoppiato a una tra la regione di pozzo (44) e la regione di sorgente (52) del dispositivo MOSFET (30) e un rispettivo anodo elettricamente accoppiato all’altra tra la regione di sorgente (52) e la regione di pozzo (44) del dispositivo MOSFET (30).
  2. 2. Dispositivo MOSFET secondo la rivendicazione 1, in cui la regione di body (46), la regione di pozzo (44) e la regione di sorgente (52) hanno, in una vista in pianta dall’alto, una rispettiva forma a dito con una direzione principale di estensione lungo un secondo asse (Y) ortogonale al primo asse (X).
  3. 3. Dispositivo MOSFET secondo la rivendicazione 1 o 2, comprendente inoltre una trincea di isolamento elettrico (34), che si estende nel corpo strutturale (32) e circonda l’area attiva, la prima e la seconda giunzione PN essendo integrate in rispettive regioni del corpo strutturale (32) tra l’area attiva (33) e la trincea (34).
  4. 4. Dispositivo MOSFET secondo una qualsiasi delle rivendicazioni precedenti, in cui detta prima e seconda giunzione PN (42) includono ciascuna una prima regione di giunzione (35), avente un primo tipo di conduttività, adiacente a una seconda regione di giunzione (38) avente un secondo tipo di conduttività, la prima e la seconda regione di giunzione (35, 38) essendo integrate all’interno del corpo strutturale (32).
  5. 5. Dispositivo MOSFET secondo una qualsiasi delle rivendicazioni precedenti, in cui le prime regioni di giunzione (35) formano il catodo del primo diodo (42) e le seconde regioni di giunzione (38) formano l’anodo del secondo diodo (42).
  6. 6. Dispositivo MOSFET secondo una qualsiasi delle rivendicazioni precedenti, in cui ciascuna delle prime regioni di giunzione (35) è rivolta verso detta trincea (34) lungo il secondo asse (X) e ciascuna delle seconde regioni di giunzione (38) è adiacente a una rispettiva prima regione di giunzione (35) e disposta tra la rispettiva prima regione di giunzione (35) e l’area attiva (33).
  7. 7. Dispositivo MOSFET secondo una qualsiasi delle rivendicazioni precedenti, in cui ciascuna delle prime regioni di giunzione (35) include una prima subregione avente un primo valore di drogaggio e una seconda subregione avente un secondo valore di drogaggio inferiore rispetto al primo valore di drogaggio, e in cui ciascuna delle seconde regioni di giunzione (38) include una terza subregione avente un primo valore di drogaggio e una quarta subregione avente un secondo valore di drogaggio inferiore rispetto al primo valore di drogaggio, la prima e la terza subregione formando rispettivi contatti per polarizzare, durante l’uso, le rispettive prima e seconda regione di giunzione (35, 38).
  8. 8. Dispositivo MOSFET secondo la rivendicazione 7, in cui le giunzioni PN sono formate dal contatto diretto della seconda e della quarta subregione.
  9. 9. Dispositivo MOSFET secondo una qualsiasi delle rivendicazioni precedenti, in cui le prime regioni di giunzione (35) hanno una concentrazione di drogaggio nell’intervallo da 10<14 >a 10<17 >atomi/cm<3>, e le seconde regioni di giunzione (38) hanno una concentrazione di drogaggio nell’intervallo da 10<16 >a 10<20 >atomi/cm<3>.
  10. 10. Dispositivo MOSFET secondo una qualsiasi delle rivendicazioni precedenti, in cui il primo tipo di conduttività è N e il secondo tipo di conduttività è P.
  11. 11. Dispositivo MOSFET secondo una qualsiasi delle rivendicazioni precedenti, in cui i catodi del primo e del secondo diodo (42) sono elettricamente connessi insieme, e gli anodi del primo e del secondo diodo sono elettricamente connessi insieme, di modo che, durante l’uso, il primo e il secondo diodo agiscano come un unico diodo.
  12. 12. Metodo di fabbricazione di un dispositivo MOSFET (30), comprendendo le fasi di: - formare, in un corpo strutturale (32) di materiale semiconduttore, una regione di pozzo (44), una regione di body (46) e una regione di sorgente (52) all’interno della regione di body (46), definendo così un’area attiva (33), in cui la regione di pozzo (44), la regione di body (46) e la regione di sorgente (52) sono disposte in modo alternato in modo tale che, durante l’uso, si formi un percorso di corrente tra le regioni di pozzo e di sorgente lungo un primo asse (X), caratterizzato dal fatto di comprendere inoltre le fasi di: - integrare una prima e una seconda giunzione PN nel corpo strutturale (32) esternamente all’area attiva (33), rispettivamente disposte almeno in parte su lati opposti dell’area attiva lungo detto secondo asse (X), formando così rispettivamente un primo e un secondo diodo (42); e - accoppiare elettricamente un catodo rispettivamente del primo e del secondo diodo (42) a una tra la regione di pozzo (44) e la regione di sorgente (52) del dispositivo MOSFET (30) e un anodo rispettivamente del primo e del secondo diodo (42) all’altra tra la regione di pozzo (44) e la regione di sorgente (52) del dispositivo MOSFET (30).
  13. 13. Metodo secondo la rivendicazione 12, in cui la fase di formare la regione di pozzo (44), la regione di body (46) e la regione di sorgente (52) include formare la regione di pozzo (44), la regione di body (46) e la regione di sorgente (52) avendo, in una vista in pianta dall’alto, una rispettiva forma a dito con una direzione principale di estensione lungo un secondo asse (Y) ortogonale al primo asse (X).
  14. 14. Metodo secondo la rivendicazione 12 o 13, comprendente inoltre la fase di formare una trincea di isolamento elettrico (34) nel corpo strutturale (32), circondando l’area attiva, in cui la fase di integrare la prima e la seconda giunzione PN nel corpo strutturale (32) include integrare la prima e la seconda giunzione PN nelle rispettive regioni del corpo strutturale (32) tra l’area attiva (33) e la trincea (34).
  15. 15. Metodo secondo una qualsiasi delle rivendicazioni da 12 a 14, in cui formare la detta prima giunzione PN (42) include eseguire una fase di impianto di specie di drogaggio aventi un primo tipo di conduttività nel corpo strutturale (32), e formare la detta seconda giunzione PN (42) include eseguire una fase di impianto di specie di drogaggio aventi un secondo tipo di conduttività, opposta al primo tipo di conduttività, nel corpo strutturale (32).
  16. 16. Metodo secondo la rivendicazione 15, in cui la fase di formare ciascuna delle prime regioni di giunzione (35) include formare, attraverso le rispettive fasi di impiantamento, una prima subregione avente un primo valore di drogaggio e una seconda subregione avente un secondo valore di drogaggio inferiore rispetto al primo valore di drogaggio, e in cui la fase di formare ciascuna delle seconde regioni di giunzione (38) include formare, attraverso le rispettive fasi di impiantamento, una terza subregione avente un primo valore di drogaggio e una quarta subregione avente un secondo valore di drogaggio inferiore rispetto al primo valore di drogaggio.
  17. 17. Metodo secondo una qualsiasi delle rivendicazioni da 12 a 16, in cui la prima e la terza regione di giunzione (35) hanno una concentrazione di drogaggio nell’intervallo da 10<14 >a 10<17 >atomi/cm<3 >e la seconda e la quarta regione di giunzione (38) hanno una concentrazione di drogaggio nell’intervallo da 10<16 >a 10<20 >atomi/cm<3>.
  18. 18. Metodo secondo una qualsiasi delle rivendicazioni da 12 a 17, comprendente inoltre le fasi di connettere elettricamente i catodi del primo e del secondo diodo (42) insieme, e connettere elettricamente gli anodi del primo e del secondo diodo insieme, di modo che, durante l’uso, il primo e il secondo diodo agiscano come un diodo unico.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113345964B (zh) * 2021-05-17 2022-05-10 杰华特微电子股份有限公司 一种横向双扩散晶体管

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060226499A1 (en) * 2005-03-31 2006-10-12 Akira Shimizu Semiconductor device incorporating protective diode with stable ESD protection capabilities
US20060255411A1 (en) * 2005-05-11 2006-11-16 Denso Corporation Semiconductor device having MOS transistor and protection diode and method for designing the same
US20070132008A1 (en) * 2005-11-22 2007-06-14 Taeg-Hyun Kang High voltage integration circuit with freewheeling diode embedded in transistor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5925910A (en) * 1997-03-28 1999-07-20 Stmicroelectronics, Inc. DMOS transistors with schottky diode body structure
US6924531B2 (en) * 2003-10-01 2005-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. LDMOS device with isolation guard rings
KR101042148B1 (ko) * 2004-05-08 2011-06-16 페어차일드코리아반도체 주식회사 기판 순환 전류가 억제되는 전력용 반도체 소자 및 그 제조 방법
US7187033B2 (en) * 2004-07-14 2007-03-06 Texas Instruments Incorporated Drain-extended MOS transistors with diode clamp and methods for making the same
KR100887017B1 (ko) * 2007-05-18 2009-03-04 주식회사 동부하이텍 수평형 디모스 소자의 구조 및 그 제조 방법
US7541247B2 (en) * 2007-07-16 2009-06-02 International Business Machines Corporation Guard ring structures for high voltage CMOS/low voltage CMOS technology using LDMOS (lateral double-diffused metal oxide semiconductor) device fabrication
KR101530582B1 (ko) * 2008-12-04 2015-06-26 주식회사 동부하이텍 반도체 소자 및 이의 제조 방법
US9111767B2 (en) * 2012-06-29 2015-08-18 Freescale Semiconductor, Inc. Semiconductor device and driver circuit with source and isolation structure interconnected through a diode circuit, and method of manufacture thereof
JP7043825B2 (ja) * 2017-12-15 2022-03-30 富士電機株式会社 半導体集積回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060226499A1 (en) * 2005-03-31 2006-10-12 Akira Shimizu Semiconductor device incorporating protective diode with stable ESD protection capabilities
US20060255411A1 (en) * 2005-05-11 2006-11-16 Denso Corporation Semiconductor device having MOS transistor and protection diode and method for designing the same
US20070132008A1 (en) * 2005-11-22 2007-06-14 Taeg-Hyun Kang High voltage integration circuit with freewheeling diode embedded in transistor

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