KR101302109B1 - 반도체 소자와 그 제조 방법 - Google Patents
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Abstract
본 발명은 LDMOS 트랜지스터와 바이폴라 트랜지스터가 형성되는 영역 사이에 가드링을 추가함으로써, LDMOS 트랜지스터에서 발생되는 전자를 차단할 수 있는 반도체 소자와 그 제조 방법에 관한 것이다.
이를 위하여 본 발명의 실시 예에 따른 반도체 소자는 제 1 도전형 에피층의 일부 영역에 형성된 LDMOS 트랜지스터와, 제 1 도전형 에피층의 다른 일부 영역에 형성된 바이폴라 트랜지스터와, 일부 영역과 다른 일부 영역 사이에 형성되며, LDMOS 트랜지스터의 포워드 동작에 의해 발생되는 전자가 상기 바이폴라 트랜지스터로 유입되는 것을 차단하는 가드링을 포함할 수 있다.
이를 위하여 본 발명의 실시 예에 따른 반도체 소자는 제 1 도전형 에피층의 일부 영역에 형성된 LDMOS 트랜지스터와, 제 1 도전형 에피층의 다른 일부 영역에 형성된 바이폴라 트랜지스터와, 일부 영역과 다른 일부 영역 사이에 형성되며, LDMOS 트랜지스터의 포워드 동작에 의해 발생되는 전자가 상기 바이폴라 트랜지스터로 유입되는 것을 차단하는 가드링을 포함할 수 있다.
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 LDMOS 트랜지스터와 바이폴라 트랜지스터가 형성되는 영역 사이에 가드링을 추가함으로써, LDMOS 트랜지스터에서 발생되는 전자를 차단할 수 있을 뿐만 아니라 바이폴라 트랜지스터의 이미터 영역에서 생성되는 전자를 수직 방향으로 이동하는 것을 차단할 수 있는 반도체 소자와 그 제조 방법에 관한 것이다.
일반적으로, 전력 증폭기는 바이폴라 트랜지스터와 LDMOS 트랜지스터 및 FET 중에서 원하는 용도에 따라 하나 또는 그 이상을 선택하여 만들 수 있다.
최근에, LDMOS 트랜지스터의 선형성, 효율성, 최대 출력 전력, 가격대 성능 특성 및 대전력에서 발생하는 전류 드리프트 문제와 전력용 트랜지스터의 신뢰성이 크게 향상되면서, 전력 증폭기에 LDMOS 트랜지스터가 많이 이용되고 있다.
한편, 이상적인 전력 반도체 소자로는 반도체의 이론적 항복 전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다. 이에 따라 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하며, 이러한 소자는 높은 브레이크다운 전압을 갖는 구조를 필요로 한다. 즉, 고전압이 인가되는 트랜지스터의 드레인 또는 소스에 있어서는 드레인 및 소스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과 드레인 및 소스와 웰 또는 기판 사이의 브레이크다운 전압이 고전압 보다 커야 한다.
이런 이유로 전력 반도제 소자로는 바이폴라 트랜지스터와 LDMOS 트랜지스터가 결합된 바이 모스형 전력 반도체 소자가 적합하다.
이하, 첨부된 도면을 참조하여 바이 모스형 전력 반도체 소자의 구조에 대해 설명한다.
도 1은 종래 기술에 따른 바이 모스형 전력 반도체 소자를 도시한 단면도이다.
도 1에 도시된 바와 같이, 바이 모스형 전력 반도체 소자는 제 1 도전형 에피층(10)에 형성될 수 있다. 제 1 도전형 에피층(10) 상의 일부 영역(제 1 영역(20))에는 LDMOS 트랜지스터가 형성되며, 다른 일부 영역(제 2 영역(50))에는 바이폴라 트랜지스터가 형성된다.
제 1 영역(20)에는 제 1 도전형 에피층(10)의 내부 일부 영역에 형성된 고전압 제 2 도전형 고전압 웰(22), 필드 산화막(24)과 중첩되는 게이트 패턴(25)이 형성되어 있다. 게이트 패턴(25)의 일측에는 고전압 제 2 도전형 웰(22) 내에 제 1 도전형 바디(28)와, 그 제 1 도전형 바디(28) 내에 소스 영역(30)이 형성되어 있다. 또한, 게이트 패턴(25)의 타측에는 드레인 영역(34)을 포함하는 저전압 제 2 도전형 웰(32)이 형성되어 있다.
상술한 바와 같은 구조를 갖는 LDMOS 트랜지스터는 제 1 영역(20)에 형성될 수 있으며, 필드 산화막(24)을 이용하여 제 2 영역(50)에 형성된 바이폴라 트랜지스터와 격리될 수 있다.
제 2 영역(50)에는 제 1 도전형 에피층(10) 내부에 형성되는 제 2 도전형 매몰층(NBL, 52), 제 2 도전형 매몰층(52) 상부의 제 1 도전형 에피층(10) 내부에 형성되는 고전압 제 2 도전형 웰(54), 제 2 도전형 매몰층(52)의 일측에 연결되며 콜렉터 영역(56)을 포함하는 제 2 도전형 깊은 싱크 영역(58), 고전압 제 2 도전형 웰(54)의 내부에 형성되는 제 1 도전형 웰(60)이 형성되어 있다. 또한, 제 1 도전형 웰(60) 내부에는 베이스 영역(62) 및 이미터 영역(64)이 형성되어 있다.
콜렉터 영역(56) 및 이미터 영역(64)은 제 2 도전형 불순물 이온을 주입하여 형성되며, 베이스 영역(62)은 제 1 도전형 불순물 이온을 주입하여 형성된다.
상기와 같은 구조를 갖는 바이 모스형 전력 반도체 소자에서 LDMOS 트랜지스터가 드레인 영역(34)과 반도체 기판 사이 접합에서 포워드(forward)로 동작하여 전자가 빠져 나오면, 전자는 콜렉터 영역(56)에 연결되는 제 2 도전형 깊은 싱크 영역(58)에 이동된다. 이러한 전자로 인하여 바이폴라 트랜지스터에는 노이즈(noise)가 발생되기 때문에 반도체 소자의 신뢰성을 저하시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 LDMOS 트랜지스터와 바이폴라 트랜지스터가 형성되는 영역 사이에 가드링을 추가함으로써, LDMOS 트랜지스터에서 발생되는 전자를 차단할 수 있는 반도체 소자와 그 제조 방법을 제공하는데 있다.
또한, 본 발명은 제 2 도전형 매몰층과 연결되지 않은 제 1 도전형 확장 영역의 내부에 콜렉터 영역과 이미터 영역을 생성하고, 제 2 도전형 매몰층과 접촉면을 갖고 제 1 도전형 확장 영역과 연결되는 제 1 도전형 확장 영역을 형성함으로써, 전자가 수직 방향으로 이동되는 것을 차단하고 수평 방향으로 이동될 수 있도록 하는 반도체 소자와 그 제조 방법을 제공하는데 있다.
본 발명은 제 2 도전형 매몰층과 연결되지 않은 제 1 도전형 확장 영역의 내부에 콜렉터 영역과 이미터 영역을 생성하며, 이미터 영역의 하부에 제 1 도전형 웰 정션을 형성함으로써, 수직 방향으로 전자가 이동되는 것을 차단할 수 있는 반도체 소자와 그 제조 방법을 제공하는데 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 본 발명의 실시 예에 따른 반도체 소자는 제 1 도전형 에피층의 일부 영역에 형성된 LDMOS 트랜지스터와, 상기 제 1 도전형 에피층의 다른 일부 영역에 형성된 바이폴라 트랜지스터와, 상기 일부 영역과 상기 다른 일부 영역 사이에 형성되며, 상기 LDMOS 트랜지스터의 포워드 동작에 의해 발생되는 전자가 상기 바이폴라 트랜지스터로 유입되는 것을 차단하는 가드링을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자에서 상기 가드링은, 상기 제 2 도전형 매몰층과 연결되는 제 2 도전형 고전압 웰과, 상기 제 2 도전형 고전압 웰 내부에 형성되는 제 2 도전형 깊은 싱크 영역과, 상기 제 2 도전형 깊은 싱크 영역 내부에 형성되는 N형 불순물층을 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자에서 상기 바이폴라 트랜지스터는, 상기 가드링과 연결되는 제 2 도전형 매몰층과, 상기 제 2 도전형 매몰층과 접촉면을 갖으며, 제 1 도전형 불순물 이온 주입을 통해 형성된 제 1 도전형 확장 영역과, 상기 제 1 도전형 확장 영역 내부에 형성되며, 콜렉터와 이미터 영역을 포함하는 제 2 도전형 확장 영역과, 상기 가드링과 상기 제 1 도전형 확장 영역 사이에 형성되는 베이스 영역을 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자에서 상기 바이폴라 트랜지스터는, 상기 이미터 영역의 하부 영역에 생성되며, 상기 제 1 도전형 확장 영역에 연결되는 제 1 도전형 웰 정션을 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자에서 상기 이미터 영역과 콜렉터 영역은, 2.5㎛~3.5㎛ 간격으로 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자에서 상기 바이폴라 트랜지스터는 상기 베이스 영역의 하부에 형성되는 제 1 도전형 웰을 더 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자에서 상기 제 1 도전형 확장 영역과 제 2 도전형 확장 영역은, 드라이브 인 공정을 통해 형성되는 것을 특징으로 한다.
본 발명의 다른 측면에 따르면, 본 발명의 실시 예에 따른 반도체 소자 제조 방법은 LDMOS 트랜지스터와 바이폴라 트랜지스터를 구비하는 반도체 소자를 제조하는 방법으로서, 상기 반도체 소자가 형성된 반도체 기판 상에 제 1 도전형 에피층을 형성하는 단계와, 상기 바이폴라 트랜지스터가 형성될 상기 제 1 도전형 에피층 일부 영역에 대해 제 2 도전형 불순물 이온 주입 공정을 실시하여 제 2 도전형 매몰층을 형성하는 단계와, 상기 제 2 도전형 매몰층 일측 상부 영역에 연결되는 가드링을 형성하는 단계와, 상기 제 2 도전형 매몰층과 접촉면을 갖으며, 상기 제 2 도전형 매몰층의 상부 일부 영역에 제 1 도전형 불순물 이온 주입 공정을 통해 제 1 도전형 확장 영역을 형성하는 단계와, 상기 제 1 도전형 확장 영역 내부에 제 2 도전형 불순물 이온 주입 공정을 통해 제 2 도전형 확장 영역을 형성하는 단계와, 상기 제 2 도전형 확장 영역 내부의 일부 영역과 상기 가드링과 제 1 도전형 확장 영역 사이에 제 1 도전형 불순물 이온 주입 공정을 실시하여 제 1 도전형 웰 정션과 제 1 도전형 웰을 형성하는 단계와, 제 2 도전형 불순물 이온 주입 공정을 실시하여 상기 제 1 도전형 웰 정션 내부에 이미터 영역을 형성함과 더불어 상기 제 2 도전형 확장 영역 내부에 상기 이미터 영역과 소정 거리만큼 이격된 콜렉터 영역을 형성하는 단계와, 상기 제 1 도전형 웰 내부에 제 1 도전형 불순물 이온 주입 공정을 실시하여 베이스 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자 제조 방법에서 상기 가드링을 형성하는 단계는, 제 2 도전형 불순물 이온 주입 공정을 통해 상기 제 2 도전형 매몰층과 연결되는 제 2 도전형 고전압 웰을 형성하는 단계와, 상기 제 2 도전형 고전압 웰 내부에 제 2 도전형 깊은 싱크 영역을 형성하는 단계와, 상기 제 2 도전형 깊은 싱크 영역 내부에 N형 불순물층을 형성하여 상기 가드링을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자 제조 방법에서 상기 콜렉터 영역을 형성하는 단계는, 상기 이미터 영역과 2.5㎛~3.5㎛ 거리만큼 이격되도록 상기 콜렉터 영역을 형성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자 제조 방법은 상기 제 1 도전형 웰 정션의 일부가 상기 제 1 도전형 확장 영역에 연결되도록 형성되는 것을 특징으로 한다.
본 발명은 LDMOS 트랜지스터와 바이폴라 트랜지스터 사이에 가드링을 형성함으로써, LDMOS 트랜지스터의 동작에 의해 발생되는 전자가 NPN 트랜지스터로 이동되는 것을 막을 수 있는 효과가 있다.
또한, 본 발명은 제 2 도전형 매몰층과 연결되지 않은 제 1 확장 영역와 제 2 도전형 매몰층과 접촉면을 갖고 제 1 도전형 불순물 이온 주입 공정을 통해 형성된 제 2 확장 영역 및 이미터 영역의 하부 영역에 형성된 제 1 도전형 웰 정션을 이용하여 이미터 영역에서 생성되는 전자가 수직 방향으로 흐르는 것을 차단할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 바이 모스형 전력 반도체 소자의 구조를 도시한 단면도,
도 2는 본 발명의 실시 예에 따른 바이 모스형 전력 반도체 소자의 구조를 도시한 단면도,
도 3a는 가드링에 인가된 아이솔레이션 전압(Viso)이 10V일 때 NPN 트랜지스터의 이미터 영역과 콜렉터 영역간 간격별 수평(lateral) 전류 이득(Hfe)을 도시한 도면,
도 3b는 NPN 트랜지스터의 이미터 영역과 콜렉터 영역간 간격별 수직(vertical) 전류 이득(Hfe)을 도시한 도면,
도 3c 및 도 3d는 이미터 영역과 콜렉터 영역간 간격별 브레이크다운 전압(BVceo)을 도시한 도면,
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 바이 모스형 전력 반도체 소자에서 NPN 트랜지스터를 형성하는 과정을 도시한 공정 단면도이다.
도 2는 본 발명의 실시 예에 따른 바이 모스형 전력 반도체 소자의 구조를 도시한 단면도,
도 3a는 가드링에 인가된 아이솔레이션 전압(Viso)이 10V일 때 NPN 트랜지스터의 이미터 영역과 콜렉터 영역간 간격별 수평(lateral) 전류 이득(Hfe)을 도시한 도면,
도 3b는 NPN 트랜지스터의 이미터 영역과 콜렉터 영역간 간격별 수직(vertical) 전류 이득(Hfe)을 도시한 도면,
도 3c 및 도 3d는 이미터 영역과 콜렉터 영역간 간격별 브레이크다운 전압(BVceo)을 도시한 도면,
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 바이 모스형 전력 반도체 소자에서 NPN 트랜지스터를 형성하는 과정을 도시한 공정 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 LDMOS 소자와 그 제조 방법에 대해 상세히 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 바이 모스형 전력 반도체 소자를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 실시 예에 따른 바이 모스형 전력 반도체 소자는 제 1 도전형 에피층(50)에 형성되는데, 제 1 도전형 에피층(50)에는 LDMOS 트랜지스터가 형성되는 제 1 영역(100), 바이폴라 트랜지스터, 예컨대 NPN 트랜지스터가 형성되는 제 2 영역(150) 및 LDMOS 트랜지스터의 동작에 따라 발생되는 전자가 NPN 트랜지스터로 이동되는 것을 가드링하기 위한 가드링이 형성되는 제 3 영역(200)이 형성될 수 있다.
제 1 영역(100)의 LDMOS 트랜지스터는 반도체 기판(미도시됨) 상에 성장된 제 1 도전형 에피층(50) 내부의 일부 영역에 형성된 제 2 도전형 고전압 웰(102), 제 1 도전형 바디(104), 제 1 도전형 바디(104) 내부에 형성된 소스 영역(106), 게이트 패턴(108), 드레인 영역(110) 및 드레인 영역(110)의 하부에 형성된 제 2 도전형 웰(112) 등을 포함할 수 있다.
소스 영역(106)은 게이트 패턴(108)의 일측에 형성되며, 제 1 도전형 바디(104) 내부에 형성될 수 있다.
드레인 영역(110)은 게이트 패턴(108)의 타측에 형성되며, 제 2 도전형 웰(112)의 내부에 형성될 수 있다.
본 발명의 실시 예에서 NPN 트랜지스터는 수평(lateral) 방향으로 동작하는 구조로 형성되는데, 이를 위하여 가드링과 연결되는 제 2 도전형 매몰층(152)과 연결되지 않은 N 타입의 제 1 확장 영역(154), 제 1 확장 영역(154)을 포함하며 제 2 도전형 매몰층(152)와 접촉면을 갖는 P 타입의 제 2 확장 영역(156), 제 1 확장 영역(154) 내부에 형성되는 콜렉터 영역(158) 및 이미터 영역(160), 이미터 영역(160)의 하부에 형성되는 제 1 도전형 웰 정션(162), 가드링과 콜렉터 영역(158) 사이에 형성된 베이스 영역(164) 및 베이스 영역(164)의 하부 영역에 형성되는 제 1 도전형 웰(166)을 포함할 수 있다.
제 1 확장 영역(154)과 제 2 확장 영역(156)은 하나의 이온 주입 마스크를 이용한 드라이브-인 공정을 통해 형성될 수 있다. 드라이브-인 공정에 대해 설명하면, 제 1 확장 영역(154) 및 제 2 확장 영역(156)에 대응되는 제 1 도전형 에피층(50)의 상부가 오픈된 이온 주입 마스크를 형성한 후 먼저 P형 불순물 이온 주입 공정을 실시한 후 N형 이온 주입 공정을 실시한다.
이러한 NPN 트랜지스터는 제 1, 2 확장 영역(154, 156) 및 이미터 영역(160)의 하부에 형성된 제 1 도전형 웰 정션(162)을 이용하여 수직 전류(vertical current)를 막을 수 있다. 즉, 이미터 영역(162)에서 발생되는 전자는 수직 방향과 수평 방향으로 이동하게 되는데, 이때 수직 방향으로 이동되는 전자는 제 1 도전형 웰 정션(162)와 제 2 확장 영역(156) 내 정공들과 결합되기 때문에 이로 인해 수직 방향의 전류를 막을 수 있다.
또한, 이미터 영역(160)이 제 1 도전형 웰 정션(162) 내부에 형성되기 때문에 수직 방향으로 흐르는 전류가 작아지기 때문에 NPN 트랜지스터의 아이솔레이션을 보장할 수 있다.
콜렉터 영역(158)과 이미터 영역(160)은 소정 간격, 예컨대 3㎛ 간격을 두고 제 1 확장 영역(154)의 내부에 형성될 수 있으며, 고농도 제 2 도전형 불순물 이온 주입 공정을 통해 형성될 수 있다.
베이스 영역(164)은 제 1 도전형 웰(166) 내부에 고농도 제 1 도전형 불순물 이온 주입 공정을 실시하여 형성될 수 있다.
제 3 영역(200)에 형성되는 가드링은 고농도 제 2 도전형 웰(202)의 내부에 제 2 도전형 깊은 싱크 영역(204)과 제 2 도전형 깊은 싱크 영역(204)의 내부에 형성된 N형 불순물층(206)으로 구성될 수 있다.
제 3 영역(200)의 가드링과 베이스 영역(164) 및 베이스 영역(164)와 제 1 확장 영역(154)은 필드 산화막(300)에 의해 격리될 수 있다.
또한, 제 1 영역(100)의 LDMOS 트랜지스터와 제 3 영역(200)의 가드링은 필드 산화막(300)에 의해 격리될 수 있다.
본 발명의 실시 예에 따른 바이 모스형 전력 반도체 소자는 가드링에 아이솔레이션 전압(Viso)이 인가되며, 베이스 영역(164)에 베이스 전압(Vb)이 인가되며, 콜렉터 영역(158)에 콜렉터 전압(Vce)이 인가되며, 이미터 영역(160)에 이미터 전압(Ve)이 인가된다.
이러한 바이 모스형 전력 반도체 소자의 동작에 대해 설명하면, LDMOS 트렌지스터의 드레인 영역(110)에 인가되는 전압(Vds)이 마이너스 바이어스(-bias)를 갖고, 소스 전압(Vs/b)으로 OV 전압이 인가되고, 아이솔레이션 전압(Viso)이 10V가 가드링에 인가되며, 베이스 영역(164)와 콜렉터 영역(158)에 바이어스 전압(bias)이 인가되며, 이미터 영역(160)에 0V의 전압이 인가되는 경우 LDMOS 트랜지스터의 드레인 영역(110)과 반도체 기판 사이 접합에서 포워드로 동작하여 전자가 이동하게 되는데, 이때 이동되는 전자는 가드링에 의해 차단되어 제 2 영역(150)에 형성된 NPN 트랜지스터에 영향을 주지 않는다.
또한, NPN 트랜지스터에서 이미터 영역(160)에서 발생되는 전자는 바이어스 전압이 인가된 콜렉터 영역(158)에 이동되는데, 이때 이미터 영역(160)에서 발생되는 전자의 일부가 수직 방향으로 이동된다. 수직 방향으로 이동되는 전자는 이미터 영역(160)의 하부 영역에 형성된 제 1 도전형 웰 정션(162)에 의해 일부 차단된다.
이러한 바이 모스형 전력 반도체 소자의 NPN 트랜지스터에서 측정된 전류 이득(hfe)은 도 3a 내지 도 3d와 같다. 즉, 도 3a는 가드링에 인가된 아이솔레이션 전압(Viso)이 10V일 때 NPN 트랜지스터의 이미터 영역(160)과 콜렉터 영역(158)간 간격별 수평(lateral) 전류 이득(Hfe)을 도시한 도면이며, 도 3b는 NPN 트랜지스터의 이미터 영역(160)과 콜렉터 영역(158)간 간격별 수직(vertical) 전류 이득(Hfe)을 도시한 도면이다. 도 3a 및 도 3b에 도시된 바와 같이, 이미터 영역(160)과 콜렉터 영역(158)간의 간격이 3㎛일 때 수평 전류 이득이 100 이상인 반면에 수직 전류 이득은 4을 넘지 않기 때문에 NPN 트랜지스터가 수직 방향으로 동작하지 않음을 알 수 있다.
또한, 도 3c 및 도 3d는 이미터 영역(160)과 콜렉터 영역(158)간 간격별 브레이크다운 전압(BVceo)을 도시한 도면으로서, 브레이크다운 전압(BVceo)이 10V를 넘기기 때문에 로직 동작 전압 수준 내에서 NPN 트랜지스터가 수평 방향으로 동작하는 조건을 충족하는 것을 알 수 있다.
본 발명의 실시 예에서 제 1 도전형은 P형 불순물 이온일 수 있으며, 제 2 도전형은 N형 불순물 이온일 수 있다.
상술한 구조를 갖는 바이 모스형 전력 반도체 소자의 형성 과정에 대해 도 4a 내지 도 4c를 참조하여 설명한다.
설명에 앞서, 본 발명의 실시 예에 따른 바이 모스형 전력 반도체 소자에서 LDMOS 트랜지스터는 종래와 동일한 구조를 갖기 때문에 그 외 부분, 즉 NPN 트랜지스터와 가드링 부분을 중심으로 바이 모스형 전력 반도체 소자의 형성 과정을 설명한다.
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 바이 모스형 전력 반도체 소자를 형성하는 과정을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(미도시) 상에 제 1 도전형 에피층(50)을 성장시킨다. 그런 다음, 제 1 도전형 에피층(50) 내에 제 2 도전형, 예컨대 N형 불순물 이온을 주입하여 제 2 도전형 매몰층(152)을 형성한다. 그리고, 제 1 도전형 에피층(50)의 일부 영역을 노출하여 가드링을 형성하기 위한 제 2 도전형 불순물 이온을 주입하여 고농도 제 2 도전형 웰(202)을 형성한다. 그런 다음, POCl3(phosphorus oxychloride)을 사용한 확산공정 또는 이온 주입 공정을 통해 고농도 제 2 도전형 웰(202)의 내부에 제 2 도전형 깊은 싱크 영역(204)을 형성한다.
이후, 제 1 도전형 에피층(50)의 상부 영역에서 콜렉터 영역(158)과 이미터 영역(160)이 형성될 부분을 포함하는 영역이 노출되는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴에 의해 드러난 영역에 대해 제 1 도전형 불순물 이온 주입 공정을 실시하여 제 2 도전형 매몰층(152) 상부의 제 1 도전형 에피층(50) 내에 제 1 도전형 불순물을 주입함으로써, 제 2 확장 영역(156)을 형성한 후 동일한 이온 주입 마스크, 즉 상기 포토레지스트 패턴을 이용하여 제 2 도전형 불순물 이온 주입 공정을 실시하여 상기 포토레지스트 패턴에 의해 드러난 제 1 도전형 에피층(50) 내에 제 2 도전형 불순물을 주입함으로써, 제 1 확장 영역(154)을 형성한다. 이와 같이, 제 1, 2 확장 영역(154, 156)은 상기 포토레지스트 패턴의 노출면의 크기에 의해 결정될 수 있을 뿐만 아니라 드라이브-인 공정을 통해 형성될 수 있다. 상기 포토레지스트 패턴은 애싱 또는 스트립 공정을 통해 제거될 수 있다.
그리고 나서, 도 4b에 도시된 바와 같이, 제 1 도전형 에피층(50)의 일부 영역, 즉 액티브 영역과 필드 영역이 드러나도록 필드 산화막(300)을 형성한다. 그런 다음, 필드 산화막(300)에 의해 드러난 영역에 대해 제 1 도전형 불순물 이온 주입 공정을 실시하여 제 1 도전형 웰 정션(162)와 제 1 도전형 웰(166)을 형성한다.
이후, 도 4c에 도시된 바와 같이, 제 1 도전형 웰(166)의 내부 영역에 고농도 제 1 도전형 불순물 이온 주입 공정을 실시하여 베이스 영역(164)을 형성하며, 제 1 확장 영역(154) 내부 일부 영역에 대해 고농도 제 2 도전형 불순물 이온 주입 공정을 실시하여 콜렉터 영역(158) 및 이미터 영역(160)을 형성함과 더불어 깊은 싱크 영역(204) 내부에 고농도 제 2 도전형 불순물 이온 주입 공정을 실시하여 N형 불순물층(206)을 형성한다. 이때, 이미터 영역(160)은 제 1 도전형 웰 정션(162) 내부에 형성되며, 콜렉터 영역(158)과 이미터 영역(160)의 간격은 2.5㎛~3.5㎛ 이며, 바람직하게는 3㎛이 되도록 한다.
본 발명의 실시 예에 따르면, LDMOS 트랜지스터와 NPN 트랜지스터 사이에 가드링을 형성함으로써, LDMOS 트랜지스터의 동작에 의해 발생되는 전자가 NPN 트랜지스터로 이동되는 것을 막을 수 있다.
또한, 제 2 도전형 매몰층(152)과 연결되지 않은 제 1 확장 영역(154)와 제 2 도전형 매몰층(152)과 접촉면을 갖고 제 1 도전형 불순물 이온 주입 공정을 통해 형성된 제 2 확장 영역(154) 및 이미터 영역(160)의 하부 영역에 형성된 제 1 도전형 웰 정션(162)을 이용하여 이미터 영역(160)에서 생성되는 전자가 수직 방향으로 흐르는 것을 차단할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
50 : 제 1 도전형 에피층
100 : 제 1 영역
102 : 제 2 도전형 고전압 웰
104 : 제 1 도전형 바디
106 : 소스 영역
108 : 게이트 패턴
110 : 드레인 영역
112 : 제 2 도전형 웰
150 : 제 2 영역
152 : 제 2 도전형 매몰층
154, 156 : 제 1, 2 확장 영역
158 : 콜렉터 영역
160 : 이미터 영역
162 : 제 1 도전형 웰 정션
164 : 베이스 영역
166 : 제 1 도전형 웰
200 : 제 3 영역
202 : 고농도 제 2 도전형 웰
204 : 제 2 도전형 깊은 싱크 영역
206 : N형 불순물층
300 : 필드 산화막
100 : 제 1 영역
102 : 제 2 도전형 고전압 웰
104 : 제 1 도전형 바디
106 : 소스 영역
108 : 게이트 패턴
110 : 드레인 영역
112 : 제 2 도전형 웰
150 : 제 2 영역
152 : 제 2 도전형 매몰층
154, 156 : 제 1, 2 확장 영역
158 : 콜렉터 영역
160 : 이미터 영역
162 : 제 1 도전형 웰 정션
164 : 베이스 영역
166 : 제 1 도전형 웰
200 : 제 3 영역
202 : 고농도 제 2 도전형 웰
204 : 제 2 도전형 깊은 싱크 영역
206 : N형 불순물층
300 : 필드 산화막
Claims (11)
- 삭제
- 제 1 도전형 에피층의 일부 영역에 형성된 LDMOS 트랜지스터와,
상기 제 1 도전형 에피층의 다른 일부 영역에 형성되며, 제 2 도전형 매몰층이 형성된 바이폴라 트랜지스터와,
상기 일부 영역과 상기 다른 일부 영역 사이에 형성되며, 상기 LDMOS 트랜지스터의 포워드 동작에 의해 발생되는 전자가 상기 바이폴라 트랜지스터로 유입되는 것을 차단하는 가드링을 포함하며,
상기 가드링은,
상기 제 2 도전형 매몰층과 연결되는 제 2 도전형 고전압 웰과,
상기 제 2 도전형 고전압 웰 내부에 형성되는 제 2 도전형 깊은 싱크 영역과,
상기 제 2 도전형 깊은 싱크 영역 내부에 형성되는 N형 불순물층을 포함하는 것을 특징으로 하는
반도체 소자.
- 제 1 도전형 에피층의 일부 영역에 형성된 LDMOS 트랜지스터와,
상기 제 1 도전형 에피층의 다른 일부 영역에 형성된 바이폴라 트랜지스터와,
상기 일부 영역과 상기 다른 일부 영역 사이에 형성되며, 상기 LDMOS 트랜지스터의 포워드 동작에 의해 발생되는 전자가 상기 바이폴라 트랜지스터로 유입되는 것을 차단하는 가드링을 포함하며,
상기 바이폴라 트랜지스터는.
상기 가드링과 연결되는 제 2 도전형 매몰층과,
상기 제 2 도전형 매몰층과 접촉면을 갖으며, 제 1 도전형 불순물 이온 주입을 통해 형성된 제 1 도전형 확장 영역과,
상기 제 1 도전형 확장 영역 내부에 형성되며, 콜렉터와 이미터 영역을 포함하는 제 2 도전형 확장 영역과,
상기 가드링과 상기 제 1 도전형 확장 영역 사이에 형성되는 베이스 영역을 포함하는 것을 특징으로 하는
반도체 소자.
- 제 3 항에 있어서,
상기 바이폴라 트랜지스터는,
상기 이미터 영역의 하부 영역에 생성되며, 상기 제 1 도전형 확장 영역에 연결되는 제 1 도전형 웰 정션을 포함하는 것을 특징으로 하는
반도체 소자.
- 제 3 항에 있어서,
상기 이미터 영역과 콜렉터 영역은, 2.5㎛~3.5㎛ 간격으로 형성되는 것을 특징으로 하는
반도체 소자.
- 제 3 항에 있어서,
상기 바이폴라 트랜지스터는,
상기 베이스 영역의 하부에 형성되는 제 1 도전형 웰을 더 포함하는 것을 특징으로 하는
반도체 소자.
- 제 3 항에 있어서,
상기 제 1 도전형 확장 영역과 제 2 도전형 확장 영역은,
드라이브 인 공정을 통해 형성되는 것을 특징으로 하는
반도체 소자.
- 삭제
- LDMOS 트랜지스터와 바이폴라 트랜지스터를 구비하는 반도체 소자를 제조하는 방법으로서,
상기 반도체 소자가 형성된 반도체 기판 상에 제 1 도전형 에피층을 형성하는 단계와,
상기 바이폴라 트랜지스터가 형성될 상기 제 1 도전형 에피층 일부 영역에 대해 제 2 도전형 불순물 이온 주입 공정을 실시하여 제 2 도전형 매몰층을 형성하는 단계와,
제 2 도전형 불순물 이온 주입 공정을 통해 상기 제 2 도전형 매몰층과 연결되는 제 2 도전형 고전압 웰을 형성하는 단계와,
상기 제 2 도전형 고전압 웰 내부에 제 2 도전형 깊은 싱크 영역을 형성하는 단계와,
상기 제 2 도전형 깊은 싱크 영역 내부에 N형 불순물층을 형성하여 가드링을 형성하는 단계와,
상기 제 2 도전형 매몰층과 접촉면을 갖으며, 상기 제 2 도전형 매몰층의 상부 일부 영역에 제 1 도전형 불순물 이온 주입 공정을 통해 제 1 도전형 확장 영역을 형성하는 단계와,
상기 제 1 도전형 확장 영역 내부에 제 2 도전형 불순물 이온 주입 공정을 통해 제 2 도전형 확장 영역을 형성하는 단계와,
상기 제 2 도전형 확장 영역 내부의 일부 영역과 상기 가드링과 제 1 도전형 확장 영역 사이에 제 1 도전형 불순물 이온 주입 공정을 실시하여 제 1 도전형 웰 정션과 제 1 도전형 웰을 형성하는 단계와,
제 2 도전형 불순물 이온 주입 공정을 실시하여 상기 제 1 도전형 웰 정션 내부에 이미터 영역을 형성함과 더불어 상기 제 2 도전형 확장 영역 내부에 상기 이미터 영역과 소정 거리만큼 이격된 콜렉터 영역을 형성하는 단계와,
상기 제 1 도전형 웰 내부에 제 1 도전형 불순물 이온 주입 공정을 실시하여 베이스 영역을 형성하는 단계를 포함하는
반도체 소자 제조 방법.
- 제 9 항에 있어서,
상기 콜렉터 영역을 형성하는 단계는,
상기 이미터 영역과 2.5㎛~3.5㎛ 거리만큼 이격되도록 상기 콜렉터 영역을 형성하는 것을 특징으로 하는
반도체 소자 제조 방법.
- 제 9 항에 있어서,
상기 제 1 도전형 웰 정션의 일부가 상기 제 1 도전형 확장 영역에 연결되도록 형성되는 것을 특징으로 하는
반도체 소자 제조 방법.
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