JPS632370A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、ＭＯＳＦＥＴを有する半導体装置に関し、
寄生バイポーラトランジスタの動作を抑制するようにし
たものである。

［発明の技術的背景とその問題点］ ＭＯ８ＦＥＴを有する従来の半導体装置を、ＣＭＯ８半
導体装置に例をとり第１１図〜第１３図を用いて説明す
る（以下これを第１の従来例という）。

第１１図中、１はｎ形のＳｉ半導体基板で、半導体基板
１の主面にｐウェル領域２が形成されている。ｐウェル
領域２内には、ｎ＋ソース領域３、およびｎ＋ドレイン
領域４が形成され、ソース・ドレイン領域３．４間にお
けるチャネル領域５上にゲート絶縁膜６を介してゲート
電極７が形成されて、ｎチャネルＭＯ８ＦＥＴ（以下ｎ
ＭＯ８のようにいう）８が構成されている。９はｐ＋ウ
ェルコンタクト領域である。なおｎＭＯ８８において、
チャネル領域５が形成されるｐウェル領域２がｐ形の基
板領域とされている。

一方、半導体基板１のｎ形基板領域（以下ｎ形基板領域
という場合も半導体基板と同一符号１を用いる）には、
ｐ＋ソース領域１２、およびｐ“ドレイン領域１３が形
成され、ソース・ドレイン領域１２．１３間におけるチ
ャネル領域１４上にゲート絶縁膜１５を介してゲート電
極１６が形成されて、ｐＭＯ３１７が構成されている。

１０はｎ＋基板コンタクト領域である。

１８はフィールド絶縁膜で、フィールド絶縁膜の下側に
は、奇生ＭＯ８の閾値電圧を高くしてチャネルカットを
行なうためのｎ領域１９、およびｎ領域２１がそれぞれ
形成されている。

ｎＭＯ８８と０ＭＯ８１７とは、−般的にゲート電極７
．１６同士が接続されてこれが入力端子２２とされ、ま
たドレイン領域４．１３同士が接続されてこれが出力端
子２３とされ、ざらに０ＭＯ８１７のソース領域１２、
ｎ＋％板コシコンタクト領域１０源電圧Ｖｄｄの電源端
子２４が接続され、ｎＭＯ８８のソース領域３、ｐ＋ウ
ェルコンタクト領域９が電位Ｖｓｓの低電位端子２５に
接続されてＣＭＯＳインバータが構成されている。

ＣＭＯ８半導体装置は、上記のようにｎ形の半導体基板
１の内部にｐ＋形のソース領域１２、ドレイン領域１３
、ｐ形のウェル領域２、およびｎ“形のソース領域３、
ドレイン領域４等の異なる導電形の領域が多数個作り込
まれている。このため半導体基板１の内部には、これら
の領域により、多くのバイポーラトランジスタが寄生的
に形成されている。

第１２図は、まずｐウェル領域２内のｎＭＯ５８の部分
に形成されるｎｐｎ形の奇生トランジスタＱ１を示すも
のである。Ｒ１はトランジスタＱ１のベース抵抗でｐウ
ェル領域２自身の抵抗によって形成される。

ＣＭＯＳインバータは、入力端子２２に加わる電圧がＶ
ｄｄ／２ｕｌ１７）、！：き、０ＭＯ８１７がオン状態
となってｎＭＯ３８のドレイン領域４に電源電圧ＶｄＣ
ｌが加わる。

そしてｎＭＯ８８は、入力電圧がＶｄｄ／２を超えるあ
たりからチャネル領域５が反転してドレイン・ソース間
に電流が流れる。

このときゲート電極７直下のドレイン領域４の端部近傍
に特に電界が集中して空乏層が広がり、この空乏層中で
加速されたキャリヤがｐウェル領域２を構成する３ｉの
結晶格子に衝突して電子、正孔対が発生する。

発生した電子は、ドレイン領域４側に吸い込まれるが、
正孔は基板領域（ｐウェル領域２）に注入され、ベース
抵抗Ｒ１を通ってｐ＋ウェルコンタクト領域９に到達す
る。このときのベース抵抗Ｒ１に流れる電流を１１とす
ると、ソース領域３に対し１１　・Ｒ１だけｐウェル領
域２の電位が上昇する。

電流１１が増加して、ｐウェル領域２の電位がｎ＋ソー
ス領域３およびｐウェル領域２間のビルトインポテンシ
ャル以上に上昇すると、ρウェル領域２およびｎ＋ソー
ス領域３間のｐｎ接合が順バイアスされて、トランジス
タＱ１にベース電流が流れる。

これによりトランジスタＱＩがオン動作し、そのコレク
タ・エミッタ間、即ちドレイン・ソース間に大電流が流
れる。この現象は一般にスイッチバック現象と呼ばれ、
ｎＭＯ８８のドレイン・ソース間耐圧が低下するという
問題点が生じる。

次いで第１３図は、ｎ形基板領域１およびｐウェル領［
２間に亘って寄生的に生じるｐｎｐ形のトランジスタＱ
２、およびｎｐｎ形のトランジスタＱ３を示すものであ
る。

ｐｎｐ形のトランジスタＱ２は、Ｉ）ＭＯ８１７の、ｐ
＋ソース領域１２をエミッタ、ｎ形基板領域１をベース
、およびρウェル領域２をコレクタとして形成されてい
る。またｎｐｎ形のトランジスタＱ３は、ｎＭＯ８８の
ｎ１ソース領域３をエミッタ、ｐウェル領域２をベース
、およびｎ形基板領域１をコレクタとして形成されてい
る。

上記両トランジスタＱ２　、Ｑ３の結合によりρｎ　ｐ
　ｎサイリスタ構造が構成されている。

Ｒ２−Ｒ５は、それぞれｎ形基板領域１、およびｐウェ
ル領域２で構成される抵抗である。

そして、このような奇生トランジスタＱ＋　、Ｑ２が形
成されているＣＭＯ８半導体装置に、いま出力端子２３
から電源電圧Ｖｄｄ以上の電圧値を持った（＋）ノイズ
が入った場合を考える。

〈＋）ノイズは、ドレイン領１４４．１３から基板領域
へ流れ込む。このとき特に問題になるのは、０ＭＯ８１
７のｐ＋ドレイン領域１３からｎ形基板領域１へ注入さ
れる正孔である。

注入された正孔は、ｎ形基板領域１中を拡散し、ｎ形基
板領域１中で電子と再結合して消滅するものもあるが、
ｎ形基板領域１が低不純物濃度であるため、かなりの最
の正孔がｐウェル領域２に到達する。到達する正孔の州
は、ｎ形基板領域１の正孔移動度μｐが大きいほど大き
い。

ｐウェル領域２に到達した正孔は、抵抗Ｒ５を通ってｐ
＋ウェルコンタクト領域９に流れ込む。

このときの正孔電流を１２とすると、ｐウェル領域２の
電位はＩ２　・Ｒ５だけ上昇する。この上昇電位が、ｎ
ＭＯ８８のｎ＋ソース領域３１１５よびｐウェル領域２
間のビルトインポテンシャル以上になると、ｐウェル領
域２およびｎ＋ソース領域３のｐｎ接合が順バイアスさ
れてトランジスタＱ３がオン動作する。

このときトランジスタＱ３のコレクタ電流は、トランジ
スタＱ２のベース電流となり、トランジスタＱ２もオン
動作する。そしてトランジスタＱ２のコレクタ電流は、
トランジスタＱ３のベース゛電流となるので両トランジ
スタＱ２　、Ｑ３の系に正帰還がかかる。

このようにして両トランジスタＱ２　、Ｑ３がともにオ
ン状態になると、この両トランジスタＱ２、Ｑ３は、前
記のようにサイリスタ構造を構成しているので、電源を
一旦切らない限り元の状態に復帰しないというラッチア
ップの現象が発生し、電源端子２４および低電位端子２
５間に大電流が流れる。

次に出力端子２３に（−）ノイズが入った場合を考える
。

このとき特に問題になるのは、ｎＭＯ８８のドレイン領
域４からｐウェル領域２に注入される電子電流である、 注入された電子は、ｐウェル領域２中を拡散し、ｐウェ
ル領域２中の正孔と再結合して消滅するものもあるが、
その殆んどはｎ形基板領域１に到達する。到達する電子
の量は、ｐウェル領域２中の電子移動度μｅが大きいほ
ど大きい。

ｐウェル領域２中の電子移動度μｅは、ｎ形基板領域１
中の正孔移動度μｐと比べて大きく、ｎ形基板領域１に
到達する電子の邑は非常に多い。

ｎ形基板領域１に入った電子は、抵抗Ｒ２、Ｒ３を通っ
てｎ＋基板コンタクト領域１０へ流れ出る。

このときの電子電流をＩ３とすると、０ＭＯ８１７のソ
ース領域１２に対しｎ形基板領域１の電位が１３　・（
Ｒ２＋Ｒ３）だけ下る。この電位降下によりトランジス
タＱ２がオン動作し、このトランジスタＱ２のオン動作
により前記と同様にして２個のトランジスタＱ２　、Ｑ
３の系に正帰還がかかり、両トランジスタＱ２　、Ｑ３
がともにオン状態となる。

以上のように、ＣＭＯ８半導体半導体装子の半導体基板
１の内部に多くの寄生バイポーラトランジスタが形成さ
れており、基板領域１、またはｐウェル領域２内に注入
されるキャリヤがトリがとなって、これらの奇生トラン
ジスタがオン動作してしまう。この結果は、素子領域に
過大な電流が流れ、半導体装買が誤動作するばかりか、
この過大電流による電力損失が許容量を超えると素子破
壊に至るおそれがある。

そこで寄生バイポーラトランジスタをオン動作させない
ため、従来からいくつかの対策が講じられている。その
対策例をあげると次のようなもの゛がある。

（イ）　前記第１３図中のトランジスタＱ２、Ｑ３のベ
ース濃度を上げてそのベース抵抗を下げ、トランジスタ
Ｑ２　、Ｑ３をターン・オンしにくくする。

（ロ）　ｎ形基板領域１中のｐ＋領域１２．１３からｐ
ウェル領域２をできるだけ離す。

（ハ）　ｐウェル領域２の深さを深くして、ｐウェル領
域２中のｎ＋領域３．４からｎ形基板領域１を離ず。

次にこのような対策の採られた第２の従来例を第１４図
を用いて説明する。

この従来例は、０ＭＯ８１７のｐ＋ドレイン領域１３と
、ｐウェル領域２との間に、比較的面積の大きいｎ＋コ
ンタクト領１ｉｉ！４１を形成してこれにＮ源雷圧Ｖｄ
ｄを加え、またｐウェル領域２中には、ｌ）ＭＯ８１７
の形成されている側にｐ＋シコンクト領域４２を形成し
、これを低電位Ｖｓｓとしたものである。

ｎ＋コンタクト領域４１の形成により、ｎ形基板領域１
中のｐ＋領域１２．１３からｐウェル領域２が離される
。

またｐウェル領域２中へのｐ＋シコンクト領域４２の形
成により、トランジスタＱ３のベース抵抗が下げられる
。

いま、（＋）ノイズにより、０ＭＯ８１７のｐ１ドレイ
ン領域１３からｎ形基板領域１へ正孔が注入された場合
、正孔はｎ形基板領域１中を拡散する。このときｎ“コ
ンタクト領域４１の形成によりｐウェル領域２までの距
離が増し、ｎ形基板領域１中で電子と再結合する確率が
高くなってｐウェル領域２に到達する正孔の伍が少なく
なる。

ｐウェル領域２に到達した正孔は、ｐウェル領域２中を
流れてｐウェル領域２の電位上昇を引き起すが、ｐ′″
コンタクト領域４２の存在により、第１３図中の抵抗Ｒ
５に相当するベース抵抗が小さくなっているので、その
電位上昇は低くなり、トランジスタＱ３のオン動作が抑
制される。

また（−）ノイズにより、ｎＭＯ８８のドレイン領域４
からｐウェル領域２に電子が注入された場合、電子はｐ
ウェル領域２を拡散してｎ形基板領域１に到達する。

ｎ形基板領域１に到達した電子は、ｎ形基板領域１を流
れてその電位低下を引き起すが、ｎ＋コンタクト領域４
１の存在により、第１３図中の抵抗Ｒ２、Ｒ３に相当す
る抵抗が小さくなっているので、その電位低下は少なく
なり、トランジスタＱ２のオン動作が抑制される。

しかしながら第２の従来例にあっては。９ＭＯ８１７の
素子領域とｐウェル領域２との間に比較的面積の大きい
ｎ１コンタクト領域４１が形成され、ざらにｐウェル領
域２中にはｐ＋コンタクト領ｒ４４２が形成されていた
ため、チップ面積が大きくなってコスト高を沼く等の問
題点があった。

次いで第１５図にはラッチアップ等に対する対策の施さ
れた第３の従来例を示す。

この従来例は、半導体基板として高不純物濃度のｎ”Ｗ
板（サブストレート）１１上にｎ形のエピタキシャル層
を成長させたエピタキシャル基板を用いたものである。

ｎ形のエピタキシャル層がｎ形基板領域１とされ、ｎ形
エピタキシャル層中にｐウェル領域２が形成されている
。

高不純物濃度のｎ４′基板１１の存在により前記第１３
図中の抵抗Ｒ３、Ｒ４が低抵抗とされている。

したがって出力端子２３に（−）ノイズが入ったとき、
ｎ形基板領域１に電子電流■３が流れ込んでもｎ形基板
領域１の電位変動Ｉ３　・（Ｒ２中Ｒ３）を少なくする
ことができる。

しかしながら第３の従来例では、前記第１２図中の抵抗
ＲＩ、および第１３図中の抵抗Ｒ２、Ｒ５等については
低抵抗化されないので、寄生トランジスタＱ＋　、Ｑ２
　、Ｑ３のオン動作を十分に抑１、ｌＪすることばでき
ず、エピタキシャル成長工程の分だけコスト高を招くと
いう問題点があった。

［発明の目的］ この発明は、上記事情に基づいてなされたもので、チッ
プ面積を大にすることなく、寄生トランジスタの動作を
抑制することのできる半導体装置を提供することを目的
とする。

［発明の概要］ この発明は上記目的を達成するために、チャネ　　。

ルが形成される一導電形の基板領域に反対導電形のソー
ス領域およびドレイン領域を形成し、ソース・ドレイン
領域間におけるチャネル領域上にゲート絶縁膜を介して
ゲート電極を形成したＭＯＳＦＥＴを有する半導体装置
において、ＭＯＳＦＥＴの形成領域の側方近傍における
基板領域に、基板領域と同−導電形で高不純物濃度の多
結晶シリコン領域を該ソース領域およびドレイン領域よ
りも深く形成し、これをソース領域と同電位にすること
により、寄生トランジスタのベース抵抗等を減少さＵて
寄生トランジスタの動作を抑制するようにしたものであ
る。

［発明の実施例］ 以下この発明を図面に基づいて説明する。第１図〜第４
図は、この発明の第１実施例を示す図である。この実施
例は、この発明をＣＭＯ８半導体装置に適用したもので
ある。

第１図はＣＭＯ８半導体装置の縦断面図、第２図の（ａ
）〜（ｈ）は製造工程の一例を示す工程図、第３図はｐ
ウェル領域内のｎＭＯ８の部分に形成される奇生トラン
ジスタを示す図、第４図はｎ形基板領域およびｐウェル
領域間に亘って形成される奇生トランジスタを示す図で
ある。

なお第１図〜第４図、および後述の他の実施例を示す第
５図〜第１０図において、前記第１１図〜第１５図に示
す部材および部位等と同一ないし均等のものは、前記と
同一符号を以って示し重複した説明を省略する。

まず構成を説明すると、この実施例においては、ｐウェ
ル領域２内にｎＭＯ８８のｎ＋ソース領域３の側方近傍
位置、およびｐＭＯ５１７どの境界領域近傍位置に、そ
れぞれｎ＋ソース領域３およびｎ＋ドレイン領域４より
も深く多結晶シリコン領域２６．２７が形成されている
。

多結晶シリコン領［２６，２７は、ｐウェル領域（雄板
領域）２と同一導電形の不純物が高濃度にドープされて
ｎ１形とされている。

ｎ＋ソース領域３の側方近傍に形成された多結晶シリコ
ン領域２６は、当該ｎ１ソース領域３と共通接続されて
低電位Ｖｓｓが加えられている。

而してｐ＋多結晶シリコン領域２６は、前記第１１図に
おけるｐ“ウェルコンタクト領域９のコンタクト機能も
備えている。

他の多結晶シリコン領域２７についても、低電位Ｖｓｓ
が加えられている。

またＤＭＯ３１７の形成されているｎ形基板領域１の部
分についても、上記とほぼ同様に、０ＭＯ８１７のｐ＋
ソース領１４１２の側方近傍位置、およびｐウェル領域
２の側方に相当する位置に、それぞれｐ４ソース領域１
２およびｐ＋ドレイン領域１３よりも深く多結晶シリコ
ン領域２８．２９が形成されている。

多結晶シリコン領１ｉｉ！２８．２９は、ｎ形基板領域
１と同一導電形の不純物が高濃度にドープされてｎ１形
とされている。

ｐ＋ソース領域１２の側方近傍に形成された多結晶シリ
コン領域２８は、当該ｐ＋ソース領域１２と共通接続さ
れて電源電圧Ｖｄｄが加えられている。而してｎ＋多結
晶シリコン領域２８は、前記第１１図におけるｎ＋基板
コンタクト領域１０のコンタクト機能も備えている。

他の多結晶シリコン領域２９についても、電源電圧Ｖｄ
ｄが加えられている。

次いで製造工程の一例を第２図の（ａ）〜（ｈ）を用い
て概説する。なお以下の説明において（ａ）〜（ｈ）の
各項目記号は、第２図の（ａ）〜（ｈ＞にそれぞれ対応
する。

（ａ）　　ｎ形の半導体基板１の主面にプロテクト用の
酸化膜を形成したのち、ｐ形つェル領域を形成する位置
にボロン（Ｂ）をイオン注入する。

（ｂ）　　多結晶シリコン領域を設ける所要位置に公知
のＲＩＥ法によりたて溝３１を形成する。

（Ｃ）　　イオン注入したボロン（Ｂ）を熱処理により
拡散してｐウェル領域２を形成する。

（ｄ）　　ＣＶＤ法により多結晶シリコンを溝３１内に
埋込むように堆積する。

（ｅ）　　素子領域以外の部分にフィールド絶縁膜（酸
化膜）１８を形成する。

（ｆ）　　ゲート絶縁ＩＩ！Ｉ（ゲート酸化膜〉６．１
５およびゲート電極７．１６を形成する。

（ｌ　　ｎＭＯ８８のソース領域、ドレイン領域、およ
びｎ形基板領域１内の多結晶シリコン埋込み領域にリン
（Ｐ）又はヒ素（ＡＳ）のｎ形不純物をイオン注入する
。

一方、ｐＭＯ３１７のソース領域、ドレイン領域、およ
びｐウェル領域２内の多結晶シリコン埋込み領域にボロ
ン（Ｂ）をイオン注入する。

（１１）　　熱処理によりイオン注入した不純物を拡散
してｎＭＯ３８のソース領域３、ドレイン領１１！４．
０ＭＯ８１７のソース領域１２、ドレイン領［１３、お
よび各多結晶シリコン領域２６．２７．２８．２９を形
成する。

多結晶シリコン中の不純物の拡散係数は、ｎ形基板領域
１等の単結晶シリコン中のそれと比較すると非常に大き
い。このため多結晶シリコン領域中においては、不純物
は横方向に大きく拡散することはなく、その深い領域ま
で容易に拡散される。

次に第３図および第４図を用いて作用を説明する。

第３図は、ｐウェル領域２内のｎＭＯ８８の部分に形成
される奇生トランジスタＱ！を示すもので、前記第１の
従来例における第１２図に相当する。

この実施例では、ｎ１ソース領域３よりも深く形成され
た高不純物濃度の多結晶シリコン領域２７により、トラ
ンジスタＱ１のベース抵抗Ｒ６が、前記第１２図のベー
ス抵抗Ｒ１と比べると極めて小さくなっている。

そしてゲート電極７に所要の正電圧が加えられるとチャ
ネル領域５が反転してドレイン・ソース間に電流が流れ
る。

このときゲート電極７直下のドレイン領域４の端部近傍
に特に電界が集中して空乏層が広がり、この空乏層中で
加速されたキャリヤがｐウェル領域２の３ｉ結晶格子に
衝突して電子、正孔対が発生する。

発生した電子は、ドレイン領域４側に吸い込まれるが、
正孔はｐウェル領域２に注入され、ベース抵抗Ｒ６を通
ってｐ＋ウェルコンタクト領域を兼ねる多結晶シリコン
領域２６に流れる。

ベース抵抗Ｒ６に流れる正孔電流を１＋　とすると、ｐ
ウェル領域２は、ソース領域３に対して１１　・Ｒ６だ
け電位が上昇する。しかしベース抵抗Ｒ６は、前記のよ
うに極めて小さくされているので、電位上昇１１　・Ｒ
６が小さくなってトランジスタＱ１のオン動作すること
が抑制され、スイッチバック現象の発生が防止される゛
。

上記のｐウェル領域（基板領域）２内に注入される正孔
は、特に基板領域の下方に向って多く注入されるので、
深く形成された多結晶シリコン領域２６は、トランジス
タＱ１のベース抵抗Ｒ６を減少させる上で極めて有効で
ある。

而して寄生トランジスタＱ１が動作してｎＭ。

Ｓ８のドレイン・ソース間耐圧が低下するという現象が
防止される。

次いで第４図は、ｎ形基板領域１およびｐウェル領域２
間に亘って寄生的に生じるｐｎｐ形のトランジスタＱ２
、およびｎｐｎ形のトランジスタＱ３を示すもので、前
記第１の従来例における第１３図に相当するものである
。

この実施例においては、まずｎＭＯ８８の素子領域と、
ＤＭＯ８１７の素子領域との間に形成されている多結晶
シリコン領域２７．２９により、ｎ形基板領域１および
ｐウェル領域２相互間における少数キャリヤの移動が抑
制される。

即ち多結晶シリコン中には、シリコン原子の未結合手が
多く存在しており、単結晶シリコンと比べて少数キャリ
ヤの移動度は１／１０以下程度である。

このため（＋）ノイズによりｐＭＯ８１７のｐ１ドレイ
ン領［１３からｎ形基板領域１へ注入されてｐウェル領
域２に流れる正孔がｎ＋、多結晶シリコン領域２９でト
ラップされ、また（−〉ノイズによりｎＭＯ８８のｎ＋
ドレイン領域４からｐウェル領域２へ注入されてｎ形基
板領１ｉｉｔ１へ流れる電子がｐ＋多結晶シリコン領域
２７でトラップされる。

したがって各寄生トランジスタＱ２　、Ｑ３がオン動作
するためのトリガとなるｐウェル領域２中の正孔電流Ｉ
２、およびｎ形基板領域１中の電子電流Ｉ３が極めて少
なくなる。

またｎＭＯ８８のｎ＋ソース領域３側方に形成された多
結晶シリコン領域２６によりトランジスタＱ３のベース
抵抗Ｒ７が低減され、−方、ｌ）Ｍ○Ｓ１７側において
は、そのｐ＋ソース領域１２側方に形成された多結晶シ
リコン領域２８により、トランジスタＱ２のベース抵抗
がほぼＲ３のみに低減される。

したがって前記のｐウェル領域２中の正孔電流１２、お
よびｎ形基板領域１中の電子電流Ｉ３の低減効果と、各
トランジスタＱ２　、　Ｑ’３のベース抵抗の低減効果
とが相まって、ｐつエル領域２、またはｎ形基板領域１
の電位変動が顕著に抑えられ、各トランジスタＱ２　、
Ｑ３のオン動作が抑制される。

而してＣＭＯ８半導体装置におけるラッチアップ現象の
発生が防止される。

次いで第５図〜第７図の（ａ）〜（ｆ＞には、この発明
の第２実施例を示す。

この実施例は、ｐウェル領域２の側方境界部に多結晶シ
リコン領域３２．３３を形成して、当該多結晶シリコン
領１４３２．３３を素子弁ｍ領域としても兼用し、この
多結晶シリコン領域３２．３３上にフィールド酸化膜（
フィールド絶縁膜）１８を形成したものである。

この実施例の製造工程の一例を第７図の（ａ）〜（ｆ）
を用いて説明する。なお以下の説明において（ａ）〜（
ｆ）の各項目記号は、第７図の（ａ）〜（、ｆ　）にそ
れぞれ対応する。

（ａ）　　ｎ形の半導体基板１の主面にプロテクト用の
酸化膜を形成したのち、ｐ形つェル領域を形成する位置
にボロン（Ｂ）をイオン注入する。

（ｂ）　　ｐウェル領域の境界部となる素子分離領域に
ＲＩＥ法によりたて溝３４を形成する。

（Ｃ）　　イオン注入したボロン（Ｂ）を熱処理により
拡散してｐウェル領域２を形成する。このときｐウェル
領域２の境界部には溝３４が形成されているので、ｐウ
ェル領域２の横方向拡散が抑えられる。

（ｄ）　　ＣＶＤ法により多結晶シリコンを溝３４内に
埋込むように堆積する。

（ｅ）　　チャネルカット用のｐ領域およびｎ領域形成
のためのボロンおよびリンをイオン注入する。

（ｆ）　　多結晶シリコン領域３２．３３上に熱酸化に
よりフィールド酸化ｌｌ１１８を形成する。このとぎ多
結晶シリコンの酸化速度は、単結晶シリコンの酸化速度
と比べて大きいので、前記第１１図等に示すようにｎ形
基板領域１等の表面部に直接フィールド酸化膜を形成す
るのと比べると、低温、且つ短時間で所要厚さのフィー
ルド酸化膜１８を形成することができる。その後素子領
域に０ＭＯ５８、およびｐＭＯ８１７を形成する。

作用を説明すると、多結晶シリコン領域３２は、前記第
１実施例における多・結晶シリコン領域２７等と同様に
、ｐウェル領域２およびｎ形基板領域１間における少数
キャリヤのストッパとして作用し、ＣＭＯ８半導体装置
におけるラッチアップ現象の発生が防止される。

またこの実施例では、第６図に示すように、フィールド
酸化膜１８の下側に形成されるｎチャネルの奇生ＭＯ８
のチャネル部分が多結晶シリコン領域３２により形成さ
れる。

ここで−般にＭＯＳＦＥＴを多結晶シリコンで形成する
と、基板領域が同一不純物濃度の場合、単結晶シリコン
で形成したＭ　ＯＳ　Ｆ　Ｅ　Ｔよりも閾値電圧が高く
なることが知られている。

このためこの実施例では奇生ＭＯ３の閾値電圧が高くな
り、チャネルｈットが一層有効に行なわれる。

したがって寄生ＭＯ８の閾値電圧を従来例と同じ程度の
値にする場合には、チャネルカット用のｐ領域１９およ
びｎ領域２１の不純物濃度を低くすることができる。

そしてＭＯＳ　Ｆ　Ｅ　Ｔのドレイン領域と、基板領域
、またはｐウェル領域間の耐圧は、トレイン領域とチャ
ネルカット用領域間の耐圧により決まるため、この実施
例によれば、各ドレイン領域４．１３と、ｎ形基板領域
１またはｐウェル領域２間の耐圧を向上させるこができ
る。

また製造工程において、ｐウェル領域２の横方向拡散が
溝３４によって抑えられるので、素子パターンをより一
層微細化することができる。

而してこの実施例によれば、寄生トランジスタＱ１、Ｑ
２、Ｑ３の動作を抑止することができるとともに、より
一層のドレイン耐圧の向上、および素子の微細化を図る
ことができるという利点がある。

第８図には、この発明の第３実施例を示す。この実施例
は、ｐウェル領域２の側方境界部に多結晶シリコン領域
３２．３３を形成し、これを素子分離領域として兼用す
る等の点は、前記第２実施例（第５図）の構成と同様で
ある。

この実施例で前記第２実施例と異なる点は、半導体基板
として高不純物濃度のｎ＋基板（サブストレート）１１
上にｎ形エピタキシャル層を成長させたエピタキシャル
基板を用いた点である。

この実施例では、ｎ形エピタキシャル層がｎ形基板領域
１とされ、ｎ形エピタキシャル層中にｐウェル領域２が
形成されている。

そして高不純物濃度の各多結晶シリコン領域２６．２８
．３２．３３は、ｎ＋基板１１に達するような深さに形
成されている。

この実施例によれば前記第１実施例（第４図）における
抵抗Ｒ３、Ｒ４、Ｒ７もｎ＋基板１１により低抵抗化さ
れるので、前記第１、第２の各実施例と比べると、ＤＭ
Ｏ３１７のｐ＋ドレイン領域１３からｎ形基板領域１へ
注入される正孔、またはｎＭＯ８８のｎ４ドレイン領域
４からｐウェル領域２へ注入される電子によって生じる
ｐウェル領域２、またはｎ形基板領域１の電位上昇が、
さらに小さくなって寄生トランジスタＱ２　、Ｑｓ等の
動作が一層確実に抑制されるという利点がある。

第９図、および第１０図の（ａ）〜（ｄ）には、この発
明の第４実施例を示す。

この実施例は、前記第３実施例（第８図）のＣＭＯ８半
導体装置を簡単な工程で作製できるようにしたものであ
る。

第９図中、３５ａ、３５ｂ、３５ｃ、３５ｃｌは各多結
晶シリコン領域２６．２８．３２．３３の下地絶縁膜（
酸化膜）で、当該各多結晶シリコン領域２６．２８．３
２．３３は、下地絶縁膜３５ａ、３５ｂ、３５ｃ、３５
ｄ上にｎ形基板領域１形成のためのｎ形エピタキシャル
層の成長工程で同時に形成される。

次に製造工程の一例を第１０図の（ａ）〜（ｄ）を用い
て概説する。

（ａ）　　ｎ＋基板（サブストレート）１１上に絶縁膜
を形成する。

（ｂ）　　多結晶シリコン領域が形成される所定の部位
に下地絶縁膜３５ａ、３５”ｂ、３５Ｃが残るようにフ
ォトエツチング法により絶縁膜をパターニングする。

（Ｃ）　　下地絶縁ｉ！３５ａ、３５１）、３５ｃの形
成されたｎ＋基板１１上にｎ形エピタキシャル層を成長
させる。

このときエピタキシャル層の下地依存性により、下地絶
縁膜３５ａ、３５ｂ、３５ｃの上部のみに多結晶シリコ
ンが成長し１．他の部分には単結晶のエピタキシャル層
が成長する。

（ｄ）　　前記第７図の（ｅ）以下の工程と同様にして
フィールド酸化膜１８、ｎＭＯ８８、およびＤＭＯ８１
７等を形成する。

この実施例における下地絶縁膜３５ａ、３５１）。

３５ｃは、ごり薄り形成すればよいので、寄生トランジ
スタＱ２．０３等の動作抑制作用については、前記第３
実施例とほぼ同様である。

第４実施例によれば、半導体基板の上部から溝を形成す
る工程が省略できるので、多結晶シリコン領域の形成工
程が簡単になるという利点がある。

［発明の効果コ 以上説明したように、この発明によれば、ＭＯＳＦＥＴ
の形成領域の側方近傍における基板領域に、該基板領域
と同一導電形で高不純物濃度の多結晶シリコン領域をソ
ース領域およびドレイン領域よりも深く形成し、これを
ソース領域と同電位にしたので、寄生トランジスタのベ
ース抵抗等が減少して奇生トランジスタの動作が抑制さ
れ、ドレイン耐圧の低下が防止されるとともに、ラッチ
アップ等に対する耐量が改善されるという利点がある。

また多結晶シリコン領域は、基板領域の深さ方向に形成
するという手段を採ったのでチップ面積を格別大にする
ことはないという利点がある。

【図面の簡単な説明】

第１図はこの発明に係る半導体装置の第１実施例を示す
縦断面図、第２図は同上第１実施例の製造工程の一例を
示す工程図、第３図は同上第１実施例におけるｐウェル
領域内に形成される寄生トランジスタを示す図、第４図
は同上第１実施例におけるｎ形基板領域およびｐウェル
領域間に亘つて形成される奇生トランジスタを示す図、
第５図はこの発明の第２実施例を示す縦断面図、第６図
は寄生ＭＯ８を説明するため第５図の一部を取出して示
す図、第７図は同上第２実施例の製造工程の一例を示す
工程図、第８図はこの発明の第３実施例を示す縦断面図
、第９図はこの発明の第４実施例を示す縦断面図、第１
０図は同上第４実施例の製造工程の一例を示す工程図、
第１１図は半導体装置の第１の従来例を示す縦断面図、
第１２図は同上第１の従来例におけるｐウェル領域内に
形成される奇生トランジスタを示す図、第１３図は同上
第１の従来例におけるｎ形基板領域およびｐウェル領域
間に亘って形成される寄生トランジスタを示す図、第１
４図は第２の従来例を示す縦断面図、第１５図は第３の
従来例を示す縦断面図である。 １：半導体基板（ｎ形基板領域）、 ２：ｐウェル領域、 ３　：　ｎＭＯ８のソース領域、 ４　：　ｎＭＯ８のドレイン領域、 ５．１４：チャネル領域、 ６．１５：ゲート絶縁膜、 ７．１６：ゲート電極、 ８　：　ｎＭＯ８゜ １２　：　ｐＭＯｓのソース領域、 １３　：　０ＭＯ８のドレイン領域、 １７　：　０ＭＯ８゜ ２６．２７．２８．２９．３２．３３：多結晶シリコン
領域。 代理人　　弁理ｔ　　三　好　　保　男第２図（ｂ）　
　　　　　　　　　　ス２図（９）第２図（ｄ） 嘉２図（ｅ） ３ｒｙＪ 嘉４図 逼５図 省６図 ］　　　　　３ン 第８図 第９図 萬１１図 第１：’国富１３図１１ 第１５図

Claims (1)

【特許請求の範囲】
1. チャネルが形成される一導電形の基板領域に反対導電形
   のソース領域およびドレイン領域を形成し、ソース・ド
   レイン領域間におけるチャネル領域上にゲート絶縁膜を
   介してゲート電極を形成したＭＯＳＦＥＴを有する半導
   体装置において、ＭＯＳＦＥＴの形成領域の側方近傍に
   おける基板領域に、該基板領域と同一導電形で高不純物
   濃度の多結晶シリコン領域を該ソース領域およびドレイ
   ン領域よりも深く形成し、ソース領域と同電位にしたこ
   とを特徴とする半導体装置。