JPS6074561A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
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- JPS6074561A JPS6074561A JP58181948A JP18194883A JPS6074561A JP S6074561 A JPS6074561 A JP S6074561A JP 58181948 A JP58181948 A JP 58181948A JP 18194883 A JP18194883 A JP 18194883A JP S6074561 A JPS6074561 A JP S6074561A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 35
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- 230000004888 barrier function Effects 0.000 claims abstract description 7
- 230000005669 field effect Effects 0.000 claims 2
- 239000000758 substrate Substances 0.000 abstract description 18
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はＣＭＯ３半導体装置に関するものである。
発明の背景
０ＭＯ３はＰチャンネル形とＮチャンネル形のＭＯＳ）
ランジスタで回路を構成した相補形回路である。この回
路はその構成上消費電力が小さく、かつ高速動作が可能
であるため、集積度を上げた大規模集積回路を構成する
ために広く利用されている。
ランジスタで回路を構成した相補形回路である。この回
路はその構成上消費電力が小さく、かつ高速動作が可能
であるため、集積度を上げた大規模集積回路を構成する
ために広く利用されている。
ところで、集積度を上げる場合、回路パターン寸法を小
さくすることが必要であるが、技術的に限度があり、現
在可能とされている最低のものでも１ミクロン程度まで
である。
さくすることが必要であるが、技術的に限度があり、現
在可能とされている最低のものでも１ミクロン程度まで
である。
従来技術と問題点
従来のＣＭＯ３半導体装置では、ＭＯＳ）ランジスタの
ソースとドレインが拡散層により形成されている。この
拡散層の形成には、マスクパターンを用いるが、そのウ
ェハ面に沿っての広がりは、パターン寸法だけでなく、
拡散層の深さにも左右されるようになる。従って、ＣＭ
Ｏ３半導体装置の製造に当りでは、パターン寸法を小さ
くし、かつソース、ドレインの拡散層を出来る丈浅くす
ることが望まれる。
ソースとドレインが拡散層により形成されている。この
拡散層の形成には、マスクパターンを用いるが、そのウ
ェハ面に沿っての広がりは、パターン寸法だけでなく、
拡散層の深さにも左右されるようになる。従って、ＣＭ
Ｏ３半導体装置の製造に当りでは、パターン寸法を小さ
くし、かつソース、ドレインの拡散層を出来る丈浅くす
ることが望まれる。
ところで、この種の装置では、配線のための金属にアル
ミニュームを用いて装置のコスト低減を図っている。し
かし、アルミニュームは活性が強いため、上述のような
拡散層上にアルミニューム配線を付与した場合、アルミ
ニュームが拡散層と反応して拡散層に入り込み、拡散層
が浅すぎるときには、サブストレートにまで経ってショ
ートを生じるようになる。
ミニュームを用いて装置のコスト低減を図っている。し
かし、アルミニュームは活性が強いため、上述のような
拡散層上にアルミニューム配線を付与した場合、アルミ
ニュームが拡散層と反応して拡散層に入り込み、拡散層
が浅すぎるときには、サブストレートにまで経ってショ
ートを生じるようになる。
そこで、一般には上述のようなショートが生じない程度
の深さに拡散層を形成しているが、この程度の深さまで
拡散を行うと、その面方向法がりはマスクパターン寸法
の倍近くまでなってしまい、これが高集積化を図る上で
の大きな障害となっていた。
の深さに拡散層を形成しているが、この程度の深さまで
拡散を行うと、その面方向法がりはマスクパターン寸法
の倍近くまでなってしまい、これが高集積化を図る上で
の大きな障害となっていた。
発明の目的
本発明は上記にかんがみなされたもので、上記の欠点を
解消してより一層の高集積化を図れるようにしたＣＭＯ
３半導体装置を提供することを目的とする。
解消してより一層の高集積化を図れるようにしたＣＭＯ
３半導体装置を提供することを目的とする。
発明の構成
本発明は上記の目的を達成するために、ソースおよびド
レインをショットキーバリアダイオードで形成するか、
またはソースおよびドレインを浅い拡散で行ないそのう
えにショットキーダイオード形成用の金属をおいている
。
レインをショットキーバリアダイオードで形成するか、
またはソースおよびドレインを浅い拡散で行ないそのう
えにショットキーダイオード形成用の金属をおいている
。
発明の実施例
以下、本発明を実施例により説明する。
第１図は本発明の一実施例を示す断面図である。
１はＮ型半導体からなるサブストレートであり、サブス
トレート１には拡散によりＰ−ウェル層２を形成しであ
る。サブストレート１には、またチャンネルストッパと
して作用する環状のＮ＋拡散層３が設けてあり、Ｐ−ウ
ェル層２にはチャンネルストッパとして作用する環状の
Ｐ＋拡散層５が設けである。
トレート１には拡散によりＰ−ウェル層２を形成しであ
る。サブストレート１には、またチャンネルストッパと
して作用する環状のＮ＋拡散層３が設けてあり、Ｐ−ウ
ェル層２にはチャンネルストッパとして作用する環状の
Ｐ＋拡散層５が設けである。
サブストレート１のＮ＋拡散Ｎ３の内側には、所定間隔
を隔てて例えばプラチナシリコン（ＰｔＳｔ）を例えば
蒸着により付着してＰチャンネル側ドレイン７とＰチャ
ンネル側ソース８とが設けである。
を隔てて例えばプラチナシリコン（ＰｔＳｔ）を例えば
蒸着により付着してＰチャンネル側ドレイン７とＰチャ
ンネル側ソース８とが設けである。
Ｐ−ウェル層２のＰ＋拡散層５の内側には、所定間隔を
隔てて例えばチタン（ＴＩ）を例えば蒸着により付着し
てＮチャンネル側ソース９とＮチャンネル側ドレイン１
０とが設けである。
隔てて例えばチタン（ＴＩ）を例えば蒸着により付着し
てＮチャンネル側ソース９とＮチャンネル側ドレイン１
０とが設けである。
一方、Ｎ＋拡散層３の一部とドレイン７の一部とにまた
がりかつサブストレート１上に３ｉ０ａからなる絶縁層
１１−１、ドレイン７の一部とソース８の一部とにまた
がりかつサブストレート１上にＳｉｇｈからなる絶縁層
１１−２、ソース８の一部とソース９の一部とにまたが
りかつサブストレート１およびＰ−ウェル層２上に３ｉ
０２からなる絶縁層１１−３、ソース９の一部とドレイ
ン１０の一部とにまたがりかつＰ−ウェル層２上に５ｉ
Ｏｅからなる絶縁層１１−４、ドレイン１０の一部とＰ
＋拡散層６の一部とにまたがりかつＰ−ウェル層２上に
ＳＩＯ＊からなる絶縁層１１−５が形成しである。
がりかつサブストレート１上に３ｉ０ａからなる絶縁層
１１−１、ドレイン７の一部とソース８の一部とにまた
がりかつサブストレート１上にＳｉｇｈからなる絶縁層
１１−２、ソース８の一部とソース９の一部とにまたが
りかつサブストレート１およびＰ−ウェル層２上に３ｉ
０２からなる絶縁層１１−３、ソース９の一部とドレイ
ン１０の一部とにまたがりかつＰ−ウェル層２上に５ｉ
Ｏｅからなる絶縁層１１−４、ドレイン１０の一部とＰ
＋拡散層６の一部とにまたがりかつＰ−ウェル層２上に
ＳＩＯ＊からなる絶縁層１１−５が形成しである。
絶縁層１１−１をまたがってＮ＋拡散層３およびドレイ
ン７上にはアルミニューム（／ｌ）からなるドレイン電
極１２が、絶縁層１１−２上の一部には一部がドレイン
７およびソース８に絶縁層１１−２をはさんで対向する
ようにＡＮ又はボ゛リシリコンからなるゲート電極１３
が、絶縁層１１−２をまたがってソース８および９上に
はＡβからなるソース電極１４が、絶縁層１１−４上の
一部には一部がソース９およびドレイン１０に絶縁層１
１−４をはさんで対向するようにＡβ又はポリシリコン
からなるゲート電極１５が、絶縁層１１−４をまたがっ
てドレイン１０およびＰ＋拡散層６上にはＡＮからなる
ドレイン電極ｌＯがそれぞれ例えば蒸着により付着しで
ある。
ン７上にはアルミニューム（／ｌ）からなるドレイン電
極１２が、絶縁層１１−２上の一部には一部がドレイン
７およびソース８に絶縁層１１−２をはさんで対向する
ようにＡＮ又はボ゛リシリコンからなるゲート電極１３
が、絶縁層１１−２をまたがってソース８および９上に
はＡβからなるソース電極１４が、絶縁層１１−４上の
一部には一部がソース９およびドレイン１０に絶縁層１
１−４をはさんで対向するようにＡβ又はポリシリコン
からなるゲート電極１５が、絶縁層１１−４をまたがっ
てドレイン１０およびＰ＋拡散層６上にはＡＮからなる
ドレイン電極ｌＯがそれぞれ例えば蒸着により付着しで
ある。
以上の如く構成した本発明の一実施例においては、ドレ
イン７およびソース８はｐｔｓｔで構成されてサブスト
レート１とによりショットキーバリアダイオード（Ｓ
Ｂ Ｄ）が形成され、かつソース９およびドレイン１０
はＴｌで構成されてＰ−ウエル層２との間にＳＢＤが形
成され、第２図に示す如＜ＣＭＯ３ＦＥＴが構成される
。
イン７およびソース８はｐｔｓｔで構成されてサブスト
レート１とによりショットキーバリアダイオード（Ｓ
Ｂ Ｄ）が形成され、かつソース９およびドレイン１０
はＴｌで構成されてＰ−ウエル層２との間にＳＢＤが形
成され、第２図に示す如＜ＣＭＯ３ＦＥＴが構成される
。
また、上述のようにドレイン７．１０およびソース８，
９は拡散によらないサブストレート或はＰ−ウェル層へ
の金属の付着により形成されるのでパターン寸法通りの
幅に形成することが可能であり、またその厚さも独立し
て設定できかつドレイン７．１０およびソース８，９は
金属であるためＡ１からなる電極１２，１４，１６を蒸
着しても、電極１２，１４がドレイン７およびソース８
を貫通してサブストレート１と短絡するようなことはな
く、電極１４．１６がソース９およびドレイン１０を貫
通してＰ−ウェル層２と短絡するようなことはない。
９は拡散によらないサブストレート或はＰ−ウェル層へ
の金属の付着により形成されるのでパターン寸法通りの
幅に形成することが可能であり、またその厚さも独立し
て設定できかつドレイン７．１０およびソース８，９は
金属であるためＡ１からなる電極１２，１４，１６を蒸
着しても、電極１２，１４がドレイン７およびソース８
を貫通してサブストレート１と短絡するようなことはな
く、電極１４．１６がソース９およびドレイン１０を貫
通してＰ−ウェル層２と短絡するようなことはない。
なお、ドレイン７および８がＰｔＳｉであり、ソース９
および１０がＴｉである場合を例示したが、ドレイン７
およびソース８はサブストレート１とＳＢＤを形成し、
かつ、ソース９およびドレインはＰ−ウェル層２とＳＢ
Ｄを形成するものであれば、他の金属であっても差支え
ない。
および１０がＴｉである場合を例示したが、ドレイン７
およびソース８はサブストレート１とＳＢＤを形成し、
かつ、ソース９およびドレインはＰ−ウェル層２とＳＢ
Ｄを形成するものであれば、他の金属であっても差支え
ない。
次に本発明の他の実施例について説明する。
第３図は本発明の他の実施例の構成を示す断面図である
。
。
第３図においては、第１図におけるドレイン７およびソ
ース８に対応する位置に深さの浅いＰ＋層７′および８
′を拡散により形成しその上に５ＢＤ７ ”および５Ｂ
Ｄ８ ”をそれぞれ各別に蒸着して形成し、かつソース
９およびドレイン１０に対応する位置に深さの浅いＮ＋
層９′およびｌＯ′を拡散により形成しその上に５ＢＤ
９″および５ＢＤＩＯ“をそれぞれ各別に蒸着して形成
してもよい。
ース８に対応する位置に深さの浅いＰ＋層７′および８
′を拡散により形成しその上に５ＢＤ７ ”および５Ｂ
Ｄ８ ”をそれぞれ各別に蒸着して形成し、かつソース
９およびドレイン１０に対応する位置に深さの浅いＮ＋
層９′およびｌＯ′を拡散により形成しその上に５ＢＤ
９″および５ＢＤＩＯ“をそれぞれ各別に蒸着して形成
してもよい。
この場合においでもサブストレート１に形成されたＰ”
ｌ’ｉｉ？’および８′とＰ−ウェルＮ２に形成され
たＮ＋層９′および１０′はその深さが浅いためその幅
を狭くできる。したがって高集積化の障害となることは
なく、また５ＢＤ７″、８″、９’、１０”により電極
１２，１４，１６を蒸着した場合も電極１２，１．４．
．１６がサブストレート１、Ｐウェル２と短絡するよう
なこともない。
ｌ’ｉｉ？’および８′とＰ−ウェルＮ２に形成され
たＮ＋層９′および１０′はその深さが浅いためその幅
を狭くできる。したがって高集積化の障害となることは
なく、また５ＢＤ７″、８″、９’、１０”により電極
１２，１４，１６を蒸着した場合も電極１２，１．４．
．１６がサブストレート１、Ｐウェル２と短絡するよう
なこともない。
また、ゲートを構成する電極１３の一部は第１図に示し
た本発明の一実施例に示す如（ドレイン７の一部および
ソース８の一部と絶縁層１１−２をはさんで対向し、か
つ電極１５の一部は同様にソース９の一部およびドレイ
ン１０の一部と絶縁層１１−４をはさんで対向すること
が必要であるが、第３図に示す実施例においてはＰ＋拡
散層７′および８′の一部と電極１３の一部とが対向し
、Ｎ＋拡散層９′および１０′の一部と電極１５の一部
とが対向すればよく、０ＭＯ３ＦＥＴの製造が容易とな
る。
た本発明の一実施例に示す如（ドレイン７の一部および
ソース８の一部と絶縁層１１−２をはさんで対向し、か
つ電極１５の一部は同様にソース９の一部およびドレイ
ン１０の一部と絶縁層１１−４をはさんで対向すること
が必要であるが、第３図に示す実施例においてはＰ＋拡
散層７′および８′の一部と電極１３の一部とが対向し
、Ｎ＋拡散層９′および１０′の一部と電極１５の一部
とが対向すればよく、０ＭＯ３ＦＥＴの製造が容易とな
る。
発明の詳細
な説明した如く本発明によれば０ＭＯ３のソースおよび
ドレインをショットキーバリアダイオードで形成したこ
と、またはソースおよびドレインを深さの浅い拡散で作
りその上にショットキーバリアダイオード形成用金属を
設置したことにより、深い拡散層を用いなくても電極が
サブストレート、ウェル層と短絡することがなくなり、
ＣＭＯ８半導体装置を高集積化することができ、かつ高
速動作化することができる。
ドレインをショットキーバリアダイオードで形成したこ
と、またはソースおよびドレインを深さの浅い拡散で作
りその上にショットキーバリアダイオード形成用金属を
設置したことにより、深い拡散層を用いなくても電極が
サブストレート、ウェル層と短絡することがなくなり、
ＣＭＯ８半導体装置を高集積化することができ、かつ高
速動作化することができる。
第１図は本発明の一実施例の構成を示す断面図、第２図
は本発明の一実施例による０ＭＯ３ＦＥＴの回路図、第
３図は本発明の他の実施例の構成を示す断面図である。 １・・・・・・サブストレート、２・・・・・・Ｐ−ウ
ェル層、７および１０・・・・・・ドレイン、８および
９・・・・・・ソース、７′および１０′・・・・・・
Ｎ＋拡散層、８′および９′・・・・・・Ｐ＋拡散層、
７″〜１０″・・・・・・ＳＢＤ。 １１−１〜１ ｌ −４・・・・・・番色縁層、 １２
〜１６ ・・・・・・電極。 特許出願人 富 士 通 株式会社 【：２１ ０
は本発明の一実施例による０ＭＯ３ＦＥＴの回路図、第
３図は本発明の他の実施例の構成を示す断面図である。 １・・・・・・サブストレート、２・・・・・・Ｐ−ウ
ェル層、７および１０・・・・・・ドレイン、８および
９・・・・・・ソース、７′および１０′・・・・・・
Ｎ＋拡散層、８′および９′・・・・・・Ｐ＋拡散層、
７″〜１０″・・・・・・ＳＢＤ。 １１−１〜１ ｌ −４・・・・・・番色縁層、 １２
〜１６ ・・・・・・電極。 特許出願人 富 士 通 株式会社 【：２１ ０
Claims (1)
- 【特許請求の範囲】 （１１ＮチャンネルおよびＰチャンネルの電界効果トラ
ンジスタのドレインおよびソースをショットキーバリア
ダイオードで形成したことを特徴とするＣＭＯ３半導体
装置。 （２）ＮチャンネルおよびＰチャンネルの電界効果トラ
ンジスタのドレインおよびソースを浅い拡散層で形成し
、該拡散層上にショットキーバリアダイオード形成用金
属層を設けたことを特徴とするＣＭＯ３半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181948A JPS6074561A (ja) | 1983-09-30 | 1983-09-30 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181948A JPS6074561A (ja) | 1983-09-30 | 1983-09-30 | Ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074561A true JPS6074561A (ja) | 1985-04-26 |
Family
ID=16109675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181948A Pending JPS6074561A (ja) | 1983-09-30 | 1983-09-30 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074561A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805008A (en) * | 1986-06-23 | 1989-02-14 | Nissan Motor Co., Ltd. | Semiconductor device having MOSFET and deep polycrystalline silicon region |
| US4942441A (en) * | 1986-03-29 | 1990-07-17 | Hitachi, Ltd. | Thin film semiconductor device and method of manufacturing the same |
| US5061981A (en) * | 1987-05-22 | 1991-10-29 | Hall John H | Double diffused CMOS with Schottky to drain contacts |
| EP0786813A1 (en) * | 1994-09-30 | 1997-07-30 | Aktsionernoe Obschestvo Zakrytogo Tipa "Vl" | Field-effect transistor of the metal-dielectric-semiconductor type |
| EP0902476A1 (en) * | 1994-05-31 | 1999-03-17 | James Douglas Welch | MOS system and methods of use |
-
1983
- 1983-09-30 JP JP58181948A patent/JPS6074561A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4942441A (en) * | 1986-03-29 | 1990-07-17 | Hitachi, Ltd. | Thin film semiconductor device and method of manufacturing the same |
| US4805008A (en) * | 1986-06-23 | 1989-02-14 | Nissan Motor Co., Ltd. | Semiconductor device having MOSFET and deep polycrystalline silicon region |
| US5061981A (en) * | 1987-05-22 | 1991-10-29 | Hall John H | Double diffused CMOS with Schottky to drain contacts |
| EP0902476A1 (en) * | 1994-05-31 | 1999-03-17 | James Douglas Welch | MOS system and methods of use |
| EP0786813A1 (en) * | 1994-09-30 | 1997-07-30 | Aktsionernoe Obschestvo Zakrytogo Tipa "Vl" | Field-effect transistor of the metal-dielectric-semiconductor type |
| EP0786813A4 (en) * | 1994-09-30 | 1998-06-03 | Aktsionernoe Obschestvo Zakryt | METAL - DIELECTRIC - SEMICONDUCTOR FIELD EFFECT TRANSISTOR |
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