JPH0629476A - 薄膜ｃｍｏｓトランジスタ - Google Patents
薄膜ｃｍｏｓトランジスタInfo
- Publication number
- JPH0629476A JPH0629476A JP5148956A JP14895693A JPH0629476A JP H0629476 A JPH0629476 A JP H0629476A JP 5148956 A JP5148956 A JP 5148956A JP 14895693 A JP14895693 A JP 14895693A JP H0629476 A JPH0629476 A JP H0629476A
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- Japan
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- thin film
- channel mos
- boundary line
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 薄膜ＣＭＯＳトランジスタの高密度化を図
る。 【構成】 ＰチャンネルＭＯＳトランジスタ及びＮチャ
ンネルＭＯＳトランジスタを有し、両チャンネルＭＯＳ
トランジスタのソース領域及びドレイン領域の片方例え
ばＰ+ ドレイン領域２７Ｄ及びＮ+ ソース領域２８Ｓを
互に接触するように共有してなる薄膜ＣＭＯＳトランジ
スタにおいて、共有部３０でのソース領域２８Ｓとドレ
イン領域２７Ｄの境界線３１を凹凸にして構成する。
る。 【構成】 ＰチャンネルＭＯＳトランジスタ及びＮチャ
ンネルＭＯＳトランジスタを有し、両チャンネルＭＯＳ
トランジスタのソース領域及びドレイン領域の片方例え
ばＰ+ ドレイン領域２７Ｄ及びＮ+ ソース領域２８Ｓを
互に接触するように共有してなる薄膜ＣＭＯＳトランジ
スタにおいて、共有部３０でのソース領域２８Ｓとドレ
イン領域２７Ｄの境界線３１を凹凸にして構成する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタによ
る相補型ＭＯＳトランジスタ即ち薄膜ＣＭＯＳトランジ
スタに関する。
る相補型ＭＯＳトランジスタ即ち薄膜ＣＭＯＳトランジ
スタに関する。
【０００２】
【従来の技術】近年、絶縁基板上に形成した多結晶又は
非晶質の半導体（例えばシリコン）薄膜を利用し、或は
絶縁基板上に形成した単結晶シリコン薄膜（所謂ＳＯＩ
（Silicon on insulator）基板）を利用して、薄膜トラ
ンジスタによるＣＭＯＳトランジスタＩＣを作成するこ
とが進められている。
非晶質の半導体（例えばシリコン）薄膜を利用し、或は
絶縁基板上に形成した単結晶シリコン薄膜（所謂ＳＯＩ
（Silicon on insulator）基板）を利用して、薄膜トラ
ンジスタによるＣＭＯＳトランジスタＩＣを作成するこ
とが進められている。
【０００３】この薄膜ＣＭＯＳトランジスタは、一般的
には図４及び図５に示すように構成される。即ち、Ｓｉ
Ｏ2 等の絶縁基板１上に所要領域に分離した半導体薄膜
例えばシリコン薄膜２を形成し、このシリコン薄膜２上
に夫々ゲート絶縁膜（例えばＳｉＯ2 膜）３，４を介し
てＰチャンネルＭＯＳトランジスタのゲート電極５及び
ＮチャンネルＭＯＳトランジスタのゲート電極６を形成
し、次いでイオン注入法により、ゲート電極５を挟む両
側にＰ+ ソース領域７Ｓ及びＰ+ ドレイン領域７Ｄを形
成し、またゲート電極６を挟む両側にＮ+ ソース領域８
Ｓ及びＮ+ ドレイン領域８Ｄを形成して、夫々Ｐチャン
ネルＭＯＳトランジスタ９及びＮチャンネルＭＯＳトラ
ンジスタ１０を形成する。その後、全面に被着形成した
ＳｉＯ2等の絶縁膜１１に窓孔を形成し、この窓孔を通
して夫々Ｐ+ ソース領域７ＳにＡｌ配線１２を、Ｎ+ ド
レイン領域８ＤにＡｌ電極１３を、Ｐ+ ドレイン領域７
Ｄ及びＮ+ ソース領域８Ｓに共通のＡｌ電極１４をオー
ミック接触して薄膜ＣＭＯＳトランジスタ１５が構成さ
れる。
には図４及び図５に示すように構成される。即ち、Ｓｉ
Ｏ2 等の絶縁基板１上に所要領域に分離した半導体薄膜
例えばシリコン薄膜２を形成し、このシリコン薄膜２上
に夫々ゲート絶縁膜（例えばＳｉＯ2 膜）３，４を介し
てＰチャンネルＭＯＳトランジスタのゲート電極５及び
ＮチャンネルＭＯＳトランジスタのゲート電極６を形成
し、次いでイオン注入法により、ゲート電極５を挟む両
側にＰ+ ソース領域７Ｓ及びＰ+ ドレイン領域７Ｄを形
成し、またゲート電極６を挟む両側にＮ+ ソース領域８
Ｓ及びＮ+ ドレイン領域８Ｄを形成して、夫々Ｐチャン
ネルＭＯＳトランジスタ９及びＮチャンネルＭＯＳトラ
ンジスタ１０を形成する。その後、全面に被着形成した
ＳｉＯ2等の絶縁膜１１に窓孔を形成し、この窓孔を通
して夫々Ｐ+ ソース領域７ＳにＡｌ配線１２を、Ｎ+ ド
レイン領域８ＤにＡｌ電極１３を、Ｐ+ ドレイン領域７
Ｄ及びＮ+ ソース領域８Ｓに共通のＡｌ電極１４をオー
ミック接触して薄膜ＣＭＯＳトランジスタ１５が構成さ
れる。
【０００４】この薄膜ＣＭＯＳトランジスタ１５を作成
するときの利点は、ＰチャンネルＭＯＳトランジスタ９
のＰ+ ドレイン領域７ＤとＮチャンネルＭＯＳトランジ
スタ１０のＮ+ ソース領域８Ｓを互に接触するように共
有することができるために高集積化できることである。
するときの利点は、ＰチャンネルＭＯＳトランジスタ９
のＰ+ ドレイン領域７ＤとＮチャンネルＭＯＳトランジ
スタ１０のＮ+ ソース領域８Ｓを互に接触するように共
有することができるために高集積化できることである。
【０００５】
【発明が解決しようとする課題】ところで、上述の薄膜
ＣＭＯＳトランジスタ１５のＩＣにおいては、さらにそ
の素子の高集積化が望まれている。高集積化するために
は、両チャンネルＭＯＳトランジスタ９及び１０のゲー
ト間隔即ちＰ+ ドレイン領域７Ｄ及びＮ+ ソース領域８
Ｓが接する共有部１６の幅Ｃをさはに小さくする必要が
ある。通常、ＰチャンネルＭＯＳトランジスタ９とＮチ
ャンネルＭＯＳトランジスタ１０は、図４の１点鎖線１
７で示すように両ゲート電極５及び６間の中間点で分け
られる。
ＣＭＯＳトランジスタ１５のＩＣにおいては、さらにそ
の素子の高集積化が望まれている。高集積化するために
は、両チャンネルＭＯＳトランジスタ９及び１０のゲー
ト間隔即ちＰ+ ドレイン領域７Ｄ及びＮ+ ソース領域８
Ｓが接する共有部１６の幅Ｃをさはに小さくする必要が
ある。通常、ＰチャンネルＭＯＳトランジスタ９とＮチ
ャンネルＭＯＳトランジスタ１０は、図４の１点鎖線１
７で示すように両ゲート電極５及び６間の中間点で分け
られる。
【０００６】共有部１６を２分するＰ+ ドレイン領域７
ＤとＮ+ ソース領域８Ｓの幅ａ及びｂはイオン注入時の
マスクずれ及びＡｌ電極１４形成時のマスクずれがあっ
ても必ず電極１４と両領域７Ｄ，８Ｓがオーミック接触
するように余裕寸法をもって設定されている。例えば幅
ａ及びｂを夫々５μｍ、Ａｌ電極１４のコンタクト幅ｄ
を６μｍ、ゲート電極５，６の幅ｇ1 及びｇ2 を５μｍ
とし、イオン注入用マスク及びＡｌ電極形成用マスクが
夫々逆方向に１μｍずれたとしても、１μｍの幅でオー
ミック接触がとれるようになされる。
ＤとＮ+ ソース領域８Ｓの幅ａ及びｂはイオン注入時の
マスクずれ及びＡｌ電極１４形成時のマスクずれがあっ
ても必ず電極１４と両領域７Ｄ，８Ｓがオーミック接触
するように余裕寸法をもって設定されている。例えば幅
ａ及びｂを夫々５μｍ、Ａｌ電極１４のコンタクト幅ｄ
を６μｍ、ゲート電極５，６の幅ｇ1 及びｇ2 を５μｍ
とし、イオン注入用マスク及びＡｌ電極形成用マスクが
夫々逆方向に１μｍずれたとしても、１μｍの幅でオー
ミック接触がとれるようになされる。
【０００７】しかし乍ら、上述の構成においては、１μ
ｍのマスクずれを見込んだときには、上記寸法が限界で
あり、共有部１６の幅をそれ以下に小さくすることが困
難であった。
ｍのマスクずれを見込んだときには、上記寸法が限界で
あり、共有部１６の幅をそれ以下に小さくすることが困
難であった。
【０００８】本発明は、上述の点に鑑み、ソース領域及
びドレイン領域の共有部の幅をさらに小さくし、より高
集積化を可能にした薄膜ＣＭＯＳトランジスタを提供す
るものである。
びドレイン領域の共有部の幅をさらに小さくし、より高
集積化を可能にした薄膜ＣＭＯＳトランジスタを提供す
るものである。
【０００９】
【課題を解決するための手段】本発明の薄膜ＣＭＯＳト
ランジスタは、ＰチャンネルＭＯＳトランジスタ３４及
びＮチャンネルＭＯＳ３５を有し、両チャンネルＭＯＳ
トランジスタ３４，３５のソース領域及びドレイン領域
の片方、例えばＰ+ ドレイン領域２７Ｄ及びＮ + ソース
領域２８Ｓを互に接触するように共有してなる薄膜ＣＭ
ＯＳトランジスタ３９において、共有部３０でのソース
領域３８Ｓとドレイン領域２７Ｄの境界線３１を凹凸に
して構成する。
ランジスタは、ＰチャンネルＭＯＳトランジスタ３４及
びＮチャンネルＭＯＳ３５を有し、両チャンネルＭＯＳ
トランジスタ３４，３５のソース領域及びドレイン領域
の片方、例えばＰ+ ドレイン領域２７Ｄ及びＮ + ソース
領域２８Ｓを互に接触するように共有してなる薄膜ＣＭ
ＯＳトランジスタ３９において、共有部３０でのソース
領域３８Ｓとドレイン領域２７Ｄの境界線３１を凹凸に
して構成する。
【００１０】
【作用】上述の本発明構成においては、ＰチャンネルＭ
ＯＳトランジスタ３４及びＮチャンネルＭＯＳトランジ
スタ３５の共有部３０でのソース領域２８Ｓとドレイン
領域２７Ｄの境界線３１が凹凸に形成されているので、
ソース、ドレインのイオン注入時にイオン注入マスクパ
ターンがずれても、境界線３１の凸部では充分な寸法が
残る。従ってゲート間隔即ち共有部３０の幅Ｃ1 の縮小
が可能となり、薄膜ＣＭＯＳトランジスタＩＣの高集積
化が図れる。
ＯＳトランジスタ３４及びＮチャンネルＭＯＳトランジ
スタ３５の共有部３０でのソース領域２８Ｓとドレイン
領域２７Ｄの境界線３１が凹凸に形成されているので、
ソース、ドレインのイオン注入時にイオン注入マスクパ
ターンがずれても、境界線３１の凸部では充分な寸法が
残る。従ってゲート間隔即ち共有部３０の幅Ｃ1 の縮小
が可能となり、薄膜ＣＭＯＳトランジスタＩＣの高集積
化が図れる。
【００１１】また、共有部３０に共通電極３８をオーミ
ック接触したとき、境界線３１が凹凸のため夫々のソー
ス領域２８Ｓ及びドレイン領域２７Ｄでのコンタクト面
積が十分とれコンタクト抵抗が低減する。さらにイオン
注入用マスク、コンタクト窓あけ用マスクのマスク合せ
精度に余裕がとれる。
ック接触したとき、境界線３１が凹凸のため夫々のソー
ス領域２８Ｓ及びドレイン領域２７Ｄでのコンタクト面
積が十分とれコンタクト抵抗が低減する。さらにイオン
注入用マスク、コンタクト窓あけ用マスクのマスク合せ
精度に余裕がとれる。
【００１２】
【実施例】以下、図１〜図３を参照して本発明による薄
膜ＣＭＯＳトランジスタの一例を説明する。
膜ＣＭＯＳトランジスタの一例を説明する。
【００１３】本例においては、図１及び図２に示すよう
に、ＳｉＯ2 等の絶縁基体２１上に所要領域に分離した
半導体薄膜例えはシリコン薄膜２２を形成し、このシリ
コン薄膜２２上にゲート絶縁膜（例えばＳｉＯ2 膜）２
３，２４を互に所要の間隔を置いてＰチャンネルＭＯＳ
トランジスタのゲート電極２５とＮチャンネルＭＯＳト
ランジスタのゲート電極２６を形成する。次いで、イオ
ン注入法により両ゲート電極２５及び２６間のシリコン
薄膜領域即ち共有部３０を２分するように夫々Ｐ形不純
物及びＮ形不純物を導入して一方のゲート電極２５を挟
む両側にＰ+ ソース領域２７Ｓ及びＰ+ ドレイン領域２
７Ｄを形成し、他方のゲート電極２６を挟む領域にＮ+
ソース領域２８Ｓ及びＮ+ ドレイン領域２８Ｄを形成
し、ＰチャンネルＭＯＳトランジスタ３４及びＮチャン
ネルＭＯＳトランジスタ３５を形成する。
に、ＳｉＯ2 等の絶縁基体２１上に所要領域に分離した
半導体薄膜例えはシリコン薄膜２２を形成し、このシリ
コン薄膜２２上にゲート絶縁膜（例えばＳｉＯ2 膜）２
３，２４を互に所要の間隔を置いてＰチャンネルＭＯＳ
トランジスタのゲート電極２５とＮチャンネルＭＯＳト
ランジスタのゲート電極２６を形成する。次いで、イオ
ン注入法により両ゲート電極２５及び２６間のシリコン
薄膜領域即ち共有部３０を２分するように夫々Ｐ形不純
物及びＮ形不純物を導入して一方のゲート電極２５を挟
む両側にＰ+ ソース領域２７Ｓ及びＰ+ ドレイン領域２
７Ｄを形成し、他方のゲート電極２６を挟む領域にＮ+
ソース領域２８Ｓ及びＮ+ ドレイン領域２８Ｄを形成
し、ＰチャンネルＭＯＳトランジスタ３４及びＮチャン
ネルＭＯＳトランジスタ３５を形成する。
【００１４】しかして、本例においては、特にこのイオ
ン注入時において、図３に示すように、共有部３０にお
けるＰ+ ドレイン領域２７ＤとＮ+ ソース領域２８Ｓの
境界線３１が左右対称となる凹凸状の境界線となるよう
に、即ちそのようなイオン注入マスクパターンを用いて
イオン注入する。
ン注入時において、図３に示すように、共有部３０にお
けるＰ+ ドレイン領域２７ＤとＮ+ ソース領域２８Ｓの
境界線３１が左右対称となる凹凸状の境界線となるよう
に、即ちそのようなイオン注入マスクパターンを用いて
イオン注入する。
【００１５】本例では、後述の共通のＡｌ電極３８のコ
ンタクト幅ｄ1 を６μｍとするとき、境界線３１凸部の
距離ａ1 ＝ｂ1 ＝５μｍ、凹部の距離ａ2 ＝ｂ2 ＝４μ
ｍとする。ゲート電極２５，２６の幅ｇ1 ，ｇ2 は夫々
５μｍとする。境界線３１の凹凸の間隔ｅ1 は夫々ゲー
ト電極２５，２６からの距離（本例では４〜５μｍ）に
等しくするを可とする。
ンタクト幅ｄ1 を６μｍとするとき、境界線３１凸部の
距離ａ1 ＝ｂ1 ＝５μｍ、凹部の距離ａ2 ＝ｂ2 ＝４μ
ｍとする。ゲート電極２５，２６の幅ｇ1 ，ｇ2 は夫々
５μｍとする。境界線３１の凹凸の間隔ｅ1 は夫々ゲー
ト電極２５，２６からの距離（本例では４〜５μｍ）に
等しくするを可とする。
【００１６】次に、ＳｉＯ2 等の絶縁膜３２を全面に被
着形成した後、Ｐ+ ソース領域２７Ｓ、Ｎ+ ドレイン領
域２８Ｄ及び共有部３０に対応する部分の絶縁膜３２に
夫々窓孔を形成し、この窓孔を通してＰ+ ソース領域２
７Ｓにオーミック接触するＡｌ電極３６を、Ｎ+ ドレイ
ン領域２８Ｄにオーミック接触するＡｌ電極３７を、共
有部３０のＰ+ ドレイン領域２７Ｄ及びＮ+ ソース領域
２８Ｓに共通にオーミック接触するＡｌ電極３８を夫々
形成し、ＰチャンネルＭＯＳトランジスタ３４とＮチャ
ンネルＭＯＳトランジスタ３５を一体に有する薄膜ＣＭ
ＯＳトランジスタ３９を構成する。
着形成した後、Ｐ+ ソース領域２７Ｓ、Ｎ+ ドレイン領
域２８Ｄ及び共有部３０に対応する部分の絶縁膜３２に
夫々窓孔を形成し、この窓孔を通してＰ+ ソース領域２
７Ｓにオーミック接触するＡｌ電極３６を、Ｎ+ ドレイ
ン領域２８Ｄにオーミック接触するＡｌ電極３７を、共
有部３０のＰ+ ドレイン領域２７Ｄ及びＮ+ ソース領域
２８Ｓに共通にオーミック接触するＡｌ電極３８を夫々
形成し、ＰチャンネルＭＯＳトランジスタ３４とＮチャ
ンネルＭＯＳトランジスタ３５を一体に有する薄膜ＣＭ
ＯＳトランジスタ３９を構成する。
【００１７】上述の構成によれば、ＰチャンネルＭＯＳ
トランジスタ３４とＮチャンネルＭＯＳトランジスタ３
５の境界即ち共有部３０でのＰ+ ドレイン領域２７Ｄと
Ｎ+ソース領域２８Ｓの境界線３１を凹凸状に形成する
ことにより、ソース、ドレイン領域を形成するためのイ
オン注入時にイオン注入用マスクが例えば１μｍずれた
としても境界線３１の凸部では４μｍ残ることになる。
これはＡｌ電極３８をＰ+ ドレイン領域２７Ｄ及びＮ+
ソース領域２８Ｓの双方にオーミック接触させることが
できる。従って本構成では図４で示す従来構造と比較し
てゲート間隔を１μｍ縮めることができ、ＣＭＯＳトラ
ンジスタの集積度をより高めることができる。
トランジスタ３４とＮチャンネルＭＯＳトランジスタ３
５の境界即ち共有部３０でのＰ+ ドレイン領域２７Ｄと
Ｎ+ソース領域２８Ｓの境界線３１を凹凸状に形成する
ことにより、ソース、ドレイン領域を形成するためのイ
オン注入時にイオン注入用マスクが例えば１μｍずれた
としても境界線３１の凸部では４μｍ残ることになる。
これはＡｌ電極３８をＰ+ ドレイン領域２７Ｄ及びＮ+
ソース領域２８Ｓの双方にオーミック接触させることが
できる。従って本構成では図４で示す従来構造と比較し
てゲート間隔を１μｍ縮めることができ、ＣＭＯＳトラ
ンジスタの集積度をより高めることができる。
【００１８】また、凹凸の境界線３１とすることによ
り、Ａｌ電極３８とのコンタクト面積が十分得られコン
タクト抵抗を低減することができる。さらに、マスク合
せ精度に余裕がとれ、製造を容易にする。
り、Ａｌ電極３８とのコンタクト面積が十分得られコン
タクト抵抗を低減することができる。さらに、マスク合
せ精度に余裕がとれ、製造を容易にする。
【００１９】尚、境界線３１の凹凸の間隔は、ゲートか
らの距離（本例では４〜５μｍ）に等しい位にすれば、
ソース、ドレイン領域での拡散抵抗はほとんど問題にな
らない。
らの距離（本例では４〜５μｍ）に等しい位にすれば、
ソース、ドレイン領域での拡散抵抗はほとんど問題にな
らない。
【００２０】
【発明の効果】本発明の薄膜ＣＭＯＳトランジスタによ
れば、ＰチャンネルＭＯＳトランジスタ及びＮチャンネ
ルＭＯＳトランジスタの共有部でのソース領域とドレイ
ン領域の境界線を凹凸にすることにより、両チャンネル
ＭＯＳトランジスタのゲート間隔を縮小することがで
き、薄膜ＣＭＯＳトランジスタの高密度化をさらに促進
させることができる。
れば、ＰチャンネルＭＯＳトランジスタ及びＮチャンネ
ルＭＯＳトランジスタの共有部でのソース領域とドレイ
ン領域の境界線を凹凸にすることにより、両チャンネル
ＭＯＳトランジスタのゲート間隔を縮小することがで
き、薄膜ＣＭＯＳトランジスタの高密度化をさらに促進
させることができる。
【００２１】また、この共有部での電極とのコンタクト
抵抗を低減することができ、信頼性のよい薄膜ＣＭＯＳ
トランジスタを得ることができる。さらにマスク合せ精
度に余裕がとれ、製造を容易にする。
抵抗を低減することができ、信頼性のよい薄膜ＣＭＯＳ
トランジスタを得ることができる。さらにマスク合せ精
度に余裕がとれ、製造を容易にする。
【図１】本発明の薄膜ＣＭＯＳトランジスタの一例を示
す平面図である。
す平面図である。
【図２】図１の断面図である。
【図３】本発明の説明に供する平面図である。
【図４】従来の薄膜ＣＭＯＳトランジスタの平面図であ
る。
る。
【図５】図４の断面図である。
【図６】ＣＭＯＳトランジスタの等価回路図である。
１，２１ 絶縁基体 ２，２２ シリコン薄膜 ３，４，２３，２４ ゲート絶縁膜 ５，６，２５，２６ ゲート電極 ７Ｓ，２７Ｓ Ｐ+ ソース領域 ７Ｄ，２７Ｄ Ｐ+ ドレイン領域 ８Ｓ，２８Ｓ Ｎ+ ソース領域 ８Ｄ，２８Ｄ Ｎ+ ドレイン領域 ３０ 共有部 ３１ 境界線 ９，３４ ＰチャンネルＭＯＳトランジスタ １０，３５ ＮチャンネルＭＯＳトランジスタ ３６，３７，３８，１２，１３，１４ Ａｌ電極 １５，３９ 薄膜ＣＭＯＳトランジスタ
Claims (1)
- 【請求項１】 ＰチャンネルＭＯＳトランジスタ及びＮ
チャンネルＭＯＳトランジスタを有し、該両チャンネル
ＭＯＳトランジスタのソース領域及びドレイン領域の片
方を共有してなる薄膜ＣＭＯＳトランジスタにおいて、 前記共有部でのソース領域とドレイン領域の境界線が凹
凸に形成されて成る薄膜ＣＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148956A JPH0817207B2 (ja) | 1993-06-21 | 1993-06-21 | 薄膜ｃｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148956A JPH0817207B2 (ja) | 1993-06-21 | 1993-06-21 | 薄膜ｃｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629476A true JPH0629476A (ja) | 1994-02-04 |
| JPH0817207B2 JPH0817207B2 (ja) | 1996-02-21 |
Family
ID=15464425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5148956A Expired - Fee Related JPH0817207B2 (ja) | 1993-06-21 | 1993-06-21 | 薄膜ｃｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817207B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481241B1 (ko) * | 1996-07-11 | 2005-08-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치및그의제조방법,디스플레이장치 |
| JP2007165556A (ja) * | 2005-12-13 | 2007-06-28 | Sharp Corp | 半導体装置 |
| US8603870B2 (en) | 1996-07-11 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2016001698A (ja) * | 2014-06-12 | 2016-01-07 | 株式会社ジャパンディスプレイ | 薄膜トランジスタ装置 |
-
1993
- 1993-06-21 JP JP5148956A patent/JPH0817207B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481241B1 (ko) * | 1996-07-11 | 2005-08-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치및그의제조방법,디스플레이장치 |
| US7037765B2 (en) | 1996-07-11 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7635861B2 (en) | 1996-07-11 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US8129232B2 (en) | 1996-07-11 | 2012-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US8603870B2 (en) | 1996-07-11 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2007165556A (ja) * | 2005-12-13 | 2007-06-28 | Sharp Corp | 半導体装置 |
| JP2016001698A (ja) * | 2014-06-12 | 2016-01-07 | 株式会社ジャパンディスプレイ | 薄膜トランジスタ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817207B2 (ja) | 1996-02-21 |
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