KR100244495B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조방법에 관한 것으로, 종래의 반도체 소자 제조방법은 기판의 상부에 두께가 다른 게이트 산화막을 증착하고, 그 상부에 다결정실리콘을 증착한 후 게이트를 형성함으로써, 형성되는 두 게이트간에 단차가 발생하는 문제점과 아울러 상기 게이트 산화막의 두께조절이 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 깊이가 다른 트랜치구조를 형성한 후, 그 트랜치구조 내에 산화막을 증착하여 사용 목적에 따라 두께가 서로 다른 게이트 산화막을 형성함으로써, 셀영역과 입출력영역의 게이트간에 단차의 발생을 방지하는 효과와 아울러 게이트 산화막의 두께도 정확히 제어하여 형성할 수 있는 효과가 있다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 반도체 기판 상에 깊이가 다른 트랜치구조를 형성하고, 그 트랜치구조에 게이트산화막을 증착하여, 셀영역의 트랜지스터와 입출력용 트랜지스터를 제조함으로써, 정확한 두께의 게이트 산화막을 제조하는데 적당하도록 한 반도체 소자 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 등의 반도체 소자는 낮은 전압에서 구동되는 모스 트랜지스터와 높은 전압에서 구동되는 모스 트랜지스터를 포함하여 구성된다. 일예로 입출력용 모스 트랜지스터는 셀영역의 모스 트랜지스터보다 높은 전압에서 구동된다. 이에 따라 소자의 보호를 위해 두 영역의 모스 트랜지스터는 상이한 게이트 산화막을 갖도록 제조된다. 즉, 입출력용 모스 트랜지스터의 게이트 산화막을 셀영역의 모스 트랜지스터의 게이트 산화막보다 두껍게 형성되어야 한다.
이와 같이 서로 다른 게이트 산화막을 형성하기 위해 종래에는 게이트 산화막 증착공정을 두 번 실시하였으며, 이와 같은 종래 반도체 소자 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1e는 종래 반도체 소자 제조공정의 일실시예를 도시한 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하는 단계(도1a)와; 상기 필드산화막(2)의 우측 기판(1)의 상부에 두꺼운 게이트 산화막(3)을 증착하는 단계(도1b)와; 상기 필드산화막(2)의 좌측 기판(1)의 상부에 얇은 게이트 산화막(4)을 증착하는 단계(도1c)와; 상기 기판(1)의 상부에 증착된 필드산화막(2), 두꺼운 게이트 산화막(3) 및 얇은 게이트 산화막(4)의 상부에 다결정실리콘(5)을 증착하는 단계(도1d)와; 상기 다결정실리콘(5)과 두꺼운 게이트 산화막(3) 및 얇은 게이트 산화막(4)을 선택적으로 식각하여 서로 다른 두께의 게이트 산화막을 갖는 게이트를 형성하고, 각 게이트의 양측면 기판(1)의 하부에 불순물 이온을 주입하여 소스 및 드레인(6)을 형성하는 단계(도1e)로 이루어진다.
이하, 상기와 같이 구성된 종래 반도체 소자 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 로코스(LOCOS)공정을 통해 필드산화막(2)을 형성한다. 이때의 필드산화막(2)은 반도체 소자의 셀영역과 입출력영역을 정의하게 되며, 두 영역의 분리목적으로 사용된다.
그 다음, 도1b에 도시한 바와 같이 상기 필드산화막(2)의 우측 기판(1)의 상부, 즉 입출력영역의 상부에만 선택적으로 두꺼운 게이트 산화막(3)을 증착한다.
그 다음, 도1c에 도시한 바와 같이 상기 필드산화막(2)의 좌측 기판(1)의 상부, 즉 셀영역의 상부에 상기 입출력영역의 상부에 증착한 두꺼운 게이트 산화막(3)보다 얇은 게이트 산화막(4)을 증착한다.
그 다음, 도1d에 도시한 바와 같이 상기 기판(1)의 상부에 증착한 필드산화막(2), 두꺼운 게이트 산화막(3) 및 얇은 게이트 산화막(4)의 상부에 다결정실리콘(5)을 증착한다. 이때 상기 다결정실리콘(5)은 모스 트랜지스터의 게이트 전극으로 사용된다.
그 다음, 도1e에 도시한 바와 같이 사진식각공정을 통해 상기 다결정실리콘(5)과 두꺼운 게이트 산화막(3) 및 얇은 게이트 산화막(4)을 선택적으로 식각하여 모스 트랜지스터의 게이트를 완성한다. 그리고, 상기 게이트를 이온주입 마스크로 사용하는 이온주입공정으로 상기 각각 두께가 다른 게이트 산화막을 포함하는 두 게이트의 좌우측 기판(1)의 하부에 소스 및 드레인(6)을 형성하여 사용목적에 따라 서로 다른 두께의 게이트 산화막을 갖는 모스 트랜지스터를 제조하게 된다.
그러나, 상기한 바와 같이 종래 반도체 소자 제조방법은 기판의 상부에 두께가 다른 게이트 산화막을 증착하고, 그 상부에 다결정실리콘을 증착한 후 게이트를 형성함으로써, 형성되는 두 게이트간에 단차가 발생하는 문제점과 아울러 상기 게이트 산화막의 두께조절이 용이하지 않은 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 두께가 서로 다른 게이트산화막을 포함하는 게이트 형성시 두 게이트간에 단차의 발생을 방지하고, 정확한 두께의 게이트 산화막을 증착할 수 있는 반도체 소자 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1e는 종래 반도체 소자의 제조공정 수순단면도.
도2a 내지 도2b는 본 발명 반도체 소자의 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:필드산화막
3:두꺼운 게이트 산화막 4:얇은 게이트 산화막
5:다결정실리콘 6:소스 및 드레인
7,8:트랜치구조 9:산화막
상기와 같은 목적은 기판의 상부에 서로 다른 깊이의 트랜치구조를 형성하고, 그 트랜치구조 내에 산화막을 증착하여 셀영역과 입출력영역에 두께가 서로 다른 게이트산화막을 형성하여 서로 다른 두께의 게이트 산화막을 기판의 상부에 증착함으로써 발생하는 게이트의 단차를 제거함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2e는 본 발명 반도체 소자 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하고, 상기 필드산화막(2)의 좌우측으로 소정간격 이격된 기판(1)에 깊이가 서로 다른 두 트랜치구조(7),(8)를 형성하는 단계(도2a)와; 상기 트랜치구조(7),(8) 및 필드산화막(2)이 형성된 기판(1)의 상부 전면에 산화막(9)을 증착하는 단계(도2b)와; 상기 산화막(9)을 화학-기계적 폴리싱공정을 통해 식각하여 상기 두께가 다른 트랜치구조(7),(8) 내에 두께가 서로 다른 게이트 산화막(3),(4)을 형성하는 단계(도2c)와; 필드산화막(2)과 상기 두꺼운 게이트 산화막(3) 및 얇은 게이트 산화막(4)의 상부전면에 다결정실리콘(5)을 증착하는 단계(도2d)와; 상기 다결정실리콘(5)을 식각하여 게이트 전극을 형성하고, 상기 두꺼운 게이트 산화막(3) 및 얇은 게이트 산화막(4)의 좌우측 기판(1)에 불순물 이온을 주입하여 소스 및 드레인(6)을 형성하는 단계(도2e)로 이루어진다.
이하, 상기와 같이 구성되는 본 발명 반도체 소자 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 셀영역과 입출력영역을 정의하고, 상기 필드산화막(2)과의 거리가 소스 또는 드레인이 형성될 영역정도로 이격된 필드산화막(2)의 좌측 기판(1)에 트랜치구조(8)를 형성하며, 상기 필드산화막(2)의 우측으로 소스 또는 드레인이 형성될 영역정도로 이격된 위치의 기판(1)에 상기 트랜치구조(8)보다 깊은 트랜치구조(7)를 형성한다.
이때, 두 트랜치구조(7),(8)는 각각 입출력영역과 셀영역 모스 트랜지스터의 게이트 산화막의 형성위치가 된다.
그 다음, 도2b에 도시한 바와 같이 상기 필드산화막(2)과 두 트랜치구조(7),(8)가 형성된 기판(1)의 상부에 산화막(9)을 증착한다.
그 다음, 도2c에 도시한 바와 같이 상기 증착된 산화막(9)을 화학-기계적 폴리싱(CMP)공정을 통해 식각하여 상기 두 트랜치구조(7),(8) 내에만 산화막(9)을 남겨두어 서로 다른 두께의 게이트 산화막(3),(4)을 형성한다.
이때, 상기 화학-기계적 폴리싱공정으로 필드산화막(2)의 기판(1) 상부에 돌출된 부분도 식각되어 기판(1)의 상부는 평탄화된다.
그 다음, 도2d에 도시한 바와 같이 상기 게이트 산화막(3),(4)과 필드산화막(2)이 형성된 기판(1)의 상부전면에 다결정실리콘(5)을 증착한다. 이때의 다결정실리콘(5)은 게이트 전극으로 사용된다.
그 다음, 도2e에 도시한 바와 같이 상기 다결정실리콘(5)을 사진식각공정을 통해 선택적으로 식각하여 상기 트랜치구조(7)내에 형성된 두꺼운 게이트 산화막(3)의 상부와 트랜치구조(8)내에 형성된 얇은 게이트 산화막(4)의 상부에 게이트 전극을 형성한 후, 상기 게이트 전극을 이온주입 마스크로 하는 이온주입공정으로 상기 두 게이트 산화막(3)의 좌우측 기판(1)의 하부에 소스 및 드레인(6)을 형성한다.
상기한 바와 같이 본 발명 반도체 소자 제조방법은 기판의 상부에 깊이가 다른 트랜치구조를 형성한 후, 그 트랜치구조 내에 산화막을 증착하여 사용 목적에 따라 두께가 서로 다른 게이트 산화막을 형성함으로써, 셀영역과 입출력영역의 게이트간에 단차의 발생을 방지하는 효과와 아울러 게이트 산화막의 두께도 정확히 제어하여 형성할 수 있는 효과가 있다.
Claims (2)
- 기판(1)의 상부에 필드산화막(2)을 증착하고, 상기 필드산화막(2)의 좌우측으로 소정간격 이격된 기판(1)에 깊이가 서로 다른 두 트랜치구조(7),(8)를 형성하는 단계와; 상기 트랜치구조(7),(8) 및 필드산화막(2)이 형성된 기판(1)의 상부 전면에 산화막(9)을 증착하는 단계와; 상기 산화막(9)의 일부를 식각하여 상기 두께가 다른 트랜치구조(7),(8) 내에 두께가 서로 다른 게이트 산화막(3),(4)을 형성하는 단계와; 필드산화막(2)과 상기 두꺼운 게이트 산화막(3) 및 얇은 게이트 산화막(4)의 상부전면에 다결정실리콘(5)을 증착하는 단계와; 상기 다결정실리콘(5)을 식각하여 게이트 전극을 형성하고, 상기 두꺼운 게이트 산화막(3) 및 얇은 게이트 산화막(4)의 좌우측 기판(1)에 불순물 이온을 주입하여 소스 및 드레인(6)을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 산화막(9)은 화학-기계적 폴리싱방법(CMP)으로 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
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| KR1019970048812A KR100244495B1 (ko) | 1997-09-25 | 1997-09-25 | 반도체 소자 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019970048812A KR100244495B1 (ko) | 1997-09-25 | 1997-09-25 | 반도체 소자 제조방법 |
Publications (2)
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|---|---|---|---|---|
| KR100350055B1 (ko) * | 1999-12-24 | 2002-08-24 | 삼성전자 주식회사 | 다중 게이트 절연막을 갖는 반도체소자 및 그 제조방법 |
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1997
- 1997-09-25 KR KR1019970048812A patent/KR100244495B1/ko not_active IP Right Cessation
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