KR100305877B1 - 반도체박막트랜지스터(tft)제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 제조방법에 관한 것으로서 특히 박막 트랜지스터를 형성하기 위한 게이트 형성시, 트렌치를 형성한 후 여기에 게이트를 형성한 후 그위에 소스 및 드레인을 평행하게 형성시켜, 종래의 바틈 게이트(bottom gate)의 각진 양단에서 발생하는 누설전류의 문제를 해결하여 온/오프 전류비에서 오프 전류를 감소시켜 종래의 바틈게이트 박막트랜지스터에 비하여 온/오프 전류비를 세배 이상 증가시키고, 또한 게이트가 트렌치 안에 형성됨으로써 게이트의 높이에 따른 단차가 제거되어 스텝 카바리지(step coverage)가 개선되어 이후 공정인 금속 배선 형성시 공정여유(process margin)를 넓혀주는 등 반도체 소자의 전기 및 구조적 특성을 월등히 개선할 수 있는 것이다.

Description

반도체 박막트랜지스터(TFT)제조방법
제1도는 종래 반도체의 박막트랜지스터 제조 방법.
제2도는 본 발명에 따른 반도체의 박막트랜지스터 제조 방법.
제3도는 본 발명에 따른 반도체의 박막트랜지스터 제조 방법.
* 도면의 주요부분에 대한 부호의 설명
11,21,31 : 실리콘 기판 12,22,32 : 절연 산화막(isolation oxide)
13,23,33 : 게이트 폴리실리콘 33′ : 평탄화된 게이트 배선
14,24,34 : 게이트 산화막 15,25,35 : 바디 폴리실리콘
16,26 : 문턱 전압(V+) 형성용 이온 주입
17,17′,27,27′,37,37′,37" : 포토리지스트(photoresist)
18,28,38 : 저농도 드레인(LDD) 형성용 이온(N-) 주입
19,29,39 : 드레인(N-) 졍션
110,210,310 : 소스/드레인 형성용 이온(N+) 주입
111,211,311 : 소스/드레인(N+) 졍션
N+,N- : 이온의 면적 농도
본 발명은 반도체 장치의 박막트랜지스터(TFT,Thin Film Transistor)제조 방법에 관한 것으로서, 특히 4메가(M) 이상급의 S램(RAM)과 액정표시판(LCD) 소자에 사용되는 TFT 제조시, 고집적화에 적당하도록 트렌치를 형성하여 게이트를 그 안에 형성하고 그위에 게이트 산화물(gate oxide) 및 바디 폴리실리콘(body polysilicon)을 증착하여 소스 및 드레인을 형성하는 반도체 장치의 트렌치 바틈 게이트 박막트랜지스터(trench bottom gate TFT) 형성 방법에 관한 것이다.
일반적으로 널리 이용되고 있는 반도체 장치의-게이트 형성공정 중- 고집적 S램 소자에 부하저항(load resistor)대신 액정표시판에 사용되는 트랜지스터로서 게이트가 하단(bottom gate)에 위치한 박막 트랜지스터가 있다.
하단에 게이트가 형성된 박막트랜지스터 제조방법으로 제안되고 있는 방법은 실리콘 기판위에 층간 절연용으로 산화막을 증착한 후 그 위에 폴리실리콘을 데포지션하고 폴리실리콘 배선용 포토마스크를 이용한 사진 식각공정을 실시하여 게이트 배선을 형성하고, 그다음 산화막과 폴리실리콘 게이트 배선위에 게이트 산화막을 증착한 후 그 위에 바디 폴리실리콘막을 증착한 다음 바디 폴리실리콘막의 특성 개선을 위해 실리콘 이온 주입(silicon ion implantation) 작업을 하고 이를 어닐링(annealing)시킨 후 그 위에 문턱 전압(V+,threshold voltage)을 조정하기 위한 이온 주입 작업을 실시한 후 다시 이를 사진식각공정 및 이온주입 작업을 실시하여 소스/드레인(source/drain)을 형성시키는 공정으로 이루어진다.
즉 제1도는 반도체 장치의 박막트랜지스터 제조공정중, 게이트가 하단에 위치한 박막트랜지스터를 형성하는 과정을 도시한 것으로서, 먼저 제1(a)도와 같이 통상적인 반도체 소자 제조 방법으로 실리콘 기판(11)위에 층간 절연막으로 산화막(12)을 증착하고 그 위에 폴리실리콘을 증착한 후 게이트 배선 형성용 포토마스크를 이용한 사진식각공정을 실시하여 폴리실리콘 배선(13)을 형성하고 산화막(12) 및 게이트 배선(13)위에 게이트 산화막(14)으로 고온 산화막(high temperature oxide)을 형성한 후, 그 위에 소스(source) 및 드레인(drain)을 형성하기 위한 바디 폴리실리콘(body polysilicon,15) 혹은 비결정(amorphous) 실리콘을 증착하고 이 바디 폴리실리콘의 특성 개선을 위해 실리론 이온을 주입(silicon ion implanation)한 후 이로 인해 더욱 비결정체(amorphous)가 된 바디 폴리실리콘막을 일정한 온도(600 ± 50℃)에서 5시간이상 어닐링시키거나 레이져 어닐링(laser annealing)시켜 폴리실리콘막(15)을 형성하고 문턱 전압을 조정하기 위한 이온을 이 막(15)속으로 주입(Vt, 16)시킨다.
그 다음 제1(b)도와 같이 저농도 도핑된 드레인(lightly doped drain)을 형성하기 위한 이온을 주입시킬 부위를 정하기 위한 포토마스크 공정을 실시한 후 식각하여 도핑되지 않을 부분의 포토리지스트(17) 패턴을 정한 후 저농도 이온주입(N- ion implantation)(18)을 실시하여 드레인 졍션(N-, 19)을 형성한다.
그리고 제1(c)도와 같이 고농도로 도핑된 소스와 드레인 영역을 형성하기 위하여 옵셋(offset) 소스/드레인 형성용 포토마스크를 이용하여 노광 후 현상하여 고농도 도핑시 상기 LDD 졍션을 보호하는 포토레지스트(17′) 패턴을 형성한 후 이온을 주입하여(110) 고농도로 도핑된 소스/드레인 졍션(N+, 111)을 형성한다.
위에서 설명한 바와 같은 방법을 이용한 박막트랜지스터(Thin Film Transistor)는 구조상 게이트 양단이 각진 형태를 갖게 되어 누설 전류가 발생하게 되고, 게이트의 높이에 기인한 단차가 발생하여 스텝 카바리지(step coverage)가 나빠져 후에 진행될 공정인 금속 배선 형성시 곤란한 문제를 가지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 게이트를 트렌치 형태로 형성하고 그위에 게이트 산화막 및 바디 폴리실리콘막을 증착함으로써 소스 및 드레인을 게이트와 평행하게 형성하여 반도체 소자를 완성하는 반도체 박막트랜지스터 제조방법을 제공하기 위한 것이다.
본 발명은 반도체 장치의 박막트랜지스터 형성시 트렌치 형태의 바틈 게이트 박막트렌치스터(trench bottom gate transistor)의 제조 방법으로 다음과 같은 두가지 공정으로 각각 이루어진다.
첫째 방법은 먼저, 실리콘 기판위에 절연막을 증착한후 사진식각공정을 실시하여 트렌치를 형성하고 트렌치안에 게이트 배선을 형성한 후, 그 다음 산화막과 폴리실리콘 게이트 배선위에 게이트 산화막을 증착한 후 그 위에 바디 폴리실리콘막을 증착한 다음 바디 폴리실리콘막의 특성 개선을 위해 실리콘 이온 주입(silicon ion implantation) 작업을 하고 이를 어닐링(annealing)시킨 후 그 위에 문턱 전압(V+, threshold voltage)을 조정하기 위한 이온 주입 작업을 실시한 후 다시 이를 사진식각공정 및 이온주입 작업을 실시하여 소스 및 드레인(source/drain)을 형성시키는 공정으로 이루어진다.
즉 제2도는 반도체 제조 공정 중 게이트를 트렌치에 형성시킨 박막트랜지스터를 제조하는 첫째 방법을 도시한 것으로서,
먼저 제2(a)도와 같이 통상적인 방법으로 실리콘 기판(21)위에 층간 절연막으로 산화막(22)을 3000 Å 이상 두껍게 증착한 후 게이트 마스크를 이용한 사진식각 공정을 실시하여 게이트 배선이 형성될 부위의 산화물을 식각하여 트렌치를 형성한다. 그 다음 산화막(22) 및 트렌치 위에 게이트로 사용할 폴리실리콘을 데포지션하여 트렌치 부위가 옴푹 들어간 형태로 폴리실리콘막(23′)을 증착한다.
그리고 제2(b)도와 같이 게이트로 사용될 폴리실리콘막(23′)을 에치백(etch back)하여 트렌치 게이트 배선(23)을 형성한 다음 산화막(22) 및 게이트 배선(23) 위에 게이트 절연막(24)으로 고온 산화막(high temperature oxide)을 형성한 후, 그 위에 소스(source)및 드레인(drain)을 형성하기 위한 바디 폴리실리콘(body polysilicon, 25)으로 폴리실리콘 혹은 비결정(amorphous)실리콘을 증착하고 이 바디 폴리실리콘의 특성 개선을 위해 실리콘 이온을 주입(silicon ion implanation)한 후 이로 인해 더욱 비결정체(amorphous)가 된 바디 폴리실리콘막을 일정한 온도(600 ± 50℃)에서 5시간이상 어닐링시키거나 레이져 어닐링(laser annealing)시켜 폴리실리콘막(25)을 형성하고 문턱 전압을 조정하기 위한 이온을 이 막(25)속으로 주입(Vt, 26)시킨다.
상기 공정 후, 제2(c)도와 같이 저농도 도핑된 드레인(lightly doped drain)을 형성하기 위한 이온을 주입시킬 부위를 정하기 위한 포토마스크 공정을 실시한 후 식각하여 도핑되지 않을 부분의 포토리지스트(27) 패턴을 정한 후 저농도 이온주입(N-ion implantation, 28)을 실시하여 드레인 졍션(N-, 29)을 형성한다.
이후 제2(d)도와 같이 포토리지스트(27) 패턴을 제거한 후, 고농도로 도핑된 소스와 드레인 영역을 형성하기 위하여 옵셋(offset) 소스/드레인 형성용 포토마스크를 이용하여 노광 후 현상하여 고농도 도핑시 상기 LDD 졍션을 보호하는 포토레지스트(27′) 패턴을 형성한 후 이온을 주입하여(210) 고농도로 도핑된 소스/드레인 졍션(N+,211)을 형성한다.
두번째 방법은, 먼저 실리콘 기판위에 절연막을 증착한후 폴리실리콘을 증착하여 사진식각공정을 실시하여 게이트 배선을 완성한 후 그 위에 게이트 평탄화를 위한 산화막을 증착하고 그 위에 포토리지스트를 도포한 후 게이트 배선 마스크 보다 약간 큰 마스크를 이용한 사진식각공정을 실시하여 게이트를 평탄화 시킨 다음 산화막과 폴리실리콘 게이트 배선위에 게이트 절연막을 증착한 후 그 위에 바디 폴리실리콘막을 증착한 다음 바디 폴리실리콘막의 특성 개선을 위해 실리콘 이온 주입(silicon ion implantation) 작업을 하고 이를 어닐링(annealing)시킨 후 그 위에 문턱 전압(V+, threshold voltage)을 조정하기 위한 이온 주입 작업을 실시한 후 다시 이를 사진식각공정 및 이온주입 작업을 실시하여 소스/드레인(source/drain)을 형성시키는 공정으로 이루어진다.
즉 제3도는 반도체 제조 공정 중 게이트를 트렌치에 형성시킨 박막트랜지스터를 제조하는 두번째 방법을 도시한 것으로서, 먼저 제3(a)도와 같이 통상적인 방법으로 실리콘 기판(31)위에 층간 절연막으로 산화막(32)을 증착한 후 그 위에 게이트로 사용할 폴리실리콘을 데포지션한 다음 게이트 배선 마스크를 이용한 사진식각공정을 실시하여 게이트 배선(33)을 완성한 후 게이트 배선(33) 및 층간 절연막(32) 위에 게이트 평탄화를 위한 산화막(313)을 증착한다. 이때 평탄화를 위한 산화막으로는 HTO, HLD, LTO, USG, PSG, BPSG, SOG 등을 사용한다.
그리고 제3(b)도와 같이 평탄화를 위한 산화막(313)위에 포토리지스트를 도포한 후 게이트 배선용 마스크 보다 조금 큰 마스크를 이용하여 노광 및 현상 시켜 포토리지스트(37) 패턴을 정한 후 이를 이용한 게이트 평탄화 작업을 위한 에치를 실시하여 주위 산화막(313)과 평탄화된 트렌치 게이트(33′) 배선을 완성한다. 결과적으로 첫째 방법에서와 같이 게이트는 트렌치 안에 형성된 모양이 된다. 이때 게이트 표면의 양 측면 부위는, 평탄화 작업을 위한 포토마스크 공정시 포토마스크를 게이트 배선용 마스크 보다 조금 큰 마스크를 이용하였기 때문에 이 차이로 인한 부위는 포토리지스트로 보호되지 않아 식각이 덜된 부분과 많이된 부위가 발생하여 요철 모양을 형성하게 된다.
상기 공정 후, 제3(c)도와 같이 포토리지스트(37) 패턴을 제거한 후 산화막(313) 및 게이트 배선(33′) 위에 게이트 절연막(34)으로 고온 산화막(high temperature oxide)을 형성한 후, 그 위에 소스(source) 및 드레인(drain)을 형성하기 위한 바디 폴리실리콘(body polysilicon)(35) 혹은 비결정(amorphous)실리콘을 증착하고 이 바디 폴리실리콘의 특성 개선을 위해 실리콘 이온을 주입(silicon ion implantation)한 후 이로 인해 더욱 비결정체(amorphous)가 된 바디 폴리실리콘막을 일정한 온도(600 ± 50℃)에서 5시 간이상 어닐링시키거나 레이져 어닐링(laser annealing)시켜 폴리실리콘막(35)을 형성하고 문턱 전압을 조정하기 위한 이온을 이 막(35)속으로 주입(Vt, 26)시킨다.
그리고 저농도 도핑된 드레인(lightly doped drain)을 형성하기 위한 이온을 주입시킬 부위를 정하기 위한 포토마스크 공정을 실시한 후 식각하여 도핑되지 않을 부분의 포토리지스트(37′) 패턴을 정한 후 저농도 이온주입(N- ion implantation, 38)을 실시하여 드레인 졍션(N-, 39)을 형성한다.
이후 제3(d)도와 같이 포토리지스트(37′) 패턴을 제거한 후, 고농도로 도핑된 소스와 드레인 영역을 형성하기 위하여 옵셋(offset) 소스/드레인 형성용 포토마스크를 이용하여 노광 후 현상하여 고농도 도핑시 상기 LDD 졍션을 보호하는 포토레지스트(37") 패턴을 형성한 후 이온을 주입하여(310) 고농도로 도핑된 소스/드레인 졍션(N+, 311)을 형성한다.
이상에서 상술한 바와 같이 본 발명은 박막 트랜지스터의 게이트 형성시 트렌치를 형성한 후 여기에 게이트를 형성하고 그위에 소스 및 드레인을 평행하게 형성시켜, 종래의 바틈 게이트(bottom gate)의 각진 양단에서 발생하는 누설전류의 문제를 해결하여 온/오프 전류비에서 오프 전류를 감소시켜 종래의 바틈게이트 박막트랜지스터에 비하여 온/오프 전류비를 세배 이상 증가시키고, 또한 게이트가 트렌치 안에 형성됨으로써 게이트의 높이에 따른 단차가 제거되어 스텝 카바리지(step coverage)가 개선되어 이후 공정인 금속 배선 형성시 공정여유(process margin)를 넓혀주는 등 반도체 소자의 전기 및 구조적 특성을 월등히 개선할 수 있는 것이다.

Claims (5)

  1. 게이트를 트렌치에 형성시킨 반도체 박막트랜지스터 형성방법에 있어서, 통상적인 방법으로 실리콘 기판(21)위에 층간 절연막(22)을 두껍게 증착한 후 게이트 마스크를 이용한 사진식각 공정을 실시하여 게이트 배선이 형성될 부위의 절연물을 소정 깊이 만큼 식각하고 그 다음 그 위에 게이트로 사용할 폴리실리콘막(23′)을 증착하는 단계와, 게이트로 사용될 폴리실리콘(23′)을 에치백(etch back)하여 트랜치 게이트 배선(23)을 형성한 다음 절연막(22) 및 게이트 배선(23) 위에 게이트 절연막(24)으로 고온 산화막을 형성한 후, 그 위에 소스(source) 및 드레인(drain)을 형성하기 위한 폴리실리콘(body polysilicon, 25)을 증착하고 실리콘 이온을 주입(silicon ion implanation)한 후 비결정체(amorphous)가 된 바디 폴리실리콘막을 600 ± 50℃ 온도하에서 5시간 이상 어닐링시키거나 레이져 어닐링(laser annealing)시켜 폴리실리콘막(25)을 형성하고 문턱 전압을 조정하기 위한 이온을 상기 폴리실리콘막(25)속으로 주입(Vt, 26)시키는 단계와, 저농도 도핑된 드레인(lightly doped drain)을 형성하기 위한 포토마스크 공정을 실시한 후 식각하여 도핑되지 않을 부분의 포토리지스트(27) 패턴을 정한 후 저농도 이온주입(N- ion implantation, 28)을 실시하여 드레인 졍션(N-, 29)을 형성하는 단계와, 상기 포토리지스트(27) 패턴을 제거한 뒤 다시 포토리지스트를 도포하고, 고농도로 도핑된 소스와 드레인 영역을 형성하기 위하여 옵셋(offset) 소스/드레인 형성용 포토마스크를 이용하여 노광 후 현상으로 포토레지스트(27′)패턴을 형성한 후 이온을 주입하여(210) 고농도로 도핑된 소스/드레인 졍션(N+, 211)을 형성하는 단계로 이루어진 반도체 박막트랜지스터 제조 방법.
  2. 제1항에 있어서, 게이트로 사용될 폴리실리콘 배선막은 도핑된 폴리실리콘(In-Situ doped polysilicon)이나 도핑되지 않은 폴리실리콘을 도핑하여 형성하고, 상기 바디 폴리실리콘막은 비결정 실리콘(amorphous silicon)으로 사용하는 것이 특징인 반도체 박막트랜지스터 제조 방법.
  3. 게이트를 트렌치에 형성시킨 반도체 박막트랜지스터 형성방법에 있어서, 통상적인 방법으로 실리콘 기판(31)위에 층간 절연막(32)을 증착한 후 그 위에 폴리실리콘을 데포지션한 다음 게이트 배선 마스크를 이용한 사진식각공정을 실시하여 게이트 배선(33)을 완성한 후 게이트 배선 및 층간 절연막 위에 게이트 평탄화를 위한 산화막(313)을 증착하는 단계와, 상기 산화막(313)위에 포토리지스트를 도포한 후 게이트 배선용 마스크 보다 조금 큰 마스크를 이용하여 노광 및 현상 시켜 포토리지스트(37) 패턴을 정한 후 에치백을 실시하여 평탄화된 트렌치 게이트(33′) 배선을 완성하는 단계와, 상기 포토리지스트(37) 패턴을 제거한 다음, 산화막(313) 및 게이트 배선(33′) 위에 게이트 절연막(34)으로 고온 산화물을 형성한 후, 그 위에 소스(source) 및 드레인(drain)을 형성하기 위한 바디 폴리실리콘(body polysilicon)(35) 혹은 비결정(amorphous) 실리콘을 증착하고 실리콘 이온을 주입(silicon ion implanation)한 후 비결정체(amorphous)가 된 바디 폴리실리콘막을 600 ± 50℃ 온도하에서 5시간 이상에서 어닐링시키거나 레이져 어닐링(laser annealing)시켜 폴리실리콘막(35)을 형성하고 문턱 전압을 조정하기 위한 이온을 이 막(35)속으로 주입(Vt, 26)시키는 단계와, 저농도 도핑된 드레인(lightly doped drain)을 형성하기 위한 포토마스크 공정을 실시한 후 식각하여 도핑되지 않을 부분의 포토리지스트(37′) 패턴을 정한 후 저농도 이온주입(N- ion implantation, 38)을 실시하여 드레인 졍션(N-,39)을 형성하는 단계와, 상기 포토리지스트(37′) 패턴을 제거한 뒤 다시 포토리지스트를 도포하고, 고농도로 도핑된 소스와 드레인 영역을 형성하기 위하여 옵셋(offset) 소스/드레인 형성용 포토마스크를 이용하여 노광 후 현상으로 포토레지스트(37") 패턴을 형성한 후 이온을 주입하여(310) 고농도로 도핑된 소스/드레인 졍션(N+, 311)을 형하는 단계로 이루어진 반도체 박막트랜지스터 제조 방법.
  4. 제3항에 있어서, 게이트로 사용될 폴리실리콘 배선막은 도핑된 폴리실리콘(In-Situ doped polysilicon)이나 도핑되지 않은 폴리실리콘을 도핑하여 형성하고, 상기 바디 폴리실리콘막은 비결정 실리콘(amorphous silicon)으로 사용하는 것이 특징인 반도체 박막트랜지스터 제조 방법.
  5. 제3항에 있어서, 평탄화를 위한 산화막으로는 HTO, HLD, LTO, USG, PSG, BPSG, SOG 등을 사용하는 것이 특징인 반도체 박막트랜지스터 제조 방법.
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