JPS63269535A - 半導体素子表面の平坦化法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば半導体集積回路のような特に多Ｎ膜構
造を有する半導体素子において、素子表面を平坦化し、
多層配線においても段差部の非常に小さい半導体素子を
得る方法に関する。

〔従来の技術〕

従来、半導体素子表面の平坦化技術に関しては、低粘度
のシリケートガラス（ＳＯＧ）のスピンオンにより下地
配線などに基づき発生する段差を緩和する方法や、レジ
スト膜が平坦度のよいことを利用して全体を選択性のな
い条件でエツチングして平坦化するエッチバッグ法が用
いられている。

しかしながら、例えばＳＯＧのスピンオンによる段差改
善方法では、ＳＯＧをあまり厚く塗布することが困難で
あり、０．３μｍ以上の段差を完全に覆うことはできな
い。第３図ａはシリコン基板ｌ内にソースドレイン拡散
領域２を形成し、この拡散令頁域２に対向するようにシ
リコン基板１の表面にゲート電極３を絶縁膜４の介在の
下に形成した下層レベルのトランジスタを示すもので、
眉間絶縁のためゲート電極３上にも絶縁膜４が設けられ
るが、この際ゲート電極３によって段差を生じる。その
ためこの絶縁膜４上には５ＯＧ５がスピンオンされてい
るが、０．３〜０．５μｍ程度の段差では、段差部を緩
和することしかできない。また、スピンオン後には必ず
キュアが必要で、これも多段ステップで熱処理をしない
と表面層のみ硬化して内部が未硬化のまま残る場合が生
じる。第３図すには、第３図ａの５ＯＧ５をスピンオン
した後、ＣＶＤ酸化膜６を被着させ、スルーホール７を
エツチングしたところを示すものである。このとき、５
ＯＧ５の未硬化部分８がスルーホール７の側壁にあられ
れる。この部分より５ＯＧ５を溶かしている溶剤の残香
などの影響で、スルーホール７を形成するＲＩＥエツチ
ングのときにポリマのデポジションが起こり、コンタク
トが不良となる問題が生じやすい欠点があった。また前
述のように多段ステップの熱処理（キュア）が必要なた
め取扱いが面倒で工数が増加する欠点があった。

一方、エッチバック法は比較的簡単にできる方法である
が、レジストを段差よりかなり厚く塗布しなければなら
ず、またエツチングも全面エッチでレジストと絶縁膜と
のエッチレートの等しくなる条件で行われなければなら
ないほどエラチャに対する負荷が重（、生産性で不利な
点があった。

〔発明が解決しようとする問題点〕

本発明は、上記欠点を除き、比較的簡単に層間絶縁膜を
パターニングエツチングすることにより、素子表面の段
差を無くす方法を提供することを目的とする。

〔問題点を解決するための手段〕

この目的は本発明によれば、段差を形成する下層の配線
部またはゲート電極部上に層間絶縁膜を被着する工程と
、被着された層間絶縁膜上に層間絶縁膜とのエツチング
選択比の大きい膜を被着する工程と、下層の配線部また
はゲート電極部のパターンを反転したパターンにより層
間絶縁膜とのエツチング選択比の大きい膜をエツチング
する工程とを含む方法により達成される。

〔作用〕

本発明においては、段差を形成する下層の配線部または
ゲート電極部上に被着した層間絶縁膜上に、層間絶縁膜
とのエツチング選択比の大きい膜を被着するが、この被
着されたエツチング選択比の大きい膜には層間絶縁膜と
相似の段差が形成される。この膜を下層の配線部または
ゲート電極部のパターンを反転したパターンによりエツ
チングすることにより膜の段差部分のみが除去され、−
古層間絶縁膜はほとんどエツチングされることなく残り
、平坦な表面が得られる。

〔実施例〕

次に本発明の実施例を図面について説明する。

なお回において第３図と同等部分には同符号が付しであ
る。

第１図ａにおいて、シリコン基板１にソースドレイン拡
散領域２）ゲート電極３により通常の下層レベルのトラ
ンジスタが形成され、層間絶縁膜４として減圧ＣＶＤ法
などにより酸化膜がデポジションされる。このときにゲ
ート電極３により絶縁膜段差が形成される。

第１図すにおいて、絶縁膜４上に下地酸化膜とのエツチ
ング選択比の大きいｌｌＱ９、例えばプラズマＣＶＤ法
によるＳｔ、Ｎａ膜などがデポジションされる。

次に、第１図Ｃに示すように、通常の方法でレジスト１
０を塗布し、下地のゲート電極部３、その地間線部のよ
うな段差の高い部分のみ開口１１したパターン、すなわ
ち、ゲート電極部や配線部の反転パターンでバターニン
グする。

第１図ｄでは、プラズマエッチ法などによりエツチング
を行い、前記の下地酸化膜４とのエッチング選択比の大
きい膜９、すなわちプラズマＳｔ。

Ｎ４膜をエツチング除去する。このとき、下地酸化膜４
はあまりエツチングされないため、容易に膜９０オーバ
ーエッチを行うことができ、そのサイドエッチ量を制御
して、段差の上部の膜１２のみ除去することが可能であ
る。

次に第１図ｅに示すように、上部配線１３を形成すれば
、段差の非常に小さい素子表面上に上部配線を形成でき
るため、断線やブリッジの起こる可能性はない。

第２図は第２の実施例を示すもので、第１図と同等部分
には同符号を付しである。

第２図ａにおいて、酸化膜４の上にエツチング選択比の
大きい膜としてポリシリコン膜１４を被着し、次いでゲ
ート電極部３における段差の上部にあたるポリシリコン
膜のみを除去する。

次に、第２図すでは、ポリシリコン膜１４を層間絶縁膜
とするため酸化して、酸化膜１５とした上に、上層配線
１３を形成する。このようにポリシリコンを用いると、
下地酸化膜４とのエツチング選択比を十分大きく取れ、
しかも酸化してしまうことにより容易に平坦化された絶
縁膜を形成できる利点がある。

〔発明の効果〕

本発明によれば、下地酸化膜とのエツチング選択比の大
きい膜を段差のある下地に被着し、段差の元になってい
る配線パターンなどに対する反転パターンにて、エツチ
ングすることにより、段差上部のみを容易に除去でき、
素子表面を平坦化することができる。

【図面の簡単な説明】

第１図ａ　−ｅは本発明の一実施例の製造工程を示す断
面図、第２図ａ、ｂは本発明の異なる実施例の製造工程
を示す断面図、第３図ａ、ｂは従来方法の製造工程を示
す断面図である。 ｌ・・・シリコン基板、　　２・・・ソースドレイン拡
散頬域、　３・・・ゲート電極、　４・・・絶縁膜、　
９・・・エツチング選択比の大きい膜、　　１０・・・
レジスト膜、　　１４・・・ポリシリコン膜（エツチン
グ選択比の大きい膜）。

Claims (1)

1. 【特許請求の範囲】 １）下層の配線部またはゲート電極部上に層間絶縁膜を
   被着する工程と、該層間絶縁膜上に該層間絶縁膜とのエ
   ッチング選択比の大きい膜を被着する工程と、前記下層
   の配線部またはゲート電極部のパターンを反転したパタ
   ーンにより前記層間絶縁膜とのエッチング選択比の大き
   い膜をエッチングする工程とを含むことを特徴とする半
   導体素子表面の平坦化法。 ２）特許請求の範囲第１項記載の平坦化法において、層
   間絶縁膜とのエッチング選択比の大きい膜としてプラズ
   マシリコン窒化膜を用いることを特徴とする半導体素子
   表面の平坦化法。 ３）特許請求の範囲第１項記載の平坦化法において、層
   間絶縁膜とのエッチング選択比の大きい膜としてポリシ
   リコン膜を用い、エッチングした後全面酸化によりポリ
   シリコン膜を絶縁膜化することを特徴とする半導体素子
   表面の平坦化法。