JPH02133924A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02133924A JPH02133924A JP28907188A JP28907188A JPH02133924A JP H02133924 A JPH02133924 A JP H02133924A JP 28907188 A JP28907188 A JP 28907188A JP 28907188 A JP28907188 A JP 28907188A JP H02133924 A JPH02133924 A JP H02133924A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
微細なコンタクトホールを有する半導体装置及びその製
造方法に関し、 微細なコンタクトホールを形成する場合においても絶縁
膜の表面の平坦化が可能で、配線層の断線を防止するこ
とが可能な半導体装置及びその製遣方法の提供を目的と
し、 本発明の半導体装置は、シリコン基板または導電層の表
面に形成したシリコン酸化膜または絶縁膜の表面に配線
層を有し、前記シリコン酸化膜または絶縁膜及び前記配
線層を覆う絶縁膜の表面に、エツチング処理においてス
トッパとなる膜を備え、前記シリコン酸化膜または絶縁
膜、絶縁膜及び膜を貫通するコンタクトホールまたはス
ルーホール内の側壁にサイドウオールを具備するよう構
成する。
造方法に関し、 微細なコンタクトホールを形成する場合においても絶縁
膜の表面の平坦化が可能で、配線層の断線を防止するこ
とが可能な半導体装置及びその製遣方法の提供を目的と
し、 本発明の半導体装置は、シリコン基板または導電層の表
面に形成したシリコン酸化膜または絶縁膜の表面に配線
層を有し、前記シリコン酸化膜または絶縁膜及び前記配
線層を覆う絶縁膜の表面に、エツチング処理においてス
トッパとなる膜を備え、前記シリコン酸化膜または絶縁
膜、絶縁膜及び膜を貫通するコンタクトホールまたはス
ルーホール内の側壁にサイドウオールを具備するよう構
成する。
本発明の半導体装置の製造方法は、シリコン基板または
導電層の表面にシリコン酸化膜または絶縁膜を形成し、
その表面に配線層を形成し、前記シリコン酸化膜または
絶縁膜及び前記配線層を覆う絶縁膜を形成する工程と、
前記絶縁膜の表面にエツチング処理においでストッパと
なる膜を形成し、前記シリコン酸化膜または絶縁膜、絶
縁膜及び膜を貫通するコンタクトホールまたはスルーホ
ールを形成する工程と、前記膜の表面及びコンタクトホ
ールまたはスルーホール内に、コンタクトホールまたは
スルーホールの内部の側壁に形成するサイドウオールと
なる絶縁膜を形成し、前記膜をストッパとしてリアクテ
ィブ・イオン・エッチングにより前記絶縁膜をエツチン
グする工程とを含むよう構成する。
導電層の表面にシリコン酸化膜または絶縁膜を形成し、
その表面に配線層を形成し、前記シリコン酸化膜または
絶縁膜及び前記配線層を覆う絶縁膜を形成する工程と、
前記絶縁膜の表面にエツチング処理においでストッパと
なる膜を形成し、前記シリコン酸化膜または絶縁膜、絶
縁膜及び膜を貫通するコンタクトホールまたはスルーホ
ールを形成する工程と、前記膜の表面及びコンタクトホ
ールまたはスルーホール内に、コンタクトホールまたは
スルーホールの内部の側壁に形成するサイドウオールと
なる絶縁膜を形成し、前記膜をストッパとしてリアクテ
ィブ・イオン・エッチングにより前記絶縁膜をエツチン
グする工程とを含むよう構成する。
本発明は、微細なコンタクトホールを有する半導体装置
及びその製造方法の改良に関するものである。
及びその製造方法の改良に関するものである。
半導体装置の高集積化に伴い、従来の製造方法により形
成したコンタクトホールを用いていては高集積化、微細
化を実現することが困難になっている。
成したコンタクトホールを用いていては高集積化、微細
化を実現することが困難になっている。
以上のような状況から、微細なコンタクトホールを有す
る半導体装置及びその製造方法が要望されている。
る半導体装置及びその製造方法が要望されている。
従来の半導体装置の製造方法を第２図により工程順に説
明する。
明する。
まず、第２図（ａｌに示すように、シリコン基板１１の
表面にシリコン酸化膜１２を形成し、その表面に配線層
、例えばポリシリコン膜１３を形成し、全面に絶縁膜、
例えばＰＳＧ膜１４を形成し、その表面にレジスト膜を
形成してフォトリソグラフィー技術によりコンタクトホ
ールを形成する位置が開口したレジスト膜１５を形成す
る。
表面にシリコン酸化膜１２を形成し、その表面に配線層
、例えばポリシリコン膜１３を形成し、全面に絶縁膜、
例えばＰＳＧ膜１４を形成し、その表面にレジスト膜を
形成してフォトリソグラフィー技術によりコンタクトホ
ールを形成する位置が開口したレジスト膜１５を形成す
る。
このＰＳＧ膜１４は下部を保護するパッシベーション効
果がある上、コンタクトホールを形成する前にリフロー
が容易に行えるので絶縁膜として広く用いられている。
果がある上、コンタクトホールを形成する前にリフロー
が容易に行えるので絶縁膜として広く用いられている。
つぎに、第２図（ｂｌに示すように、このレジスト膜１
５をマスクとしてエツチングを行い０．８μｍ径のコン
タクトホール１７を開口し、その後レジスト膜１５を除
去する。
５をマスクとしてエツチングを行い０．８μｍ径のコン
タクトホール１７を開口し、その後レジスト膜１５を除
去する。
ついで、第２図（Ｃ１に示すように、ＰＳＧ膜１４の表
面及びコンタクトホール１７内にＣＶＤ−シリコン酸化
膜１６を形成し、このＣｖＤ−シリコン酸化膜Ｉ６を全
面エツチング処理し、第２図（ｄ）に示すように、コン
タクトホール１７の内部の側壁にサイドウオール！７ａ
を形成し、先に形成したコンタクトホール１７より微細
なコンタクトホールをサイドウオール１７．】内に形成
することが可能となる。
面及びコンタクトホール１７内にＣＶＤ−シリコン酸化
膜１６を形成し、このＣｖＤ−シリコン酸化膜Ｉ６を全
面エツチング処理し、第２図（ｄ）に示すように、コン
タクトホール１７の内部の側壁にサイドウオール！７ａ
を形成し、先に形成したコンタクトホール１７より微細
なコンタクトホールをサイドウオール１７．】内に形成
することが可能となる。
以上説明した従来の半導体装置の製造方法により製造し
た半導体装置においては、ＣｖＤ−シリコン酸化膜のエ
ツチングをする際にコンタクトホール内のシリコン基板
上のＣＶＤ−シリコン酸化膜を完全にエツチングするた
めに、オーバーエツチングを行うので、第２図（ｅ）の
拡大図に示すように、コンタクトホールの内壁に形成し
たサイドウオール１７ａの上部がＰＳＧ膜の表面より出
っ張るため、ＰＳＧ膜の平坦化が困難となり、この表面
に配ｖＡ層、例えばアルミニウム層１８を形成した場合
に、この出っ張り寸法が大き過ぎるとアルミニウム層１
８とサイドウオール１７ａとの付着力の関係により、図
においてｌと示した部分での配線層の断線の原因となる
という問題点があった。
た半導体装置においては、ＣｖＤ−シリコン酸化膜のエ
ツチングをする際にコンタクトホール内のシリコン基板
上のＣＶＤ−シリコン酸化膜を完全にエツチングするた
めに、オーバーエツチングを行うので、第２図（ｅ）の
拡大図に示すように、コンタクトホールの内壁に形成し
たサイドウオール１７ａの上部がＰＳＧ膜の表面より出
っ張るため、ＰＳＧ膜の平坦化が困難となり、この表面
に配ｖＡ層、例えばアルミニウム層１８を形成した場合
に、この出っ張り寸法が大き過ぎるとアルミニウム層１
８とサイドウオール１７ａとの付着力の関係により、図
においてｌと示した部分での配線層の断線の原因となる
という問題点があった。
本発明は以上のような状況から、微細なコンタクトホー
ルを形成する場合においても絶縁膜の表面の平坦化が可
能で、配線層の断線を防止することが可能な半導体装置
及びその製造方法の提供を目的としたものである。
ルを形成する場合においても絶縁膜の表面の平坦化が可
能で、配線層の断線を防止することが可能な半導体装置
及びその製造方法の提供を目的としたものである。
本発明の半導体装置は、シリコン基板または導電層の表
面に形成したシリコン酸化膜または絶縁ｎりの表面に配
線層を有し、このシリコン酸化膜または絶縁膜及び配線
層を覆う絶縁膜の表面に、エツチング処理においてスト
ッパとなる膜を備え、このシリコン酸化膜または絶縁膜
、絶縁膜及びストッパとなる膜を貫通するコンタクトホ
ールまたはスルーホール内の側壁にサイドウオールを具
備するよう構成し、この半導体ｇＷの製造方法は、シリ
コン基板または導電層の表面にシリコン酸化膜または絶
縁膜を形成し、その表面に配線層を形成し、このシリコ
ン酸化膜または絶縁膜及び前記配線層を覆う絶縁膜を形
成する工程と、この絶縁膜の表面にエツチング処理にお
いてストッパとなる膜を形成し、シリコン酸化膜または
絶縁膜、絶縁膜及びストッパとなる膜を貫通するコンタ
クトホールまたはスルーホールを形成する工程と、この
ストッパとなる膜の表面及びコンタクトホールまたはス
ルーホール内に、コンタクトホールまたはスルーホール
の内部の側壁に形成するサイドウオールとなる絶縁膜を
形成し、このストッパとなる膜をストッパとしてリアク
ティブ・イオン・エッチングによりこの絶縁）漠をエツ
チングする工程とを含むよう構成する。
面に形成したシリコン酸化膜または絶縁ｎりの表面に配
線層を有し、このシリコン酸化膜または絶縁膜及び配線
層を覆う絶縁膜の表面に、エツチング処理においてスト
ッパとなる膜を備え、このシリコン酸化膜または絶縁膜
、絶縁膜及びストッパとなる膜を貫通するコンタクトホ
ールまたはスルーホール内の側壁にサイドウオールを具
備するよう構成し、この半導体ｇＷの製造方法は、シリ
コン基板または導電層の表面にシリコン酸化膜または絶
縁膜を形成し、その表面に配線層を形成し、このシリコ
ン酸化膜または絶縁膜及び前記配線層を覆う絶縁膜を形
成する工程と、この絶縁膜の表面にエツチング処理にお
いてストッパとなる膜を形成し、シリコン酸化膜または
絶縁膜、絶縁膜及びストッパとなる膜を貫通するコンタ
クトホールまたはスルーホールを形成する工程と、この
ストッパとなる膜の表面及びコンタクトホールまたはス
ルーホール内に、コンタクトホールまたはスルーホール
の内部の側壁に形成するサイドウオールとなる絶縁膜を
形成し、このストッパとなる膜をストッパとしてリアク
ティブ・イオン・エッチングによりこの絶縁）漠をエツ
チングする工程とを含むよう構成する。
即ち本発明においては、シリコン基板の表面にシリコン
酸化膜を形成し、その表面に配線層を形成し、このシリ
コン酸化膜及び配線層を覆う絶縁膜を形成し、この絶縁
膜の表面にエツチング処理においてストッパとなる膜を
形成し、これらの絶縁膜及びストッパとなる膜を貫通す
るコンタクトホールを形成し、このストッパとなる膜の
表面及びコンタクトホール内に、コンタクトホールの内
部の側壁に形成するサイドウオールとなる絶縁膜を形成
し、この絶縁膜をリアクティブ・イオン・エッチングに
よりストッパとなる膜をストッパとしてエツチングする
が、このエツチング処理をオーバーに行った場合におい
ても、コンタクトホール内に形成されるサイドウオール
の上端部が絶縁膜の表面に出っ張って絶縁膜の平坦化が
国連となるのを防止することができるので、この表面に
配線層を形成した場合に配線層の断線を防止することが
可能となる。
酸化膜を形成し、その表面に配線層を形成し、このシリ
コン酸化膜及び配線層を覆う絶縁膜を形成し、この絶縁
膜の表面にエツチング処理においてストッパとなる膜を
形成し、これらの絶縁膜及びストッパとなる膜を貫通す
るコンタクトホールを形成し、このストッパとなる膜の
表面及びコンタクトホール内に、コンタクトホールの内
部の側壁に形成するサイドウオールとなる絶縁膜を形成
し、この絶縁膜をリアクティブ・イオン・エッチングに
よりストッパとなる膜をストッパとしてエツチングする
が、このエツチング処理をオーバーに行った場合におい
ても、コンタクトホール内に形成されるサイドウオール
の上端部が絶縁膜の表面に出っ張って絶縁膜の平坦化が
国連となるのを防止することができるので、この表面に
配線層を形成した場合に配線層の断線を防止することが
可能となる。
以下第１図により本発明による一実施例をゲート電極の
場合について工程順に説明する。
場合について工程順に説明する。
まず、第１図（ａｌに示すように、シリコン基板１０表
面にＣＶＤ法により膜厚２００人のシリコン酸化膜２を
形成し、その表面にポリシリコン膜を形成し、フォトリ
ソグラフィー技術を用いてゲート電極３を形成し、全面
に絶縁膜、例えば膜厚１μｍのＰＳＧＳｉＯ２成する。
面にＣＶＤ法により膜厚２００人のシリコン酸化膜２を
形成し、その表面にポリシリコン膜を形成し、フォトリ
ソグラフィー技術を用いてゲート電極３を形成し、全面
に絶縁膜、例えば膜厚１μｍのＰＳＧＳｉＯ２成する。
つぎに、第１図（ｂｌに示すように、窒素雰囲気中で９
５０℃、 ３０分のアニールを行い表面の平坦化を行う
。
５０℃、 ３０分のアニールを行い表面の平坦化を行う
。
ついで、第１図（Ｃ１に示すように、このＰＳＧＳｉＯ
２面に膜厚１ 、０００人のシリコン窒化膜５をＣＶＤ
法により成長させる。
２面に膜厚１ 、０００人のシリコン窒化膜５をＣＶＤ
法により成長させる。
つぎに、第１図ｆｄ）に示すように、レジスト膜のマス
クを用いる公知のフォトリソグラフィー技術によって８
，０００人径のコンタクトホール７を形成する。
クを用いる公知のフォトリソグラフィー技術によって８
，０００人径のコンタクトホール７を形成する。
ついで、第１図Ｆｅ）に示すように、このシリコン窒化
膜５の表面及びコンタクトボール７内にＣＶＤ法により
ＣｖＤ−シリコン酸化膜６を形成する。
膜５の表面及びコンタクトボール７内にＣＶＤ法により
ＣｖＤ−シリコン酸化膜６を形成する。
最後に、第１図（ｆｌに示すように、このＣＶＤ−シリ
コン酸化膜６をストッパとする全面工、チングをリアク
ティブ・イオン・エッチングにより行う。
コン酸化膜６をストッパとする全面工、チングをリアク
ティブ・イオン・エッチングにより行う。
この際、コンタクトホール７の内壁には膜厚１０００人
のサイドウオール７ａが形成される。この結果、ＰＳＧ
ＳｉＯ２成した８、０００人径のコンタクトホ−ル７を
に６．０００人径のコンタクトホールに縮小することが
可能となり、ストッパとなるシリコン窒化膜５が形成さ
れているので、サイドウオール７ａの上端がＣＶＤ−シ
リコン酸化膜６の表面に出っ張ることがなくなるので、
表面を平坦にすることが可能であり、この表面に形成す
る配線層の断線を防止することも可能となる。
のサイドウオール７ａが形成される。この結果、ＰＳＧ
ＳｉＯ２成した８、０００人径のコンタクトホ−ル７を
に６．０００人径のコンタクトホールに縮小することが
可能となり、ストッパとなるシリコン窒化膜５が形成さ
れているので、サイドウオール７ａの上端がＣＶＤ−シ
リコン酸化膜６の表面に出っ張ることがなくなるので、
表面を平坦にすることが可能であり、この表面に形成す
る配線層の断線を防止することも可能となる。
なお、ゲート電極３を覆うＰＳＧ膜４のかわりにＢＰＳ
Ｇ膜を用いることが可能であり、また、ストッパとして
は上記のシリコン窒化膜５のかわりにＴｉＮ、ＴｉＷ、
ＷＮ、ＴｉＳｉ等を用いることも可能である。
Ｇ膜を用いることが可能であり、また、ストッパとして
は上記のシリコン窒化膜５のかわりにＴｉＮ、ＴｉＷ、
ＷＮ、ＴｉＳｉ等を用いることも可能である。
以上の説明から明らかなように本発明によればストッパ
となる膜を設けるので、コンタクトホール内のサイドウ
オールを形成する場合のエンド・ポイントのモニターが
容易になり、コンタクトホールを設けた絶縁膜の表面の
平坦化を損なうことなり、微細なコンタクトホールを形
成することが可能となる等の利点があり、著しい経済的
及び、信頼性向上の効果が期待できる半導体装置及びそ
の製造方法の提供が可能となる。
となる膜を設けるので、コンタクトホール内のサイドウ
オールを形成する場合のエンド・ポイントのモニターが
容易になり、コンタクトホールを設けた絶縁膜の表面の
平坦化を損なうことなり、微細なコンタクトホールを形
成することが可能となる等の利点があり、著しい経済的
及び、信頼性向上の効果が期待できる半導体装置及びそ
の製造方法の提供が可能となる。
第１図は本発明による一実施例を工程順に示す側断面図
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、である。 図において、 １はシリコン基板、 ２はシリコン酸化膜、 ３はゲート電極、 ４はＰＳＧ膜、 ５はシリコン窒化膜、 ６はＣＶＯ−シリコン酸化膜、 ７はコンタクトホール、 ７ａはサイドウオール、を示す。 ｔｅｌ シリコン酸化膜（２）、ゲート電極（３）及びＰＳＧ膜
（４）の形成ｆｄ＋ コンタクトホール（７）の形成
価） ＰＳＧ膜（４）の平坦化 ｔｅｌ ＣＶＤ−ノリコン酸化月莫（６）の形成（ｅ
ｌ シリコン窒化膜（５）の形成 本発明による一実施例を工程順に示す側断面図第 １
図（その１） （ｆｌ ＣＶＤ−シリコン酸化膜（６）のエツチング
本発明による一実施例を工程順に示す（ｊ′ｌｌ断面図
第 １ 図（その２） ｆｂｌ コンタクトホール（１７）の形成及びレジストｕ （１
５）の除去［ｅｌ ＣＶＤ−シリコン酸化膜（１６）の形成従来の半導体装
置の製造方法を工程順に示す側断面図第 ２ 図（その
１） （ｄｌ ＣＶＤ−シリコン酸化膜（１６）のエツチング（ｅ） アルミニウム層（１８）の形成（Ａ８Ｂ拡大図）従来の
半導体装置の製造方法を工程順に示す側断面図第 図（その２）
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、である。 図において、 １はシリコン基板、 ２はシリコン酸化膜、 ３はゲート電極、 ４はＰＳＧ膜、 ５はシリコン窒化膜、 ６はＣＶＯ−シリコン酸化膜、 ７はコンタクトホール、 ７ａはサイドウオール、を示す。 ｔｅｌ シリコン酸化膜（２）、ゲート電極（３）及びＰＳＧ膜
（４）の形成ｆｄ＋ コンタクトホール（７）の形成
価） ＰＳＧ膜（４）の平坦化 ｔｅｌ ＣＶＤ−ノリコン酸化月莫（６）の形成（ｅ
ｌ シリコン窒化膜（５）の形成 本発明による一実施例を工程順に示す側断面図第 １
図（その１） （ｆｌ ＣＶＤ−シリコン酸化膜（６）のエツチング
本発明による一実施例を工程順に示す（ｊ′ｌｌ断面図
第 １ 図（その２） ｆｂｌ コンタクトホール（１７）の形成及びレジストｕ （１
５）の除去［ｅｌ ＣＶＤ−シリコン酸化膜（１６）の形成従来の半導体装
置の製造方法を工程順に示す側断面図第 ２ 図（その
１） （ｄｌ ＣＶＤ−シリコン酸化膜（１６）のエツチング（ｅ） アルミニウム層（１８）の形成（Ａ８Ｂ拡大図）従来の
半導体装置の製造方法を工程順に示す側断面図第 図（その２）
Claims (1)
- 【特許請求の範囲】 〔１〕シリコン基板または導電層（１）の表面に形成し
たシリコン酸化膜または絶縁膜（２）の表面に配線層（
３）を有し、前記シリコン酸化膜または絶縁膜（２）及
び前記配線層（３）を覆う絶縁膜（４）の表面に、エッ
チング処理においてストッパとなる膜（５）を備え、前
記シリコン酸化膜または絶縁膜（２）、絶縁膜（４）及
び膜（５）を貫通するコンタクトホールまたはスルーホ
ール（７）内の側壁にサイドウォール（７ａ）を具備す
ることを特徴とする半導体装置。 〔２〕シリコン基板または導電層（１）の表面にシリコ
ン酸化膜または絶縁膜（２）を形成し、その表面に配線
層（３）を形成し、前記シリコン酸化膜または絶縁膜（
２）及び前記配線層（３）を覆う絶縁膜（４）を形成す
る工程と、 前記絶縁膜（４）の表面にエッチング処理においてスト
ッパとなる膜（５）を形成し、前記シリコン酸化膜また
は絶縁膜（２）、絶縁膜（４）及び膜（５）を貫通する
コンタクトホールまたはスルーホール（７）を形成する
工程と、 前記膜（５）の表面及びコンタクトホールまたはスルー
ホール（７）内に、コンタクトホールまたはスルーホー
ル（７）の内部の側壁に形成するサイドウォール（７ａ
）となる絶縁膜（６）を形成し、前記膜（５）をストッ
パとしてリアクティブ・イオン・エッチングにより前記
絶縁膜（６）をエッチングする工程と、を含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28907188A JPH02133924A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28907188A JPH02133924A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02133924A true JPH02133924A (ja) | 1990-05-23 |
Family
ID=17738450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28907188A Pending JPH02133924A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02133924A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280454A (ja) * | 1991-03-08 | 1992-10-06 | Nkk Corp | 半導体装置の製造方法 |
| US6255686B1 (en) | 1997-12-02 | 2001-07-03 | Nippon Steel Corporation | Semiconductor storage device including short circuit avoiding structure and method of fabricating thereof |
| KR100325047B1 (ko) * | 1998-05-19 | 2002-03-04 | 가네꼬 히사시 | 반도체 장치 및 그 제조 방법 |
| KR100390891B1 (ko) * | 1995-12-22 | 2003-09-06 | 주식회사 하이닉스반도체 | 고집적반도체소자의제조방법 |
-
1988
- 1988-11-15 JP JP28907188A patent/JPH02133924A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280454A (ja) * | 1991-03-08 | 1992-10-06 | Nkk Corp | 半導体装置の製造方法 |
| KR100390891B1 (ko) * | 1995-12-22 | 2003-09-06 | 주식회사 하이닉스반도체 | 고집적반도체소자의제조방법 |
| US6255686B1 (en) | 1997-12-02 | 2001-07-03 | Nippon Steel Corporation | Semiconductor storage device including short circuit avoiding structure and method of fabricating thereof |
| US6461912B2 (en) | 1997-12-02 | 2002-10-08 | Nippon Steel Corporation | Method of fabricating semiconductor storage device having a capacitor |
| KR100325047B1 (ko) * | 1998-05-19 | 2002-03-04 | 가네꼬 히사시 | 반도체 장치 및 그 제조 방법 |
| US6383869B1 (en) | 1998-05-19 | 2002-05-07 | Nec Corporation | Side wall contact structure and method of forming the same |
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