JP2755226B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2755226B2 JP2755226B2 JP7250602A JP25060295A JP2755226B2 JP 2755226 B2 JP2755226 B2 JP 2755226B2 JP 7250602 A JP7250602 A JP 7250602A JP 25060295 A JP25060295 A JP 25060295A JP 2755226 B2 JP2755226 B2 JP 2755226B2
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、ＳＲＡＭ(Static Random Access Memo
ry)の製造方法に関する。
法に関し、特に、ＳＲＡＭ(Static Random Access Memo
ry)の製造方法に関する。
【０００２】
【従来の技術】近年、半導体の高集積化により素子の微
細化が進み、コンタクト孔と配線のマスクの位置合せマ
ージンが厳しくなってきている。その対策としてセルフ
アラインでコンタクト孔を形成する技術が適用されてき
ている。ＳＲＡＭのグラウンドコンタクト孔にセルフア
ラインコンタクトを適用した従来例について図を用いて
説明する。
細化が進み、コンタクト孔と配線のマスクの位置合せマ
ージンが厳しくなってきている。その対策としてセルフ
アラインでコンタクト孔を形成する技術が適用されてき
ている。ＳＲＡＭのグラウンドコンタクト孔にセルフア
ラインコンタクトを適用した従来例について図を用いて
説明する。
【０００３】図５はグラウンド配線まで形成したＳＲＡ
Ｍセルの平面図である。フィールド酸化膜２０２と拡散
層２０６上にゲート電極２２０が形成され、その後グラ
ウンド配線と拡散層２０６をつなぐためのコンタクト孔
１１０が形成され、その上にグラウンド配線２３０が形
成されている。
Ｍセルの平面図である。フィールド酸化膜２０２と拡散
層２０６上にゲート電極２２０が形成され、その後グラ
ウンド配線と拡散層２０６をつなぐためのコンタクト孔
１１０が形成され、その上にグラウンド配線２３０が形
成されている。
【０００４】図６（ａ）〜（ｃ），（ａ’）〜（ｃ’）
および図７（ｄ），（ｄ’）のそれぞれは図５に示した
ＳＲＡＭセルの製造工程を段階的に示す図であり、図５
中のＢ−Ｂ’線とＡ−Ａ’線断面図である。以下に、図
６および図７を参照してＳＲＡＭセルの製造方法を説明
する。
および図７（ｄ），（ｄ’）のそれぞれは図５に示した
ＳＲＡＭセルの製造工程を段階的に示す図であり、図５
中のＢ−Ｂ’線とＡ−Ａ’線断面図である。以下に、図
６および図７を参照してＳＲＡＭセルの製造方法を説明
する。
【０００５】図６（ａ），（ａ’）に示すようにシリコ
ン基板２０１上にフィールド酸化膜２０２およびゲート
酸化膜２０３を介してゲート電極が形成される。ここで
ゲート電極は多結晶シリコン膜２０４と酸化膜２０５か
らなる二層膜として形成されている。
ン基板２０１上にフィールド酸化膜２０２およびゲート
酸化膜２０３を介してゲート電極が形成される。ここで
ゲート電極は多結晶シリコン膜２０４と酸化膜２０５か
らなる二層膜として形成されている。
【０００６】続いて行われる図６（ｂ），（ｂ’）に示
す段階では、ゲート電極をマスクとしたイオン注入が行
われ、Ｎ型の拡散層２０６が形成される。次に、酸化膜
をウェハ全面に形成した後、異方性エッチングによりウ
ェハ全面をエッチングし、側壁膜２０７を形成する。続
いて、層間絶縁膜として酸化膜２０８がウェハ全面に形
成される。
す段階では、ゲート電極をマスクとしたイオン注入が行
われ、Ｎ型の拡散層２０６が形成される。次に、酸化膜
をウェハ全面に形成した後、異方性エッチングによりウ
ェハ全面をエッチングし、側壁膜２０７を形成する。続
いて、層間絶縁膜として酸化膜２０８がウェハ全面に形
成される。
【０００７】図６（ｃ），（ｃ’）に示す段階では、フ
ォトレジストパターン２０９を形成した後、フォトレジ
ストパターン２０９をマスクとして異方性エッチングが
行われ、コンタクト孔２１０が多結晶シリコン膜２０４
に対してセルフアラインで形成される。
ォトレジストパターン２０９を形成した後、フォトレジ
ストパターン２０９をマスクとして異方性エッチングが
行われ、コンタクト孔２１０が多結晶シリコン膜２０４
に対してセルフアラインで形成される。
【０００８】その後、図７（ｄ），（ｄ’）に示すよう
に、グラウンド配線としてタングステンシリサイド膜２
１１が形成される。
に、グラウンド配線としてタングステンシリサイド膜２
１１が形成される。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、ゲート電極間隔の狭いところで図
７（ｄ）に示すようにタングステンシリサイド膜２１１
の被覆性（以下、カバレッジと称する）が悪いことか
ら、膜厚が薄くなり、配線抵抗がカバレッジの良い場合
（平坦化を行った場合）に比べると３〜４倍になってし
まう。その結果、ＳＲＡＭのドライバートランジスタの
ＯＮ電流が下がることにより実効レシオが下がり、ＳＲ
ＡＭの動作特性が劣化するという問題点があった。タン
グステンシリサイド膜２１１を厚く形成したとしても図
７（ｄ）に示すようなゲート電極間隔の狭い部分での膜
厚はそれほど増加することはなく、解決することはでき
ない。また、厚く形成することによる製造時間の増加が
あり、この点からも採用することはできない。
装置の製造方法では、ゲート電極間隔の狭いところで図
７（ｄ）に示すようにタングステンシリサイド膜２１１
の被覆性（以下、カバレッジと称する）が悪いことか
ら、膜厚が薄くなり、配線抵抗がカバレッジの良い場合
（平坦化を行った場合）に比べると３〜４倍になってし
まう。その結果、ＳＲＡＭのドライバートランジスタの
ＯＮ電流が下がることにより実効レシオが下がり、ＳＲ
ＡＭの動作特性が劣化するという問題点があった。タン
グステンシリサイド膜２１１を厚く形成したとしても図
７（ｄ）に示すようなゲート電極間隔の狭い部分での膜
厚はそれほど増加することはなく、解決することはでき
ない。また、厚く形成することによる製造時間の増加が
あり、この点からも採用することはできない。
【００１０】図５のＡ−Ａ’断面をそれぞれ示す図６
（ａ’）〜（ｃ’）および図７（ｄ’）の各図に表わさ
れるように、ゲート電極上に酸化膜２０８を形成し、下
地の段差を利用してコンタクト孔２１０をセルフアライ
ンに開孔する場合には、カバレッジは良好となるが、コ
ンタクト孔が形成されない図７（ｄ）に示されるような
部分では上記の問題点が発生する。この問題点はセルフ
アラインでコンタクト孔を形成するような高集積化され
た半導体装置に特有のものである。
（ａ’）〜（ｃ’）および図７（ｄ’）の各図に表わさ
れるように、ゲート電極上に酸化膜２０８を形成し、下
地の段差を利用してコンタクト孔２１０をセルフアライ
ンに開孔する場合には、カバレッジは良好となるが、コ
ンタクト孔が形成されない図７（ｄ）に示されるような
部分では上記の問題点が発生する。この問題点はセルフ
アラインでコンタクト孔を形成するような高集積化され
た半導体装置に特有のものである。
【００１１】上記のような問題点を解決するためには、
グラウンド配線をカバレッジの良い材質、例えば多結晶
シリコンで形成することが考えられるが、多結晶シリコ
ンではコンタクト抵抗や配線抵抗がタングステンシリサ
イドに比べて高くなってしまうという問題が新たに生じ
る。
グラウンド配線をカバレッジの良い材質、例えば多結晶
シリコンで形成することが考えられるが、多結晶シリコ
ンではコンタクト抵抗や配線抵抗がタングステンシリサ
イドに比べて高くなってしまうという問題が新たに生じ
る。
【００１２】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、セルフアライ
ンでコンタクト孔を形成するとともに抵抗の低いグラウ
ンド配線を形成することのできる半導体装置の製造方法
を実現することを目的とする。
る問題点に鑑みてなされたものであって、セルフアライ
ンでコンタクト孔を形成するとともに抵抗の低いグラウ
ンド配線を形成することのできる半導体装置の製造方法
を実現することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体製造方法
は、半導体基板表面にフィールド絶縁膜を形成した後、
ゲート絶縁膜を形成する第１の工程と、上面に第１の導
電膜と第１の絶縁膜を成長させた後に所定の領域をエッ
チングし、前記第１の導電膜と第１の絶縁膜の２層から
なるゲート電極を形成する第２の工程と、前記ゲート電
極の間に拡散層領域を形成する第３の工程と、上面に第
２の絶縁膜を形成してこれを異方性エッチングし、前記
ゲート電極の側面に側壁膜を形成する第４の工程と、上
面に第３の絶縁膜を形成した後、所定領域をエッチング
し、コンタクト孔を開孔する第５の工程と、上面に第２
の導電膜を形成する第６の工程と、上面に第４の絶縁膜
を形成し、これを平坦にする第７の工程と、前記第７の
工程により平坦化された前記第４の絶縁膜の上面を等方
的にエッチングし、前記第２の導電膜の一部を露出させ
る第８の工程と、上面に第３の導電膜を形成する第９の
工程と、前記第３の導電膜と第４の絶縁膜と第２の導電
膜の所定の領域をエッチングし、グラウンド配線層を形
成する第１０の工程と、からなる。
は、半導体基板表面にフィールド絶縁膜を形成した後、
ゲート絶縁膜を形成する第１の工程と、上面に第１の導
電膜と第１の絶縁膜を成長させた後に所定の領域をエッ
チングし、前記第１の導電膜と第１の絶縁膜の２層から
なるゲート電極を形成する第２の工程と、前記ゲート電
極の間に拡散層領域を形成する第３の工程と、上面に第
２の絶縁膜を形成してこれを異方性エッチングし、前記
ゲート電極の側面に側壁膜を形成する第４の工程と、上
面に第３の絶縁膜を形成した後、所定領域をエッチング
し、コンタクト孔を開孔する第５の工程と、上面に第２
の導電膜を形成する第６の工程と、上面に第４の絶縁膜
を形成し、これを平坦にする第７の工程と、前記第７の
工程により平坦化された前記第４の絶縁膜の上面を等方
的にエッチングし、前記第２の導電膜の一部を露出させ
る第８の工程と、上面に第３の導電膜を形成する第９の
工程と、前記第３の導電膜と第４の絶縁膜と第２の導電
膜の所定の領域をエッチングし、グラウンド配線層を形
成する第１０の工程と、からなる。
【００１４】この場合、前記第１の絶縁膜と第２の絶縁
膜を窒化膜としてもよい。
膜を窒化膜としてもよい。
【００１５】また、上記のいずれの場合においても、前
記第２の導電膜を２層膜とし、下層を高融点金属層また
は高融点金属シリサイド層、上層を多結晶シリコン層と
してもよい。
記第２の導電膜を２層膜とし、下層を高融点金属層また
は高融点金属シリサイド層、上層を多結晶シリコン層と
してもよい。
【００１６】（作用）上記の本発明の方法により製造さ
れる半導体装置は、グラウンド配線層が、第８の工程に
てその一部が露出される第２の導電膜およびその上に形
成される第３の導電膜から構成される。第３の導電膜
は、平坦化された第４の絶縁膜上に形成され、層抵抗の
低いものとなるので、グラウンド配線層の抵抗は低いも
のとなる。
れる半導体装置は、グラウンド配線層が、第８の工程に
てその一部が露出される第２の導電膜およびその上に形
成される第３の導電膜から構成される。第３の導電膜
は、平坦化された第４の絶縁膜上に形成され、層抵抗の
低いものとなるので、グラウンド配線層の抵抗は低いも
のとなる。
【００１７】第２の導電膜および第３の導電膜のコンタ
クトは、第２の導電膜の一部が露出するまでエッチング
を行い、その上に第３の導電膜を形成するという簡単な
工程であるが、第２の導電膜を２層膜とし、下層を高融
点金属層または高融点金属シリサイド層、上層を多結晶
シリコン層とした場合には、カバレッジがよく、均一性
よく形成されている多結晶シリコン層が露出するまでエ
ッチング行うため、第４の絶縁膜をオーバーエッチング
したとしても第２の導電膜と第３の導電膜のコンタクト
を確実なものとなる。
クトは、第２の導電膜の一部が露出するまでエッチング
を行い、その上に第３の導電膜を形成するという簡単な
工程であるが、第２の導電膜を２層膜とし、下層を高融
点金属層または高融点金属シリサイド層、上層を多結晶
シリコン層とした場合には、カバレッジがよく、均一性
よく形成されている多結晶シリコン層が露出するまでエ
ッチング行うため、第４の絶縁膜をオーバーエッチング
したとしても第２の導電膜と第３の導電膜のコンタクト
を確実なものとなる。
【００１８】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００１９】図１は本発明により製造されるグラウンド
配線まで形成されたＳＲＡＭセル部の一実施例の平面図
である。フィールド酸化膜２と拡散層６上にゲート電極
２０が形成され、その後、グラウンド配線３０と拡散層
６をつなぐためのコンタクト孔１０が形成され、その上
にグラウンド配線３０が形成されている。
配線まで形成されたＳＲＡＭセル部の一実施例の平面図
である。フィールド酸化膜２と拡散層６上にゲート電極
２０が形成され、その後、グラウンド配線３０と拡散層
６をつなぐためのコンタクト孔１０が形成され、その上
にグラウンド配線３０が形成されている。
【００２０】図２（ａ）〜（ｃ），（ａ’）〜（ｃ’）
および図３（ｄ），（ｄ’）のそれぞれは図１に示した
ＳＲＡＭセルの製造工程を段階的に示す図であり、図１
中のＢ−Ｂ’線とＡ−Ａ’線断面図である。以下に、図
２および図３を参照して本実施例によるＳＲＡＭセルの
製造方法を説明する。
および図３（ｄ），（ｄ’）のそれぞれは図１に示した
ＳＲＡＭセルの製造工程を段階的に示す図であり、図１
中のＢ−Ｂ’線とＡ−Ａ’線断面図である。以下に、図
２および図３を参照して本実施例によるＳＲＡＭセルの
製造方法を説明する。
【００２１】図２（ａ），（ａ’）に示すように、シリ
コン基板１上に厚さ２０００〜５０００Åのフィールド
酸化膜２および厚さ１００〜３００Åのゲート酸化膜
（ゲート絶縁膜）３を介してゲート電極が形成される。
ここでゲート電極は厚さ２０００〜４０００Åの多結晶
シリコン（第１の導電膜）４であるが、後の工程でセル
フアラインにコンタクト孔を形成するため多結晶シリコ
ン４と厚さ２０００〜４０００Åの酸化膜（第１の絶縁
膜）５の２層膜で形成されている。
コン基板１上に厚さ２０００〜５０００Åのフィールド
酸化膜２および厚さ１００〜３００Åのゲート酸化膜
（ゲート絶縁膜）３を介してゲート電極が形成される。
ここでゲート電極は厚さ２０００〜４０００Åの多結晶
シリコン（第１の導電膜）４であるが、後の工程でセル
フアラインにコンタクト孔を形成するため多結晶シリコ
ン４と厚さ２０００〜４０００Åの酸化膜（第１の絶縁
膜）５の２層膜で形成されている。
【００２２】図２（ｂ），（ｂ’）に示される段階の工
程では、ゲート電極をマスクとして、３０ＫｅＶ、１Ｅ
１５程度でヒ素のイオン注入が行われ、Ｎ型の拡散層６
が形成される。次に、厚さ１０００〜２０００Åの酸化
膜（第２の絶縁膜）をウェハ全面に形成した後、異方性
エッチングによりウェハ全面をエッチングし、側壁膜７
が形成される。続いて、層間絶縁膜として厚さ１０００
〜２０００Åの酸化膜８（第３の絶縁膜）がウェハ全面
に形成される。
程では、ゲート電極をマスクとして、３０ＫｅＶ、１Ｅ
１５程度でヒ素のイオン注入が行われ、Ｎ型の拡散層６
が形成される。次に、厚さ１０００〜２０００Åの酸化
膜（第２の絶縁膜）をウェハ全面に形成した後、異方性
エッチングによりウェハ全面をエッチングし、側壁膜７
が形成される。続いて、層間絶縁膜として厚さ１０００
〜２０００Åの酸化膜８（第３の絶縁膜）がウェハ全面
に形成される。
【００２３】図２（ｃ），（ｃ’）に示される段階で
は、フォトレジストパターン９をマスクとして異方性エ
ッチングが行われ、コンタクト孔１０が多結晶シリコン
膜４に対してセルフアラインで形成される。
は、フォトレジストパターン９をマスクとして異方性エ
ッチングが行われ、コンタクト孔１０が多結晶シリコン
膜４に対してセルフアラインで形成される。
【００２４】図３（ｄ），（ｄ’）に示される段階で
は、グラウンド配線として厚さ１０００〜２０００Åの
タングステンシリサイド膜（第２の導電膜）１１が形成
される。次に、タングステンシリサイド膜１１の上に厚
さ５０００〜８００００ÅのＢＰＳＧ膜（第４の絶縁
膜）１２が形成され、高温リフロー等の方法により平坦
化を行う。
は、グラウンド配線として厚さ１０００〜２０００Åの
タングステンシリサイド膜（第２の導電膜）１１が形成
される。次に、タングステンシリサイド膜１１の上に厚
さ５０００〜８００００ÅのＢＰＳＧ膜（第４の絶縁
膜）１２が形成され、高温リフロー等の方法により平坦
化を行う。
【００２５】図３（ｅ），（ｅ’）に示される段階で
は、ＢＰＳＧ膜１２をウェットエッチングまたはドライ
エッチング法によりゲート電極上のタングステンシリサ
イド膜１１の一部が露出するまでウェハ全面をエッチン
グし、その後、厚さ１０００〜２０００Åのタングステ
ンシリサイド膜（第３の導電膜）１３をウェハ全面に形
成し、フォトレジストを用いて所定のパターンにエッチ
ングする。
は、ＢＰＳＧ膜１２をウェットエッチングまたはドライ
エッチング法によりゲート電極上のタングステンシリサ
イド膜１１の一部が露出するまでウェハ全面をエッチン
グし、その後、厚さ１０００〜２０００Åのタングステ
ンシリサイド膜（第３の導電膜）１３をウェハ全面に形
成し、フォトレジストを用いて所定のパターンにエッチ
ングする。
【００２６】上記のパターンエッチングは、まず、ＳＦ
6等を用いたエッチングによりタングステンシリサイド
膜１３を除去した後にＣＨＦ3等を用いたエッチングに
よりＢＰＳＧ膜１２を除去し、さらにＳＦ6等を用いた
エッチングにより、タングステンシリサイド膜１１を除
去することにより行われる。
6等を用いたエッチングによりタングステンシリサイド
膜１３を除去した後にＣＨＦ3等を用いたエッチングに
よりＢＰＳＧ膜１２を除去し、さらにＳＦ6等を用いた
エッチングにより、タングステンシリサイド膜１１を除
去することにより行われる。
【００２７】上記のように構成される本実施例において
は、グラウンド配線層が、セルフアラインで形成された
コンタクト孔の上に形成された層と、これらをＢＰＳＧ
膜１２により平坦化した上に形成された層抵抗の低い層
の２つの層により形成されるため、グラウンド配線層全
体の抵抗も低いものとなっている。グラウンド配線層を
形成する２つの層は、ＢＰＳＧ膜１２をゲート電極上の
タングステンシリサイド膜１１の一部が露出するまでエ
ッチングし、その上にタングステンシリサイド膜１３を
形成することにより行われるため、これらの間のコンタ
クトを確実に得ることができる。このようにタングステ
ンシリサイド膜１１のエッチングについてはコンタクト
を図るためのフォトレジストを行う必要はなく、工数が
増加することが防がれている。
は、グラウンド配線層が、セルフアラインで形成された
コンタクト孔の上に形成された層と、これらをＢＰＳＧ
膜１２により平坦化した上に形成された層抵抗の低い層
の２つの層により形成されるため、グラウンド配線層全
体の抵抗も低いものとなっている。グラウンド配線層を
形成する２つの層は、ＢＰＳＧ膜１２をゲート電極上の
タングステンシリサイド膜１１の一部が露出するまでエ
ッチングし、その上にタングステンシリサイド膜１３を
形成することにより行われるため、これらの間のコンタ
クトを確実に得ることができる。このようにタングステ
ンシリサイド膜１１のエッチングについてはコンタクト
を図るためのフォトレジストを行う必要はなく、工数が
増加することが防がれている。
【００２８】また、セルフアラインでコンタクト孔を形
成できる点は従来と同様であり、その結果、工程数の増
加が少ない状態で、コンタクト抵抗と配線抵抗を含めた
抵抗を、例えば、０．４μｍコンタクトの場合、従来８
００Ω程度であったものを２００Ω程度まで改善するこ
とができた。
成できる点は従来と同様であり、その結果、工程数の増
加が少ない状態で、コンタクト抵抗と配線抵抗を含めた
抵抗を、例えば、０．４μｍコンタクトの場合、従来８
００Ω程度であったものを２００Ω程度まで改善するこ
とができた。
【００２９】図４は、（ａ），（ｂ）、（ａ’），
（ｂ’）は本発明の第２の実施例を説明するための断面
図である。本実施例は第１の実施例において図２（ａ）
〜（ｃ），（ａ’）〜（ｃ’）に示したのと同様にして
コンタクト孔１１０をセルフアラインで形成するもの
で、図４中のシリコン基板１０１、フィールド酸化膜１
０２、ゲート酸化膜１０３、多結晶シリコン１０４、酸
化膜１０５、拡散層１０６、側壁膜１０７、酸化膜１０
８、フォトレジストパターン１０９およびコンタクト孔
１１０はそれぞれは、図２中のシリコン基板１、フィー
ルド酸化膜２、ゲート酸化膜３、多結晶シリコン４、酸
化膜５、拡散層６、側壁膜７、酸化膜８、フォトレジス
トパターン９およびコンタクト孔１０と同様に形成され
ている。
（ｂ’）は本発明の第２の実施例を説明するための断面
図である。本実施例は第１の実施例において図２（ａ）
〜（ｃ），（ａ’）〜（ｃ’）に示したのと同様にして
コンタクト孔１１０をセルフアラインで形成するもの
で、図４中のシリコン基板１０１、フィールド酸化膜１
０２、ゲート酸化膜１０３、多結晶シリコン１０４、酸
化膜１０５、拡散層１０６、側壁膜１０７、酸化膜１０
８、フォトレジストパターン１０９およびコンタクト孔
１１０はそれぞれは、図２中のシリコン基板１、フィー
ルド酸化膜２、ゲート酸化膜３、多結晶シリコン４、酸
化膜５、拡散層６、側壁膜７、酸化膜８、フォトレジス
トパターン９およびコンタクト孔１０と同様に形成され
ている。
【００３０】その後、図４（ａ），（ａ’）に示すよう
にグラウンド配線として厚さ１０００〜２０００Åのタ
ングステンシリサイド膜１１１を形成した後、厚さ５０
０〜１５００Åの多結晶シリコン膜１１４を形成する。
にグラウンド配線として厚さ１０００〜２０００Åのタ
ングステンシリサイド膜１１１を形成した後、厚さ５０
０〜１５００Åの多結晶シリコン膜１１４を形成する。
【００３１】次に、厚さ５０００〜８０００ÅＰＳＧ膜
１１２を形成し、高温リフロー等の方法により平坦化を
行う。
１１２を形成し、高温リフロー等の方法により平坦化を
行う。
【００３２】次に、図４（ｂ），（ｂ’）に示すように
ＢＰＳＧ膜１１２をウェットエッチングまたはドライエ
ッチング法により、ゲート電極上の多結晶シリコン膜１
４の一部が露出するまでウェハ全面エッチングした後、
厚さ１０００〜２０００Åのタングステンシリサイド膜
１１３をウェハ全面に形成し、フォトレジストを用いて
所定のパターンにエッチングする。
ＢＰＳＧ膜１１２をウェットエッチングまたはドライエ
ッチング法により、ゲート電極上の多結晶シリコン膜１
４の一部が露出するまでウェハ全面エッチングした後、
厚さ１０００〜２０００Åのタングステンシリサイド膜
１１３をウェハ全面に形成し、フォトレジストを用いて
所定のパターンにエッチングする。
【００３３】エッチングは、まず、ＳＦ6等を用いたエ
ッチングにより、タングステンシリサイド膜１１３を除
去した後ＣＨＦ3等を用いたエッチングによりＢＰＳＧ
膜１１２を除去し、さらにＳＦ6等を用いたエッチング
により、多結晶シリコン膜１１４と、タングステンシリ
サイド膜１１１を除去することにより行われる。
ッチングにより、タングステンシリサイド膜１１３を除
去した後ＣＨＦ3等を用いたエッチングによりＢＰＳＧ
膜１１２を除去し、さらにＳＦ6等を用いたエッチング
により、多結晶シリコン膜１１４と、タングステンシリ
サイド膜１１１を除去することにより行われる。
【００３４】第１の実施例ではＢＰＳＧ膜１１２をエッ
チングにより除去するときのオーバーエッチング時にタ
ングステンシリサイド膜１１のカバレッジの悪い部分で
タングステンシリサイド膜１１がなくなってしまう危険
性があるが、本発明の第２の実施例ではカバレッジのよ
い多結晶シリコン膜１１４があるために、ＢＰＳＧ膜１
１２のオーバエッチングを行っても問題ない。
チングにより除去するときのオーバーエッチング時にタ
ングステンシリサイド膜１１のカバレッジの悪い部分で
タングステンシリサイド膜１１がなくなってしまう危険
性があるが、本発明の第２の実施例ではカバレッジのよ
い多結晶シリコン膜１１４があるために、ＢＰＳＧ膜１
１２のオーバエッチングを行っても問題ない。
【００３５】なお、以上説明した各実施例にて、酸化膜
５，１０５および酸化膜である側壁膜７，１０７のそれ
ぞれは窒化膜で形成することも可能であり、このように
構成してもよい。
５，１０５および酸化膜である側壁膜７，１０７のそれ
ぞれは窒化膜で形成することも可能であり、このように
構成してもよい。
【００３６】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００３７】請求項１および請求項２に記載の方法にお
いては、グラウンド配線層をセルフアラインでコンタク
ト孔をとる層と平坦化した上に形成した層抵抗の低い層
の２つの層で形成したことにより、セルフアラインでコ
ンタクト孔を形成するとともに抵抗の低いグラウンド配
線を形成することができる効果がある。
いては、グラウンド配線層をセルフアラインでコンタク
ト孔をとる層と平坦化した上に形成した層抵抗の低い層
の２つの層で形成したことにより、セルフアラインでコ
ンタクト孔を形成するとともに抵抗の低いグラウンド配
線を形成することができる効果がある。
【００３８】請求項３に記載の方法においては、上記効
果に加えて、グラウンド配線層を構成する２つの層の間
のコンタクトをより確実に行うことができる効果があ
る。
果に加えて、グラウンド配線層を構成する２つの層の間
のコンタクトをより確実に行うことができる効果があ
る。
【図１】本発明により製造される半導体装置の構造を示
す平面図である。
す平面図である。
【図２】本発明の第１の実施例の製造工程を段階的に示
す断面図である。
す断面図である。
【図３】本発明の第１の実施例の製造工程を段階的に示
す断面図である。
す断面図である。
【図４】本発明の第２の実施例の製造工程を段階的に示
す断面図である。
す断面図である。
【図５】本発明の第２の実施例の製造工程を段階的に示
す断面図である。
す断面図である。
【図６】従来例の製造工程を段階的に示す断面図であ
る。
る。
【図７】従来例の製造工程を段階的に示す断面図であ
る。
る。
１，１０１ シリコン基板 ２，１０２ フィールド酸化膜 ３，１０３ ゲート酸化膜 ４，１４，１０４，１１４ 多結晶シリコン ５，８，１０５，１０８ 酸化膜 ６，１０６ 拡散層 ７，１０７ 側壁膜 ９，１０９ フォトレジストパターン １０，１１０ コンタクト孔 １１，１３，１１１，１１３ タングステンシリサイ
ド膜 １２，１１２ ＢＰＳＧ膜 ２０ ゲート電極 ３０ グラウンド配線
ド膜 １２，１１２ ＢＰＳＧ膜 ２０ ゲート電極 ３０ グラウンド配線
Claims (3)
- 【請求項１】 半導体基板表面にフィールド絶縁膜を形
成した後、ゲート絶縁膜を形成する第１の工程と、 上面に第１の導電膜と第１の絶縁膜を成長させた後に所
定の領域をエッチングし、前記第１の導電膜と第１の絶
縁膜の２層からなるゲート電極を形成する第２の工程
と、 前記ゲート電極の間に拡散層領域を形成する第３の工程
と、 上面に第２の絶縁膜を形成してこれを異方性エッチング
し、前記ゲート電極の側面に側壁膜を形成する第４の工
程と、 上面に第３の絶縁膜を形成した後、所定領域をエッチン
グし、コンタクト孔を開孔する第５の工程と、 上面に第２の導電膜を形成する第６の工程と、 上面に第４の絶縁膜を形成し、これを平坦にする第７の
工程と、 前記第７の工程により平坦化された前記第４の絶縁膜の
上面を等方的にエッチングし、前記第２の導電膜の一部
を露出させる第８の工程と、 上面に第３の導電膜を形成する第９の工程と、 前記第３の導電膜と第４の絶縁膜と第２の導電膜の所定
の領域をエッチングし、グラウンド配線層を形成する第
１０の工程と、からなる半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第１の絶縁膜と第２の絶縁膜が窒化膜であることを
特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または請求項２に記載の半導体
装置の製造方法において、 前記第２の導電膜が２層膜であり、下層が高融点金属層
または高融点金属シリサイド層、上層が多結晶シリコン
層であることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250602A JP2755226B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置の製造方法 |
| US08/964,625 US6071785A (en) | 1995-09-28 | 1997-11-05 | Low resistance ground wiring in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250602A JP2755226B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992791A JPH0992791A (ja) | 1997-04-04 |
| JP2755226B2 true JP2755226B2 (ja) | 1998-05-20 |
Family
ID=17210321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7250602A Expired - Fee Related JP2755226B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755226B2 (ja) |
-
1995
- 1995-09-28 JP JP7250602A patent/JP2755226B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0992791A (ja) | 1997-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |