JPH11111921A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11111921A JPH11111921A JP9265588A JP26558897A JPH11111921A JP H11111921 A JPH11111921 A JP H11111921A JP 9265588 A JP9265588 A JP 9265588A JP 26558897 A JP26558897 A JP 26558897A JP H11111921 A JPH11111921 A JP H11111921A
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Abstract
(57)【要約】
【課題】ＭＩＭ素子を有する半導体素子の配線の信頼性
を改善する。 【解決手段】シリコン半導体基板１上の素子分離酸化膜
２に溝３を設け、ＭＩＭキャパシタの上部電極８を溝３
部に設ける。
を改善する。 【解決手段】シリコン半導体基板１上の素子分離酸化膜
２に溝３を設け、ＭＩＭキャパシタの上部電極８を溝３
部に設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、メタル（Ｍｅｔａｌ）−インシュレイタ（Ｉ
ｎｓｕｌａｔｏｒ）−メタル（Ｍｅｔａｌ）構造を有す
るＭＩＭ素子（ＭＩＭダイオードまたはＭＩＭキャパシ
タ）を備える半導体装置に関する。
し、特に、メタル（Ｍｅｔａｌ）−インシュレイタ（Ｉ
ｎｓｕｌａｔｏｒ）−メタル（Ｍｅｔａｌ）構造を有す
るＭＩＭ素子（ＭＩＭダイオードまたはＭＩＭキャパシ
タ）を備える半導体装置に関する。
【０００２】
【従来の技術】従来、ＭＩＭキャパシタを半導体基板上
に形成する場合、例えば、図７（ａ）、（ｂ）に示すよ
うに、シリコン半導体基板１の表面に選択的に形成され
た素子分離酸化膜２を選択的に被覆して多結晶半導体膜
４及び金属膜５の２層膜でなる下部電極９が設けられ、
更に、容量誘電体（キャパシタ絶縁膜６）と金属膜７で
なる上部電極８とが積層されている。このようなＭＩＭ
キャパシタ本体を形成した後、層間絶縁膜１０を堆積
し、スルーホールＣ１，Ｃ２を形成し、上部電極配線１
１及び下部電極配線１２を形成する。或いは、層間絶縁
膜１０を堆積する前に、下部電極配線は下部電極に連結
してこれと同じ多結晶半導体膜４と金属膜５の２層膜で
形成してもよい。同様に、上部配線は、上部電極に連結
しこれと同じ金属膜７で形成してもよい。その場合、金
属膜７は、下部電極９とキャパシタ絶縁膜６を介して交
差することになる。その後に層間絶縁膜を堆積し、半導
体装置に必要な配線を形成する。
に形成する場合、例えば、図７（ａ）、（ｂ）に示すよ
うに、シリコン半導体基板１の表面に選択的に形成され
た素子分離酸化膜２を選択的に被覆して多結晶半導体膜
４及び金属膜５の２層膜でなる下部電極９が設けられ、
更に、容量誘電体（キャパシタ絶縁膜６）と金属膜７で
なる上部電極８とが積層されている。このようなＭＩＭ
キャパシタ本体を形成した後、層間絶縁膜１０を堆積
し、スルーホールＣ１，Ｃ２を形成し、上部電極配線１
１及び下部電極配線１２を形成する。或いは、層間絶縁
膜１０を堆積する前に、下部電極配線は下部電極に連結
してこれと同じ多結晶半導体膜４と金属膜５の２層膜で
形成してもよい。同様に、上部配線は、上部電極に連結
しこれと同じ金属膜７で形成してもよい。その場合、金
属膜７は、下部電極９とキャパシタ絶縁膜６を介して交
差することになる。その後に層間絶縁膜を堆積し、半導
体装置に必要な配線を形成する。
【０００３】
【発明が解決しようとする課題】上述したＭＩＭキャパ
シタを有する半導体装置では、これを有しないものに比
べると、キャパシタ絶縁膜６と金属膜７の厚さの分だ
け、例えば２００ｎｍ程度の段差がつき、前述の層間絶
縁膜１０或いは更に堆積される上層の層間絶縁膜の平坦
性が悪くなる。従って、これを選択的に被覆する配線を
形成する場合、配線材を堆積するときのステップカバレ
ッジが悪くなるばかりでなく、リソグラフィーにおける
マスクパターンのレジスト膜への転写精度が悪くなり、
配線の段切れや不均一が発生し易く、信頼性が悪くなる
という問題点がある。
シタを有する半導体装置では、これを有しないものに比
べると、キャパシタ絶縁膜６と金属膜７の厚さの分だ
け、例えば２００ｎｍ程度の段差がつき、前述の層間絶
縁膜１０或いは更に堆積される上層の層間絶縁膜の平坦
性が悪くなる。従って、これを選択的に被覆する配線を
形成する場合、配線材を堆積するときのステップカバレ
ッジが悪くなるばかりでなく、リソグラフィーにおける
マスクパターンのレジスト膜への転写精度が悪くなり、
配線の段切れや不均一が発生し易く、信頼性が悪くなる
という問題点がある。
【０００４】本発明の目的は、ＭＩＭ素子部の段差を低
減することにより、平坦性を向上させて、半導体装置の
信頼性の一層の向上を図ることにある。
減することにより、平坦性を向上させて、半導体装置の
信頼性の一層の向上を図ることにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の一主面上に設けられた溝とその周辺を被覆
する下部電極と、前記下部電極との間に絶縁膜を挟んで
設けられた上部電極とを有し、前記上部電極と下部電極
の重なり部が前記溝部に設けられているというものであ
る。
半導体基板の一主面上に設けられた溝とその周辺を被覆
する下部電極と、前記下部電極との間に絶縁膜を挟んで
設けられた上部電極とを有し、前記上部電極と下部電極
の重なり部が前記溝部に設けられているというものであ
る。
【０００６】この場合、溝を半導体基板の一主面に設け
るこができる。又は、溝を半導体基板の一主面に形成さ
れた素子分離絶縁膜に設けることができる。
るこができる。又は、溝を半導体基板の一主面に形成さ
れた素子分離絶縁膜に設けることができる。
【０００７】更に、下部電極を、半導体基板上に形成さ
れるＭＯＳトランジスタのゲート電極と同時に形成する
ことができる。又、下部電極を多結晶半導体膜と第１の
金属膜との２層膜とすることができる。更に、第１の金
属膜をタングステンシリサイド膜とし、絶縁膜を酸化シ
リコン膜とし、ＭＩＭ素子をＭＩＭキャパシタとするこ
とができる。
れるＭＯＳトランジスタのゲート電極と同時に形成する
ことができる。又、下部電極を多結晶半導体膜と第１の
金属膜との２層膜とすることができる。更に、第１の金
属膜をタングステンシリサイド膜とし、絶縁膜を酸化シ
リコン膜とし、ＭＩＭ素子をＭＩＭキャパシタとするこ
とができる。
【０００８】溝部にＭＩＭ素子を形成するので、ＭＩＭ
素子を設けることによる段差の増大を少なくできる。
素子を設けることによる段差の増大を少なくできる。
【０００９】
【発明の実施の形態】本発明の第１の実施の形態につい
て説明すると、図１（ａ），（ｂ）に示すように、シリ
コン半導体基板１の表面部に選択的に素子分離酸化膜２
（厚さ５００ｎｍのフィールド酸化膜）を形成する。
次に、異方性ドライエッチングにより、ＭＩＭキャパシ
タ形成領域の素子分離酸化膜２を長方形状にエッチング
して、深さ２５０ｎｍの溝３を形成する。
て説明すると、図１（ａ），（ｂ）に示すように、シリ
コン半導体基板１の表面部に選択的に素子分離酸化膜２
（厚さ５００ｎｍのフィールド酸化膜）を形成する。
次に、異方性ドライエッチングにより、ＭＩＭキャパシ
タ形成領域の素子分離酸化膜２を長方形状にエッチング
して、深さ２５０ｎｍの溝３を形成する。
【００１０】次に、図示しないＭＯＳトランジスタのゲ
ート電極（素子分離酸化膜２で区画された、図示しない
活性領域上にゲート絶縁膜を介して設けられる。）及び
図２（ａ）、（ｂ）に示すように、ＭＩＭキャパシタの
下部電極に共通に使用される多結晶半導体膜４として、
例えば、多結晶シリコン膜を厚さ１５０ｎｍ成長させ、
次に、前述のゲート電極の低抵抗化のための金属膜５と
して、ＷＳｉX 膜（ｘは約２）を１５０ｎｍ成長させ
る。次に、キャパシタ絶縁膜６として、厚さ５０ｎｍの
酸化シリコン膜を、温度９００℃でＣＶＤ法により形成
する。次に、キャパシタの上部電極に使用される金属膜
７としてＷＳｉZ 膜（ｚは約２）を厚さ２００ｎｍ成長
させる。
ート電極（素子分離酸化膜２で区画された、図示しない
活性領域上にゲート絶縁膜を介して設けられる。）及び
図２（ａ）、（ｂ）に示すように、ＭＩＭキャパシタの
下部電極に共通に使用される多結晶半導体膜４として、
例えば、多結晶シリコン膜を厚さ１５０ｎｍ成長させ、
次に、前述のゲート電極の低抵抗化のための金属膜５と
して、ＷＳｉX 膜（ｘは約２）を１５０ｎｍ成長させ
る。次に、キャパシタ絶縁膜６として、厚さ５０ｎｍの
酸化シリコン膜を、温度９００℃でＣＶＤ法により形成
する。次に、キャパシタの上部電極に使用される金属膜
７としてＷＳｉZ 膜（ｚは約２）を厚さ２００ｎｍ成長
させる。
【００１１】次に、リソグラフィー法により、ＷＳｉZ
膜（７）及び酸化シリコン膜（６）をパターニングし
て、図３（ａ）、（ｂ）に示すように、溝３の底面上方
に上部電極８を形成する。上部電極８及びキャパシタ絶
縁膜６の合計厚さを溝３の厚さと同じに設定してあるの
で、上部電極８の表面とＷＳｉX 膜（５）の表面の高さ
は同じになる。
膜（７）及び酸化シリコン膜（６）をパターニングし
て、図３（ａ）、（ｂ）に示すように、溝３の底面上方
に上部電極８を形成する。上部電極８及びキャパシタ絶
縁膜６の合計厚さを溝３の厚さと同じに設定してあるの
で、上部電極８の表面とＷＳｉX 膜（５）の表面の高さ
は同じになる。
【００１２】再びリソグラフィー法により、ＷＳｉX 膜
（５）及び多結晶シリコン膜（４）をパターニングし
て、図４（ａ）、（ｂ）に示すように、下部電極９を形
成する。この時、同時に、ゲート電極のパターニングも
行う。
（５）及び多結晶シリコン膜（４）をパターニングし
て、図４（ａ）、（ｂ）に示すように、下部電極９を形
成する。この時、同時に、ゲート電極のパターニングも
行う。
【００１３】図３（ｂ）における寸法ａ（多結晶シリコ
ン膜（４），ＷＳｉX 膜（５）を形成した後の溝の側面
と上部電極８の側面との距離）の１／２以上の厚さの層
間絶縁膜１０を例えばＣＶＤ法で堆積することによりＭ
ＩＭキャパシタ上でほぼ平坦にすることができる。次
に、上部電極８及び下部電極９にそれぞれ達するスルー
ホールＣ１，Ｃ２を形成し、Ａｌ−Ｓｉ−Ｃｕ合金膜な
どの導電膜を堆積しパターニングして上部電極配線１１
及び下部電極配線１２を形成する。
ン膜（４），ＷＳｉX 膜（５）を形成した後の溝の側面
と上部電極８の側面との距離）の１／２以上の厚さの層
間絶縁膜１０を例えばＣＶＤ法で堆積することによりＭ
ＩＭキャパシタ上でほぼ平坦にすることができる。次
に、上部電極８及び下部電極９にそれぞれ達するスルー
ホールＣ１，Ｃ２を形成し、Ａｌ−Ｓｉ−Ｃｕ合金膜な
どの導電膜を堆積しパターニングして上部電極配線１１
及び下部電極配線１２を形成する。
【００１４】こうして、ＭＩＭキャパシタを形成するこ
とによる段差の増大を回避できる（ＭＯＳトランジスタ
のゲート電極の縁端部或いはゲート電極を延長したゲー
ト電極配線は素子分離酸化膜上にある）。従って、配線
の段切れや不均一がＭＩＭキャパシタを設けることによ
り増加する危険性は回避される。
とによる段差の増大を回避できる（ＭＯＳトランジスタ
のゲート電極の縁端部或いはゲート電極を延長したゲー
ト電極配線は素子分離酸化膜上にある）。従って、配線
の段切れや不均一がＭＩＭキャパシタを設けることによ
り増加する危険性は回避される。
【００１５】素子分離酸化膜を形成してから溝を形成す
る代わりにシリコン半導体基板に溝を形成してから選択
酸化法により素子分離酸化膜を形成してもよい。
る代わりにシリコン半導体基板に溝を形成してから選択
酸化法により素子分離酸化膜を形成してもよい。
【００１６】本発明の第２の実施の形態として、図５
（ａ）及び（ｂ）に示すように、異方性ドライエッチン
グ法により、溝３Ａをシリコン半導体基板１に設けたも
のを上げることができる。下部電極１２に印加する電位
が基板電位となる用途に使用できる。或いは、シリコン
半導体基板１の表面部がＰ型の場合、Ｎ型拡散層を設
け、そのＮ型拡散層より浅い溝を設けることもできる。
Ｎ型拡散層が逆バイアスされる電圧条件で使用できる。
溝を設けない場合に比べて、信頼性の向上が図れる。
（ａ）及び（ｂ）に示すように、異方性ドライエッチン
グ法により、溝３Ａをシリコン半導体基板１に設けたも
のを上げることができる。下部電極１２に印加する電位
が基板電位となる用途に使用できる。或いは、シリコン
半導体基板１の表面部がＰ型の場合、Ｎ型拡散層を設
け、そのＮ型拡散層より浅い溝を設けることもできる。
Ｎ型拡散層が逆バイアスされる電圧条件で使用できる。
溝を設けない場合に比べて、信頼性の向上が図れる。
【００１７】本発明の第３の実施の形態として、図６
（ａ）及び（ｂ）に示すように、等方性ウェットエッチ
ングにより、素子分離酸化膜２に溝３Ｂを形成したもの
を上げることができる。多結晶シリコン膜（４）及びＷ
ＳｉX 膜（５）の埋め込み性がよくなる利点がある。
（ａ）及び（ｂ）に示すように、等方性ウェットエッチ
ングにより、素子分離酸化膜２に溝３Ｂを形成したもの
を上げることができる。多結晶シリコン膜（４）及びＷ
ＳｉX 膜（５）の埋め込み性がよくなる利点がある。
【００１８】本実施に形態においても、素子分離酸化膜
を形成してから溝３Ｂを形成する代わりにシリコン半導
体基板１に溝を形成してから選択酸化法により素子分離
酸化膜を形成してもよい。
を形成してから溝３Ｂを形成する代わりにシリコン半導
体基板１に溝を形成してから選択酸化法により素子分離
酸化膜を形成してもよい。
【００１９】又、第２の実施の形態において、異方性ド
ライエッチングを用いたが、その代わりに、等方性エッ
チングを用いることもできる。
ライエッチングを用いたが、その代わりに、等方性エッ
チングを用いることもできる。
【００２０】以上、タングステンシリサイド（ＷＳｉX
等）の代わりに、ＴｉＳｉV （ｖは約２），ＣｏＳｉW
（ｗは約２），ＮｉＳｉP （ｐは約２）等の高融点金属
シリサイドを用いることができる。又、ＭＩＭキャパシ
タを例に挙げて説明したが、ＭＩＭダイオードを使用す
る場合にも本発明を適用することができる。更に、溝の
深さを、キャパシタ絶縁膜６と金属膜７の合計厚さに等
しく設定した例について説明したが、溝の深さは、この
合計厚さの２倍未満までは深くしてもよい。
等）の代わりに、ＴｉＳｉV （ｖは約２），ＣｏＳｉW
（ｗは約２），ＮｉＳｉP （ｐは約２）等の高融点金属
シリサイドを用いることができる。又、ＭＩＭキャパシ
タを例に挙げて説明したが、ＭＩＭダイオードを使用す
る場合にも本発明を適用することができる。更に、溝の
深さを、キャパシタ絶縁膜６と金属膜７の合計厚さに等
しく設定した例について説明したが、溝の深さは、この
合計厚さの２倍未満までは深くしてもよい。
【００２１】又、上部電極が下部電極上に、これより小
さな面積で設けられている例について説明したが、上部
電極が下部電極と交差して設けられていてもよい。その
場合、交差部を溝部に設け、その交差部で下部電極の表
面及び側面の双方に絶縁膜を設ければよい。
さな面積で設けられている例について説明したが、上部
電極が下部電極と交差して設けられていてもよい。その
場合、交差部を溝部に設け、その交差部で下部電極の表
面及び側面の双方に絶縁膜を設ければよい。
【００２２】
【発明の効果】以上説明したように、半導体基板上に溝
を形成し、その溝部に下部電極と上部電極の重なり部を
設けることにより、ＭＩＭ素子を設けることによる段差
の増大を緩和し、配線の段切れや不均一を回避すること
ができるので、半導体装置の信頼性を一層向上すること
ができる。
を形成し、その溝部に下部電極と上部電極の重なり部を
設けることにより、ＭＩＭ素子を設けることによる段差
の増大を緩和し、配線の段切れや不均一を回避すること
ができるので、半導体装置の信頼性を一層向上すること
ができる。
【図１】本発明の第１の実施の形態につて説明するため
の平面図（図１（ａ））及び図１（ａ）のＸ−Ｘ線断面
図（図１（ｂ））。
の平面図（図１（ａ））及び図１（ａ）のＸ−Ｘ線断面
図（図１（ｂ））。
【図２】本発明の第１の実施の形態につて説明するため
の、図１に続いて示す平面図（図２（ａ））及び図２
（ａ）のＸ−Ｘ線断面図（図２（ｂ））。
の、図１に続いて示す平面図（図２（ａ））及び図２
（ａ）のＸ−Ｘ線断面図（図２（ｂ））。
【図３】本発明の第１の実施の形態につて説明するため
の、図２に続いて示す平面図（図３（ａ））及び図３
（ａ）のＸ−Ｘ線断面図（図３（ｂ））。
の、図２に続いて示す平面図（図３（ａ））及び図３
（ａ）のＸ−Ｘ線断面図（図３（ｂ））。
【図４】本発明の第１の実施の形態につて説明するため
の、図３に続いて示す平面図（図４（ａ））及び図４
（ａ）のＸ−Ｘ線断面図（図４（ｂ））。
の、図３に続いて示す平面図（図４（ａ））及び図４
（ａ）のＸ−Ｘ線断面図（図４（ｂ））。
【図５】本発明の第２の実施の形態につて説明するため
の平面図（図５（ａ））及び図５（ａ）のＸ−Ｘ線断面
図（図５（ｂ））。
の平面図（図５（ａ））及び図５（ａ）のＸ−Ｘ線断面
図（図５（ｂ））。
【図６】本発明の第３の実施の形態につて説明するため
の平面図（図６（ａ））及び図６（ａ）のＸ−Ｘ線断面
図（図６（ｂ））。
の平面図（図６（ａ））及び図６（ａ）のＸ−Ｘ線断面
図（図６（ｂ））。
【図７】従来例につて説明するための平面図（図７
（ａ））及び図７（ａ）のＸ−Ｘ線断面図（図７
（ｂ））。
（ａ））及び図７（ａ）のＸ−Ｘ線断面図（図７
（ｂ））。
１ シリコン半導体基板 ２ 素子分離酸化膜 ３、３Ａ，３Ｂ 溝 ４ 多結晶半導体膜 ５ 金属膜 ６ キャパシタ絶縁膜 ７ 金属膜 ８ 上部電極 ９ 下部電極 １０ 層間絶縁膜 １１ 上部電極配線 １２ 下部電極配線 Ｃ１，Ｃ２ スルーホール
Claims (6)
- 【請求項１】 半導体基板の一主面上に設けられた溝と
その周辺を被覆する下部電極と、前記下部電極との間に
絶縁膜を挟んで設けられた上部電極とを有し、前記上部
電極と下部電極の重なり部が前記溝部に設けられている
ＭＩＭ素子を含むことを特徴とする半導体装置。 - 【請求項２】 溝が半導体基板の一主面に設けられてい
る請求項１記載の半導体装置。 - 【請求項３】 溝が半導体基板の一主面に形成された素
子分離絶縁膜に設けられている請求項１記載の半導体装
置。 - 【請求項４】 下部電極が、半導体基板上に形成される
ＭＯＳトランジスタのゲート電極と同時に形成される請
求項１，２又は３記載の半導体装置。 - 【請求項５】 下部電極が多結晶半導体膜と第１の金属
膜との２層膜である請求項１，２，３又は４記載の半導
体装置。 - 【請求項６】 第１の金属膜がタングステンシリサイド
膜であり、絶縁膜が酸化シリコン膜であり、ＭＩＭ素子
がＭＩＭキャパシタである請求項５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265588A JPH11111921A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265588A JPH11111921A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111921A true JPH11111921A (ja) | 1999-04-23 |
Family
ID=17419214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9265588A Pending JPH11111921A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111921A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10029072A1 (de) * | 2000-06-13 | 2002-01-17 | Infineon Technologies Ag | Halbleiterbauelement und entsprechendes Herstellungsverfahren |
| JP2010147397A (ja) * | 2008-12-22 | 2010-07-01 | Sharp Corp | 半導体装置およびその製造方法、固体撮像素子、電子情報機器 |
| JP2012080132A (ja) * | 2000-06-30 | 2012-04-19 | Sony Corp | 半導体装置及びその製造方法 |
-
1997
- 1997-09-30 JP JP9265588A patent/JPH11111921A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10029072A1 (de) * | 2000-06-13 | 2002-01-17 | Infineon Technologies Ag | Halbleiterbauelement und entsprechendes Herstellungsverfahren |
| JP2012080132A (ja) * | 2000-06-30 | 2012-04-19 | Sony Corp | 半導体装置及びその製造方法 |
| JP2010147397A (ja) * | 2008-12-22 | 2010-07-01 | Sharp Corp | 半導体装置およびその製造方法、固体撮像素子、電子情報機器 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001024 |