JP3075351B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極と拡散
層を上部配線に同時接続する共通コンタクトと、ゲート
電極または拡散層をそれぞれ上部配線に接続する通常コ
ンタクトとを備えた半導体装置に関する。
層を上部配線に同時接続する共通コンタクトと、ゲート
電極または拡散層をそれぞれ上部配線に接続する通常コ
ンタクトとを備えた半導体装置に関する。
【０００２】
【従来の技術】近年における半導体集積回路の高密度
化、高集積化にともない、コンタクトと他の半導体素子
パターン、すなわち拡散層やゲート電極などのパターン
との間隔を狭める方法の検討が特に重要になってきてい
る。この観点から、半導体デバイスを構成するゲート電
極と拡散層とを共通の１つの配線に接続する場合には、
これらの上部に跨がった共通コンタクトを形成するの
が、半導体デバイスの高密度化にとって有効となる。
化、高集積化にともない、コンタクトと他の半導体素子
パターン、すなわち拡散層やゲート電極などのパターン
との間隔を狭める方法の検討が特に重要になってきてい
る。この観点から、半導体デバイスを構成するゲート電
極と拡散層とを共通の１つの配線に接続する場合には、
これらの上部に跨がった共通コンタクトを形成するの
が、半導体デバイスの高密度化にとって有効となる。
【０００３】一方、コンタクト内壁にはＳｉＯ2膜など
からなるスペーサー膜を形成することが一般的に行われ
る。このようにすることによってコンタクトとゲートと
の間の短絡を防止することができる。
からなるスペーサー膜を形成することが一般的に行われ
る。このようにすることによってコンタクトとゲートと
の間の短絡を防止することができる。
【０００４】図７は、従来の半導体装置の構造を示すも
のである。この半導体装置は共通コンタクト１１１と通
常コンタクト１０８とを備え、これらのコンタクトの内
壁にそれぞれスペーサー膜１０９が設けられている。
のである。この半導体装置は共通コンタクト１１１と通
常コンタクト１０８とを備え、これらのコンタクトの内
壁にそれぞれスペーサー膜１０９が設けられている。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
技術では、工程上の制約から、通常コンタクトのみなら
ず共通コンタクトとにもスペーサー膜が形成される。こ
のため図７に示すように共通コンタクトリソグラフィー
工程の位置合わせずれによって拡散層に接触する面積が
実質的に減少する。これにより接触不良やコンタクト抵
抗の増加が問題となる。逆に言えば、共通コンタクト内
に側壁スペーサーを設けると目合わせずれの許容範囲が
狭くなり、素子の微細化を図る上での問題となる。
技術では、工程上の制約から、通常コンタクトのみなら
ず共通コンタクトとにもスペーサー膜が形成される。こ
のため図７に示すように共通コンタクトリソグラフィー
工程の位置合わせずれによって拡散層に接触する面積が
実質的に減少する。これにより接触不良やコンタクト抵
抗の増加が問題となる。逆に言えば、共通コンタクト内
に側壁スペーサーを設けると目合わせずれの許容範囲が
狭くなり、素子の微細化を図る上での問題となる。
【０００６】共通コンタクトが拡散層とゲート電極の両
方に接続されるためには理想的にはコンタクト径をＲと
すると片側Ｒ／２の目合わせずれが許容される。ところ
が幅Ｗをスペーサーがゲート側壁に形成されると許容幅
は（Ｒ−Ｗ）／２に減少してしまう。Ｒが小さくなるほ
どこの影響は大きくなるため、この許容幅の減少は素子
の微細化を進める上で問題となる。特に、半導体デバイ
スの設計基準が０．５μｍ以下と微細になり、それにあ
わせて共通コンタクトの寸法も０．５μｍ以下になって
くると、リソグラフィ工程における目合わせはさらに困
難となる。このため上記目合わせずれの許容範囲に対す
る要請は、素子サイズの微細化が進むほど、より重要と
なる。
方に接続されるためには理想的にはコンタクト径をＲと
すると片側Ｒ／２の目合わせずれが許容される。ところ
が幅Ｗをスペーサーがゲート側壁に形成されると許容幅
は（Ｒ−Ｗ）／２に減少してしまう。Ｒが小さくなるほ
どこの影響は大きくなるため、この許容幅の減少は素子
の微細化を進める上で問題となる。特に、半導体デバイ
スの設計基準が０．５μｍ以下と微細になり、それにあ
わせて共通コンタクトの寸法も０．５μｍ以下になって
くると、リソグラフィ工程における目合わせはさらに困
難となる。このため上記目合わせずれの許容範囲に対す
る要請は、素子サイズの微細化が進むほど、より重要と
なる。
【０００７】以上説明した図７の従来技術は共通コンタ
クトおよび通常コンタクトの両方にスペーサー膜を形成
した例であるが、両方のコンタクトのいずれにもスペー
サー膜を設けない方法も行われてきた。しかしこの場
合、コンタクト−ゲート間の短絡が起こることがあっ
た。この点についても素子が微細化するほど問題とな
る。
クトおよび通常コンタクトの両方にスペーサー膜を形成
した例であるが、両方のコンタクトのいずれにもスペー
サー膜を設けない方法も行われてきた。しかしこの場
合、コンタクト−ゲート間の短絡が起こることがあっ
た。この点についても素子が微細化するほど問題とな
る。
【０００８】本発明は、リソグラフィー工程の位置合わ
せずれによる接触不良やコンタクト抵抗の増加を防ぐこ
と、上記位置合わせずれの許容範囲を広くすることによ
り集積度向上を図ること、および、必要な部分にスペー
サー膜を形成し、コンタクト−ゲート間の短絡を防止す
ることを目的とする。
せずれによる接触不良やコンタクト抵抗の増加を防ぐこ
と、上記位置合わせずれの許容範囲を広くすることによ
り集積度向上を図ること、および、必要な部分にスペー
サー膜を形成し、コンタクト−ゲート間の短絡を防止す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決する本発
明によれば、表面に複数の拡散層が形成された半導体基
板と、該半導体基板上に設けられた複数のゲート電極
と、該複数のゲート電極上に形成された層間絶縁膜と、
該層間絶縁膜上に設けられた複数の上部配線と、ゲート
電極および拡散層の両方を上部配線に同時接続する共通
コンタクトと、ゲート電極または拡散層のいずれか一方
を上部配線に接続する通常コンタクトとを有し、前記共
通コンタクトにバリアメタル膜、層間接続用金属膜がこ
の順で形成され、前記通常コンタクトの側壁にスペーサ
ー膜が形成され、その上にバリアメタル膜、層間接続用
金属膜がこの順で形成されたことを特徴とする半導体装
置が提供される。
明によれば、表面に複数の拡散層が形成された半導体基
板と、該半導体基板上に設けられた複数のゲート電極
と、該複数のゲート電極上に形成された層間絶縁膜と、
該層間絶縁膜上に設けられた複数の上部配線と、ゲート
電極および拡散層の両方を上部配線に同時接続する共通
コンタクトと、ゲート電極または拡散層のいずれか一方
を上部配線に接続する通常コンタクトとを有し、前記共
通コンタクトにバリアメタル膜、層間接続用金属膜がこ
の順で形成され、前記通常コンタクトの側壁にスペーサ
ー膜が形成され、その上にバリアメタル膜、層間接続用
金属膜がこの順で形成されたことを特徴とする半導体装
置が提供される。
【００１０】本発明の半導体装置は、通常コンタクトの
側壁にスペーサー膜が形成されているため、コンタクト
内の層間接続用金属膜とゲートとの間のショートを防ぐ
ことができる。一方、共通コンタクトの側壁にはスペー
サー膜が形成されていないため、層間接続用金属膜が拡
散層に接触する面積を充分に確保し、接触不良やコンタ
クト抵抗の増加を防止することができる。またリソグラ
フィ工程における位置合わせずれの許容範囲を広くとる
ことができる。なお本発明は、共通コンタクトの径が
０．５μｍ以下の場合に特に有効である。
側壁にスペーサー膜が形成されているため、コンタクト
内の層間接続用金属膜とゲートとの間のショートを防ぐ
ことができる。一方、共通コンタクトの側壁にはスペー
サー膜が形成されていないため、層間接続用金属膜が拡
散層に接触する面積を充分に確保し、接触不良やコンタ
クト抵抗の増加を防止することができる。またリソグラ
フィ工程における位置合わせずれの許容範囲を広くとる
ことができる。なお本発明は、共通コンタクトの径が
０．５μｍ以下の場合に特に有効である。
【００１１】また本発明によれば、複数の拡散層を形成
した半導体基板上に複数のゲート電極を設ける工程と、
該複数のゲート電極上に層間絶縁膜を形成する工程と、
レジストマスクを用い、前記層間絶縁膜の所定箇所に、
ゲート電極または拡散層に達する通常コンタクトを形成
する工程と、全面にスペーサー膜を形成する工程と、レ
ジストマスクを用い、前記層間絶縁膜の所定箇所に、ゲ
ート電極および拡散層に跨るように共通コンタクトを形
成する工程と、全面にバリアメタル膜を形成する工程
と、全面に層間接続用金属膜を堆積した後、表面を平坦
化する工程とを含むことを特徴とする半導体装置の製造
方法、が提供される。
した半導体基板上に複数のゲート電極を設ける工程と、
該複数のゲート電極上に層間絶縁膜を形成する工程と、
レジストマスクを用い、前記層間絶縁膜の所定箇所に、
ゲート電極または拡散層に達する通常コンタクトを形成
する工程と、全面にスペーサー膜を形成する工程と、レ
ジストマスクを用い、前記層間絶縁膜の所定箇所に、ゲ
ート電極および拡散層に跨るように共通コンタクトを形
成する工程と、全面にバリアメタル膜を形成する工程
と、全面に層間接続用金属膜を堆積した後、表面を平坦
化する工程とを含むことを特徴とする半導体装置の製造
方法、が提供される。
【００１２】この発明の製造方法によれば、煩雑な工程
を経ることなく、通常コンタクトの側壁にのみスペーサ
ー膜を形成することができる。なお本発明は、共通コン
タクトの径が０．５μｍ以下の場合に特に有効である。
を経ることなく、通常コンタクトの側壁にのみスペーサ
ー膜を形成することができる。なお本発明は、共通コン
タクトの径が０．５μｍ以下の場合に特に有効である。
【００１３】
【発明の実施の形態】本発明において、スペーサー膜と
してはＳｉＯ2膜、Ｓｉ3Ｎ4膜などを用いることができ
る。 ＳｉＯ2膜は、ＣＶＤ法等により形成されるが、特
に、ＴＥＯＳ（テトラエトキシシラン）を原料としたＣ
ＶＤ法によることが好ましい。段差被覆性に優れるから
である。Ｓｉ3Ｎ4膜とする場合は、ゲート電極や拡散層
と接する部分でチタンシリサイドが形成される。Ｓｉ3
Ｎ4膜はＣＶＤ法などにより形成することができる。
してはＳｉＯ2膜、Ｓｉ3Ｎ4膜などを用いることができ
る。 ＳｉＯ2膜は、ＣＶＤ法等により形成されるが、特
に、ＴＥＯＳ（テトラエトキシシラン）を原料としたＣ
ＶＤ法によることが好ましい。段差被覆性に優れるから
である。Ｓｉ3Ｎ4膜とする場合は、ゲート電極や拡散層
と接する部分でチタンシリサイドが形成される。Ｓｉ3
Ｎ4膜はＣＶＤ法などにより形成することができる。
【００１４】スペーサー膜の厚みは、好ましくは２０〜
２００μｍ、さらに好ましくは５０〜１００μｍとす
る。このようにすることによってコンタクト−ゲート間
の短絡を防止するとともに拡散層やゲートとの接続を良
好に保つことができる。
２００μｍ、さらに好ましくは５０〜１００μｍとす
る。このようにすることによってコンタクト−ゲート間
の短絡を防止するとともに拡散層やゲートとの接続を良
好に保つことができる。
【００１５】本発明におけるバリアメタル膜とは、シリ
コン基板中への金属イオンの拡散を防止するために設け
られる膜であり、ＴｉＮ、ＴａＮ、ＷＮなどの金属材料
からなる。
コン基板中への金属イオンの拡散を防止するために設け
られる膜であり、ＴｉＮ、ＴａＮ、ＷＮなどの金属材料
からなる。
【００１６】本発明における金属膜とは、ゲート電極や
拡散層と上部配線とを電気的に接続するための膜であ
り、Ｗ、Ｃｕなどが用いられる。
拡散層と上部配線とを電気的に接続するための膜であ
り、Ｗ、Ｃｕなどが用いられる。
【００１７】本発明の好ましい実施形態の一例を図３に
示す。
示す。
【００１８】Ｐ型ポリシリコン基板上１０１に、不純物
拡散層１０５とポリシリコンからなるゲート電極１０４
を含むＭＯＳＦＥＴが形成されており、それらの上面が
ＢＰＳＧからなる層間絶縁膜１０６で覆われている。層
間絶縁膜１０６上にはアルミ配線１１５が形成されてい
る。アルミ配線１１５から拡散層１０５かゲート電極１
０４のいずれかに接続するための通常コンタクト１０８
が設けられている。その側壁にはスペーサー膜１０９
（ノンドープＳｉＯ2膜）が形成され、コンタクト内部
にはタングステン等の層間接続用金属膜１１４により埋
設されている。また、アルミ配線１１５からゲート電極
１０４と拡散層１０５を同時接続するための共通コンタ
クト１１１が形成されている。その内部はタングステン
等の層間接続用金属膜１１４で埋設されているが、共通
コンタクト１１１側壁にスペーサー膜１０９（ＳｉＯ2
膜）は形成されていない。層間膜１０６とアルミ配線１
１５または層間接続用金属膜１１４との間には、バリア
メタル膜１１３として、窒化チタンとチタンの積層膜が
形成されている。また、通常コンタクト１０８および共
通コンタクト１１１の底部ではバリアメタル膜１１３を
介して層間接続用金属膜１１４が形成されている。
拡散層１０５とポリシリコンからなるゲート電極１０４
を含むＭＯＳＦＥＴが形成されており、それらの上面が
ＢＰＳＧからなる層間絶縁膜１０６で覆われている。層
間絶縁膜１０６上にはアルミ配線１１５が形成されてい
る。アルミ配線１１５から拡散層１０５かゲート電極１
０４のいずれかに接続するための通常コンタクト１０８
が設けられている。その側壁にはスペーサー膜１０９
（ノンドープＳｉＯ2膜）が形成され、コンタクト内部
にはタングステン等の層間接続用金属膜１１４により埋
設されている。また、アルミ配線１１５からゲート電極
１０４と拡散層１０５を同時接続するための共通コンタ
クト１１１が形成されている。その内部はタングステン
等の層間接続用金属膜１１４で埋設されているが、共通
コンタクト１１１側壁にスペーサー膜１０９（ＳｉＯ2
膜）は形成されていない。層間膜１０６とアルミ配線１
１５または層間接続用金属膜１１４との間には、バリア
メタル膜１１３として、窒化チタンとチタンの積層膜が
形成されている。また、通常コンタクト１０８および共
通コンタクト１１１の底部ではバリアメタル膜１１３を
介して層間接続用金属膜１１４が形成されている。
【００１９】
【実施例】（実施例１）以下、本発明について実施例に
よりさらに詳細に説明する。本実施例では、Ｐ型基板に
Ｎ型ＭＯＳＦＥＴを形成する場合を例に挙げて説明す
る。
よりさらに詳細に説明する。本実施例では、Ｐ型基板に
Ｎ型ＭＯＳＦＥＴを形成する場合を例に挙げて説明す
る。
【００２０】まず通常のＭＯＳＦＥＴの製造方法にした
がって、シリコン基板上に素子分離領域を形成し、基板
表面を酸化して６０Åのゲート酸化膜１０３（ＳｉＯ2
膜）を形成した後、２００ｎｍ程度の厚さのポリシリコ
ンからなるゲート電極１０４を形成し、２×１０15程度
の砒素イオンを注入してＮ型ソース・ドレイン拡散層１
０５を形成する。
がって、シリコン基板上に素子分離領域を形成し、基板
表面を酸化して６０Åのゲート酸化膜１０３（ＳｉＯ2
膜）を形成した後、２００ｎｍ程度の厚さのポリシリコ
ンからなるゲート電極１０４を形成し、２×１０15程度
の砒素イオンを注入してＮ型ソース・ドレイン拡散層１
０５を形成する。
【００２１】このトランジスタを含む基板表面全面に、
ノンドープＳｉＯ2膜をＣＶＤで１００ｎｍ堆積した
後、ＢＰＳＧ膜をＣＶＤ法により１０００ｎｍ程度堆積
し、層間絶縁膜１０６を形成する。その後、全面をＣＭ
Ｐ法により平坦化する（図１(ａ)）。
ノンドープＳｉＯ2膜をＣＶＤで１００ｎｍ堆積した
後、ＢＰＳＧ膜をＣＶＤ法により１０００ｎｍ程度堆積
し、層間絶縁膜１０６を形成する。その後、全面をＣＭ
Ｐ法により平坦化する（図１(ａ)）。
【００２２】次にフォト・レジスト１０７を用いて、異
方性エッチングによってＢＰＳＧ膜およびノンドープＳ
ｉＯ2膜をエッチングして、拡散層１０５に達する通常
コンタクト１０８を形成する（図１(ｂ)）。
方性エッチングによってＢＰＳＧ膜およびノンドープＳ
ｉＯ2膜をエッチングして、拡散層１０５に達する通常
コンタクト１０８を形成する（図１(ｂ)）。
【００２３】つづいてフォト・レジスト１０７を剥離し
た後、全面にノンドープＳｉＯ2膜をＴＥＯＳを原料と
した減圧ＣＶＤ法により８０ｎｍ堆積させる（図１
(ｃ)）。
た後、全面にノンドープＳｉＯ2膜をＴＥＯＳを原料と
した減圧ＣＶＤ法により８０ｎｍ堆積させる（図１
(ｃ)）。
【００２４】次に、フォト・レジスト１１０を用い、異
方性エッチングによってＢＰＳＧ膜およびノンドープＳ
ｉＯ2膜をエッチングして、拡散層とゲート電極の両方
に跨るように共通コンタクト１１１を形成する（図２
(ａ)）。レジスト・マスクを剥離した後、異方性エッチ
ングによって全面のＳｉＯ2膜をエッチバックして、各
コンタクトの底部に拡散層が露出するようにする（図２
(ｂ)）。
方性エッチングによってＢＰＳＧ膜およびノンドープＳ
ｉＯ2膜をエッチングして、拡散層とゲート電極の両方
に跨るように共通コンタクト１１１を形成する（図２
(ａ)）。レジスト・マスクを剥離した後、異方性エッチ
ングによって全面のＳｉＯ2膜をエッチバックして、各
コンタクトの底部に拡散層が露出するようにする（図２
(ｂ)）。
【００２５】その後、全面に３０ｎｍ程度のチタン膜、
続いて１００ｎｍ程度の窒化チタン膜をスパッタ法によ
って堆積してバリアメタル膜を形成する。次にタングス
テンを全面にＣＶＤ法で堆積した後にエッチバックする
ことによって、コンタクトの内部にタングステンを埋設
し、層間接続用金属膜１１４を形成する。さらに、アル
ミに微量の銅を混入させた合金を全面にスパッタ法によ
って堆積した後、所定の形状にパターニングしてアルミ
配線１１５（上部配線）を形成する（図３）。以上の工
程により半導体装置が完成する。
続いて１００ｎｍ程度の窒化チタン膜をスパッタ法によ
って堆積してバリアメタル膜を形成する。次にタングス
テンを全面にＣＶＤ法で堆積した後にエッチバックする
ことによって、コンタクトの内部にタングステンを埋設
し、層間接続用金属膜１１４を形成する。さらに、アル
ミに微量の銅を混入させた合金を全面にスパッタ法によ
って堆積した後、所定の形状にパターニングしてアルミ
配線１１５（上部配線）を形成する（図３）。以上の工
程により半導体装置が完成する。
【００２６】本実施例は、ＮＭＯＳＦＥＴによって構成
されているが、ＰＭＯＳＦＥＴや両者を組み合わせたＣ
ＭＯＳによって構成することもできることはいうまでも
ない。
されているが、ＰＭＯＳＦＥＴや両者を組み合わせたＣ
ＭＯＳによって構成することもできることはいうまでも
ない。
【００２７】（実施例２）実施例１の半導体装置はシン
グルドレイン構造のＭＯＳＦＥＴによって構成されてい
たが、ＬＤＤ構造であってもかまわない。またスペーサ
膜をＳｉ3Ｎ4層とし、拡散層やゲート電極と接する部分
にチタンシリサイドが形成された構成とすることもでき
る。このような例について、以下、図４〜６を参照して
説明する。
グルドレイン構造のＭＯＳＦＥＴによって構成されてい
たが、ＬＤＤ構造であってもかまわない。またスペーサ
膜をＳｉ3Ｎ4層とし、拡散層やゲート電極と接する部分
にチタンシリサイドが形成された構成とすることもでき
る。このような例について、以下、図４〜６を参照して
説明する。
【００２８】まず実施例１と同様にしてゲート電極１０
４、拡散層１０５、層間絶縁膜１０６を形成し、通常コ
ンタクト１１２を形成する（図４（ａ）〜（ｂ））。た
だし、本実施例では実施例１と異なり拡散層がＬＤＤ構
造となっている。またゲート電極１０４の両脇に酸化膜
２０１が形成されている。次いでＳｉ3Ｎ4をＣＶＤ法に
て堆積する（図４（ｃ））。
４、拡散層１０５、層間絶縁膜１０６を形成し、通常コ
ンタクト１１２を形成する（図４（ａ）〜（ｂ））。た
だし、本実施例では実施例１と異なり拡散層がＬＤＤ構
造となっている。またゲート電極１０４の両脇に酸化膜
２０１が形成されている。次いでＳｉ3Ｎ4をＣＶＤ法に
て堆積する（図４（ｃ））。
【００２９】次に図５（ａ）に示すように共通コンタク
トを開口する。このときＳｉ3Ｎ4に対してＳｉＯ2のエ
ッチング選択比が比較的大きなエッチング条件を使うと
Ｓｉ3Ｎ4スペーサーだけ残ってしまう。よって、共通コ
ンタクト開口時にはＳｉ3Ｎ4に対するＳｉＯ2のエッチ
ング選択比の低い条件でエッチングを行う方が好まし
い。それでもＳｉ3Ｎ4が残る場合には、燐酸によるウェ
ットエッチ法などの等方性エッチングを行えば除去する
ことができる。
トを開口する。このときＳｉ3Ｎ4に対してＳｉＯ2のエ
ッチング選択比が比較的大きなエッチング条件を使うと
Ｓｉ3Ｎ4スペーサーだけ残ってしまう。よって、共通コ
ンタクト開口時にはＳｉ3Ｎ4に対するＳｉＯ2のエッチ
ング選択比の低い条件でエッチングを行う方が好まし
い。それでもＳｉ3Ｎ4が残る場合には、燐酸によるウェ
ットエッチ法などの等方性エッチングを行えば除去する
ことができる。
【００３０】その後、スペーサ膜１０９を露出させた後
（図５（ｂ））、図６(ａ)に示すように通常コンタクト
１１２を通して拡散層１０５と同導電性不純物であるリ
ンをイオン注入する。ＬＤＤ構造の場合、側壁スペーサ
ーの下には低濃度の拡散層しか形成されていないため、
ここに直接チタンなどを堆積させてシリサイド反応が起
こると、拡散層リークを引き起こすことになるためこの
ようにイオン注入することが望ましい。
（図５（ｂ））、図６(ａ)に示すように通常コンタクト
１１２を通して拡散層１０５と同導電性不純物であるリ
ンをイオン注入する。ＬＤＤ構造の場合、側壁スペーサ
ーの下には低濃度の拡散層しか形成されていないため、
ここに直接チタンなどを堆積させてシリサイド反応が起
こると、拡散層リークを引き起こすことになるためこの
ようにイオン注入することが望ましい。
【００３１】その後、全面に３０ｎｍ程度のチタン膜、
続いて１００ｎｍ程度の窒化チタン膜をスパッタ法によ
って堆積してバリアメタル膜１１３を形成する。次にタ
ングステンを全面にＣＶＤ法で堆積した後にエッチバッ
クすることによって、コンタクトの内部にタングステン
を埋設し、層間接続用金属膜１１４を形成する。さら
に、アルミに微量の銅を混入させた合金を全面にズパッ
タ法によって堆積した後、所定の形状にパターニングし
てアルミ配線１１５を形成する（図６（ｂ））。以上の
工程により半導体装置が完成する。
続いて１００ｎｍ程度の窒化チタン膜をスパッタ法によ
って堆積してバリアメタル膜１１３を形成する。次にタ
ングステンを全面にＣＶＤ法で堆積した後にエッチバッ
クすることによって、コンタクトの内部にタングステン
を埋設し、層間接続用金属膜１１４を形成する。さら
に、アルミに微量の銅を混入させた合金を全面にズパッ
タ法によって堆積した後、所定の形状にパターニングし
てアルミ配線１１５を形成する（図６（ｂ））。以上の
工程により半導体装置が完成する。
【００３２】
【発明の効果】以上説明したように、本発明の半導体装
置は通常コンタクトの側壁にはスペーサー膜が形成され
ているため、コンタクトとゲートとの間の短絡を防止す
ることができる。また共通コンタクトにはスペーサー膜
が形成されていないため、共通コンタクトにおける接触
不良や抵抗増加を防ぐことができ、さらに、リソグラフ
工程における位置合わせずれの許容範囲を広くとれるの
で半導体装置の集積度向上を図ることができる。
置は通常コンタクトの側壁にはスペーサー膜が形成され
ているため、コンタクトとゲートとの間の短絡を防止す
ることができる。また共通コンタクトにはスペーサー膜
が形成されていないため、共通コンタクトにおける接触
不良や抵抗増加を防ぐことができ、さらに、リソグラフ
工程における位置合わせずれの許容範囲を広くとれるの
で半導体装置の集積度向上を図ることができる。
【図１】実施例１に係る半導体装置の工程断面図（１）
である。
である。
【図２】実施例１に係る半導体装置の工程断面図（２）
である。
である。
【図３】実施例１に係る半導体装置の工程断面図（３）
である。
である。
【図４】実施例２に係る半導体装置の工程断面図（１）
である。
である。
【図５】実施例２に係る半導体装置の工程断面図（２）
である。
である。
【図６】実施例２に係る半導体装置の工程断面図（３）
である。
である。
【図７】従来の半導体装置の構造を示す断面図である。
１０１ Ｐ型シリコン基板 １０２ トレンチ素子分離領域 １０３ ゲート酸化膜 １０４ ゲート電極 １０５ Ｎ型高濃度拡散層 １１６ Ｎ型高濃度拡散層 １０６ 層間絶縁膜 １０７ フォト・レジスト １０８ 通常コンタクト １０９ スペーサ膜 １１０ フォト・レジスト １１１ 共通コンタクト １１２ 通常コンタクト １１３ バリアメタル膜 １１４ 層間接続用金属膜 １１５ アルミ配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 29/78 H01L 21/336 H01L 21/768 H01L 27/088 H01L 21/8234 H01L 27/11 H01L 21/8244
Claims (8)
- 【請求項１】 表面に複数の拡散層が形成された半導体
基板と、該半導体基板上に設けられた複数のゲート電極
と、該複数のゲート電極上に形成された層間絶縁膜と、
該層間絶縁膜上に設けられた複数の上部配線と、ゲート
電極および拡散層の両方を上部配線に同時接続する共通
コンタクトと、ゲート電極または拡散層のいずれか一方
を上部配線に接続する通常コンタクトとを有し、前記共
通コンタクトにバリアメタル膜、層間接続用金属膜がこ
の順で形成され、前記通常コンタクトの側壁にスペーサ
ー膜が形成され、その上にバリアメタル膜、層間接続用
金属膜がこの順で形成されたことを特徴とする半導体装
置。 - 【請求項２】 前記スペーサー膜が、ＳｉＯ2またはＳ
ｉ3Ｎ4からなる請求項１に記載の半導体装置。 - 【請求項３】 前記スペーサー膜が、ＴＥＯＳ系ＣＶＤ
−ＳｉＯ2膜である請求項１に記載の半導体装置。 - 【請求項４】 前記共通コンタクトの径が０．５μｍ以
下である請求項１乃至３いずれかに記載の半導体装置。 - 【請求項５】 複数の拡散層を形成した半導体基板上に
複数のゲート電極を設ける工程と、該複数のゲート電極
上に層間絶縁膜を形成する工程と、レジストマスクを用
い、前記層間絶縁膜の所定箇所に、ゲート電極または拡
散層に達する通常コンタクトを形成する工程と、全面に
スペーサー膜を形成する工程と、レジストマスクを用
い、前記層間絶縁膜の所定箇所に、ゲート電極および拡
散層に跨るように共通コンタクトを形成する工程と、全
面にバリアメタル膜を形成する工程と、全面に層間接続
用金属膜を堆積した後、表面を平坦化する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記スペーサー膜が、ＳｉＯ2またはＳ
ｉ3Ｎ4からなる請求項５に記載の半導体装置の製造方
法。 - 【請求項７】 前記スペーサー膜が、ＴＥＯＳ系ＣＶＤ
−ＳｉＯ2膜である請求項５に記載の半導体装置の製造
方法。 - 【請求項８】 前記共通コンタクトの径が０．５μｍ以
下である請求項５乃至７いずれかに記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10075811A JP3075351B2 (ja) | 1998-03-24 | 1998-03-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10075811A JP3075351B2 (ja) | 1998-03-24 | 1998-03-24 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274099A JPH11274099A (ja) | 1999-10-08 |
| JP3075351B2 true JP3075351B2 (ja) | 2000-08-14 |
Family
ID=13586951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10075811A Expired - Lifetime JP3075351B2 (ja) | 1998-03-24 | 1998-03-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3075351B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562650B1 (ko) * | 2004-06-25 | 2006-03-20 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| JP4598483B2 (ja) | 2004-11-10 | 2010-12-15 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US7339230B2 (en) * | 2006-01-09 | 2008-03-04 | International Business Machines Corporation | Structure and method for making high density mosfet circuits with different height contact lines |
-
1998
- 1998-03-24 JP JP10075811A patent/JP3075351B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH11274099A (ja) | 1999-10-08 |
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