JPH0878354A - 集積回路におけるコンタクト及びその製造方法 - Google Patents
集積回路におけるコンタクト及びその製造方法Info
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- JPH0878354A JPH0878354A JP7193742A JP19374295A JPH0878354A JP H0878354 A JPH0878354 A JP H0878354A JP 7193742 A JP7193742 A JP 7193742A JP 19374295 A JP19374295 A JP 19374295A JP H0878354 A JPH0878354 A JP H0878354A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Abstract
(57)【要約】 （修正有）
【課題】 半導体集積回路のコンタクト開口を形成する
改良方法とその方法で製造された集積回路を提供する。 【解決手段】 Ｓｉ基板１０上の一部にポリＳｉ導電性
構成体を形成し、部分的に構成体上に薄い適合性誘電体
層３８を形成する。誘電体層３８上に高いエッチ選択性
を有するポリＳｉ厚膜４０を形成する。該ポリＳｉ厚膜
をパターン形成しかつエッチングして、実質的に該導電
性構成体上にポリＳｉ積層体を形成する。次に薄い誘電
体層３８及び積層体の上に誘電体層４６を形成し、積層
体は誘電体層に対して高いエッチ選択性を有している。
誘電体層をエッチバックして積層体の上表面を露出さ
せ、次に積層体をエッチングして誘電体層４６内にコン
タクト開口４８，５０を形成し、積層体エッチング工程
中にエッチストッパーとなる誘電体薄層３８を露出させ
る。薄層を開口内でエッチしポリＳｉ層５４を露出さ
せ、下側の導電性構成体と接触し導体を形成する。
改良方法とその方法で製造された集積回路を提供する。 【解決手段】 Ｓｉ基板１０上の一部にポリＳｉ導電性
構成体を形成し、部分的に構成体上に薄い適合性誘電体
層３８を形成する。誘電体層３８上に高いエッチ選択性
を有するポリＳｉ厚膜４０を形成する。該ポリＳｉ厚膜
をパターン形成しかつエッチングして、実質的に該導電
性構成体上にポリＳｉ積層体を形成する。次に薄い誘電
体層３８及び積層体の上に誘電体層４６を形成し、積層
体は誘電体層に対して高いエッチ選択性を有している。
誘電体層をエッチバックして積層体の上表面を露出さ
せ、次に積層体をエッチングして誘電体層４６内にコン
タクト開口４８，５０を形成し、積層体エッチング工程
中にエッチストッパーとなる誘電体薄層３８を露出させ
る。薄層を開口内でエッチしポリＳｉ層５４を露出さ
せ、下側の導電性構成体と接触し導体を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、半導体集積
回路及びその製造方法に関するものであって、更に詳細
には、集積回路における改良したコンタクト及びその製
造方法に関するものである。
回路及びその製造方法に関するものであって、更に詳細
には、集積回路における改良したコンタクト及びその製
造方法に関するものである。
【０００２】
【従来の技術】集積回路の特徴寸法及び装置寸法が小さ
くなるにしたがい、相互接続層間の相対的な整合が極め
て重要となる。不整合が発生すると装置の機能性に対し
て著しく影響を与える場合がある。ある最小公差を超え
ての不整合は装置を部分的に又は全体的に動作不能なも
のとさせる場合がある。
くなるにしたがい、相互接続層間の相対的な整合が極め
て重要となる。不整合が発生すると装置の機能性に対し
て著しく影響を与える場合がある。ある最小公差を超え
ての不整合は装置を部分的に又は全体的に動作不能なも
のとさせる場合がある。
【０００３】マスキングステップ期間中に多少の不整合
が発生したとしても相互接続層間のコンタクトを適切に
形成することを確保するために、コンタクト及びその他
の導電性特徴部の周りに余分の空間が通常設計上設けら
れている。この余分の空間はエンクロージャ即ち包囲体
として既知であり且つ公知の「犬の骨」構造を発生させ
る。０．５乃至１．０ミクロン特徴寸法の場合に、典型
的に、包囲体寸法は、高々、１０分の数ミクロンであ
る。
が発生したとしても相互接続層間のコンタクトを適切に
形成することを確保するために、コンタクト及びその他
の導電性特徴部の周りに余分の空間が通常設計上設けら
れている。この余分の空間はエンクロージャ即ち包囲体
として既知であり且つ公知の「犬の骨」構造を発生させ
る。０．５乃至１．０ミクロン特徴寸法の場合に、典型
的に、包囲体寸法は、高々、１０分の数ミクロンであ
る。
【０００４】包囲体条件は装置が継続して小型化するこ
とと一致しているものではない。包囲体は装置の機能性
に関係したものではなく、主に、フォトリソグラフィの
整合能力における制限に起因するものであり、且つ不整
合エラーによって装置に問題を発生させることがないこ
とを確保するために使用されるものである。最小の特徴
及び装置寸法を有する装置を設計する場合には、包囲体
条件を最小とすることは装置の全体的な寸法に著しい影
響を与える場合がある。
とと一致しているものではない。包囲体は装置の機能性
に関係したものではなく、主に、フォトリソグラフィの
整合能力における制限に起因するものであり、且つ不整
合エラーによって装置に問題を発生させることがないこ
とを確保するために使用されるものである。最小の特徴
及び装置寸法を有する装置を設計する場合には、包囲体
条件を最小とすることは装置の全体的な寸法に著しい影
響を与える場合がある。
【０００５】自己整合技術は当該技術分野において通常
公知であり、且つそれを使用することによって包囲体条
件を最小とすることに貢献することが知られている。然
しながら、自己整合技術を使用することは現在使用され
ている装置の構成によって幾分制限されている。
公知であり、且つそれを使用することによって包囲体条
件を最小とすることに貢献することが知られている。然
しながら、自己整合技術を使用することは現在使用され
ている装置の構成によって幾分制限されている。
【０００６】従来のＭＯＳＦＥＴ装置は、典型的に、チ
ャンネル領域の上側に設けられており且つそれからゲー
ト酸化膜によって分離されているゲート電極を有してい
る。ソース領域とドレイン領域とを形成するために、ゲ
ート電極及びそれと関連するチャンネルの両側における
基板の中に導電性領域を形成する。然しながら、ソース
領域及びドレイン領域のために必要とされる面積の大部
分は、設計レイアウト、及び、例えば、種々のコンタク
トマスクを整合するために必要とされるフォトリソグラ
フィステップ及び整合公差の関数である。
ャンネル領域の上側に設けられており且つそれからゲー
ト酸化膜によって分離されているゲート電極を有してい
る。ソース領域とドレイン領域とを形成するために、ゲ
ート電極及びそれと関連するチャンネルの両側における
基板の中に導電性領域を形成する。然しながら、ソース
領域及びドレイン領域のために必要とされる面積の大部
分は、設計レイアウト、及び、例えば、種々のコンタク
トマスクを整合するために必要とされるフォトリソグラ
フィステップ及び整合公差の関数である。
【０００７】従来、最初にゲート電極を形成し、次いで
ソース領域及びドレイン領域を形成し、次いで基板上に
層間酸化膜層を付着形成することによってＭＯＳトラン
ジスタが製造されている。次いで、層間酸化膜を貫通し
てコンタクト孔をパターン形成すると共に刻設して下側
に存在するソース領域及びドレイン領域を露出させる。
コンタクト孔をパターン形成するために別個のマスクが
必要である。この別個のマスクステップは、更に、整合
ステップを必要とし、その場合に、マスクがゲート電極
の端部、即ちチャンネル領域の端部と整合される。コン
タクトの端部の最小位置がゲート電極の端部からどれほ
ど離れているかを決定する予め定められた整合公差が存
在している。例えば、整合公差が１ミクロンであった場
合には、コンタクトの片側におけるコンタクト壁はゲー
ト電極の端部から１ミクロンの位置に配接され、且つ該
コンタクトの反対側は、例えば別の導電性コンタクト又
は相互接続線等のその反対側における最も近い構成体の
端部から１ミクロンの位置にある。この例においては、
該整合公差によって、２ミクロン＋コンタクトの幅の寸
法を有するソース及びドレインを発生する。従って、全
体的な幅は整合公差と、導電性相互接続体の幅と、隣接
する構成体からの最小分離距離とによって画定される。
従って、かなりの量の表面積が主にマスク整合のために
使用され、高密度の集積回路を設計する場合に表面積が
著しく喪失することとなる。
ソース領域及びドレイン領域を形成し、次いで基板上に
層間酸化膜層を付着形成することによってＭＯＳトラン
ジスタが製造されている。次いで、層間酸化膜を貫通し
てコンタクト孔をパターン形成すると共に刻設して下側
に存在するソース領域及びドレイン領域を露出させる。
コンタクト孔をパターン形成するために別個のマスクが
必要である。この別個のマスクステップは、更に、整合
ステップを必要とし、その場合に、マスクがゲート電極
の端部、即ちチャンネル領域の端部と整合される。コン
タクトの端部の最小位置がゲート電極の端部からどれほ
ど離れているかを決定する予め定められた整合公差が存
在している。例えば、整合公差が１ミクロンであった場
合には、コンタクトの片側におけるコンタクト壁はゲー
ト電極の端部から１ミクロンの位置に配接され、且つ該
コンタクトの反対側は、例えば別の導電性コンタクト又
は相互接続線等のその反対側における最も近い構成体の
端部から１ミクロンの位置にある。この例においては、
該整合公差によって、２ミクロン＋コンタクトの幅の寸
法を有するソース及びドレインを発生する。従って、全
体的な幅は整合公差と、導電性相互接続体の幅と、隣接
する構成体からの最小分離距離とによって画定される。
従って、かなりの量の表面積が主にマスク整合のために
使用され、高密度の集積回路を設計する場合に表面積が
著しく喪失することとなる。
【０００８】ＭＯＳ装置が例えばＣＭＯＳ装置等の相補
的形態で使用される場合には、整合公差を考慮に入れる
ために必要とされる付加的な空間がますます問題とな
る。この空間条件は、ＣＭＯＳ装置は、機能的に等価な
ＰチャンネルＦＥＴ装置よりも本来的により大きな基板
及び表面積を必要とする事実に起因するものである。
的形態で使用される場合には、整合公差を考慮に入れる
ために必要とされる付加的な空間がますます問題とな
る。この空間条件は、ＣＭＯＳ装置は、機能的に等価な
ＰチャンネルＦＥＴ装置よりも本来的により大きな基板
及び表面積を必要とする事実に起因するものである。
【０００９】この寸法上の欠点は、Ｎ及びＰチャンネル
トランジスタがＰウエルの形成に関して適切に位置され
ることを確保するためにＣＭＯＳ製造手順における整合
及び処理上のゆとりのために必要とされる基板表面積の
量に直接的に関係している。更に、Ｎ及びＰチャンネル
トランジスタを下側にチャンネルストップ領域を具備す
るフィールド酸化物層で互いに分離することが必要であ
る。公知の如く、これらのチャンネルストップは、隣接
するトランジスタの間での寄生チャンネル又は接合リー
クが発生することを防止するために必要である。典型的
に、チャンネルストップは、各トランジスタを取囲んで
基板内に形成される高度にドープされた領域であり、且
つ、実質的に基板表面反転スレッシュホールド電圧を増
加させることによって寄生チャンネルが形成されること
を効果的に阻止する。又、チャンネルストップは、必然
的に短絡の発生を防止するために隣接して配設されるソ
ース領域及びドレイン領域とは反対の導電型である。然
しながら、このことは、高度にドープされ、従って低い
逆ブレークダウン電圧のＰＮ整合を形成することとな
る。勿論、チャンネルストップの従来の技術を使用する
ことによって、この寄生チャンネルが形成されることを
防止し且つ適宜の分離を与えるために隣接したトランジ
スタが分離されねばならない最小距離が存在している。
トランジスタがＰウエルの形成に関して適切に位置され
ることを確保するためにＣＭＯＳ製造手順における整合
及び処理上のゆとりのために必要とされる基板表面積の
量に直接的に関係している。更に、Ｎ及びＰチャンネル
トランジスタを下側にチャンネルストップ領域を具備す
るフィールド酸化物層で互いに分離することが必要であ
る。公知の如く、これらのチャンネルストップは、隣接
するトランジスタの間での寄生チャンネル又は接合リー
クが発生することを防止するために必要である。典型的
に、チャンネルストップは、各トランジスタを取囲んで
基板内に形成される高度にドープされた領域であり、且
つ、実質的に基板表面反転スレッシュホールド電圧を増
加させることによって寄生チャンネルが形成されること
を効果的に阻止する。又、チャンネルストップは、必然
的に短絡の発生を防止するために隣接して配設されるソ
ース領域及びドレイン領域とは反対の導電型である。然
しながら、このことは、高度にドープされ、従って低い
逆ブレークダウン電圧のＰＮ整合を形成することとな
る。勿論、チャンネルストップの従来の技術を使用する
ことによって、この寄生チャンネルが形成されることを
防止し且つ適宜の分離を与えるために隣接したトランジ
スタが分離されねばならない最小距離が存在している。
【００１０】コンタクトと近くの活性区域及び装置との
間の距離を最小とする一方設計基準に適ったコンタクト
開口を有するプレーナ型集積回路を提供することが望ま
しい。
間の距離を最小とする一方設計基準に適ったコンタクト
開口を有するプレーナ型集積回路を提供することが望ま
しい。
【００１１】
【発明が解決しようとする課題】本発明は、スケールし
た半導体装置に対し活性区域とデバイスとの間に改良し
たコンタクト開口を形成する方法を提供することを目的
とする。本発明の別の目的とするところは、活性区域へ
のコンタクトに対し最小のコンタクト包囲体を設けるこ
とである。本発明の更に別の目的とするところは、接合
リークが最小であり且つ装置の一体性が維持されるコン
タクト開口を製造する方法を提供することである。本発
明の更に別の目的とするところは、爾後のステップにお
ける被覆問題を最小とするためにウエハ表面の平坦性を
改善する方法を提供することである。
た半導体装置に対し活性区域とデバイスとの間に改良し
たコンタクト開口を形成する方法を提供することを目的
とする。本発明の別の目的とするところは、活性区域へ
のコンタクトに対し最小のコンタクト包囲体を設けるこ
とである。本発明の更に別の目的とするところは、接合
リークが最小であり且つ装置の一体性が維持されるコン
タクト開口を製造する方法を提供することである。本発
明の更に別の目的とするところは、爾後のステップにお
ける被覆問題を最小とするためにウエハ表面の平坦性を
改善する方法を提供することである。
【００１２】
【課題を解決するための手段】本発明は、半導体装置構
成体のコンタクト開口を製造する方法及びその場合に製
造される半導体装置構成体内に組込むことが可能であ
る。本方法は、第１実施例においては、集積回路の一部
の上に第１導電性構成体を形成することを包含してい
る。好適にはドープしていない酸化物層からなる薄い誘
電体を第１導電性構成上体に少なくとも部分的に形成す
る。該薄い誘電体層に対して比較的高いエッチ選択性を
有する厚い膜を該薄い誘電体層上に形成する。この厚い
膜をパターン形成し且つエッチングして該第１導電性構
成体上に積層体を形成する。該薄い誘電体層及び積層体
上に絶縁層を形成し、尚該積層体は該絶縁層に対して比
較的高いエッチ選択性を有している。該絶縁層をエッチ
ングして該積層体の上表面を露出させる。次いで、該積
層体を等方的又は異方的にエッチングし、該絶縁層内に
開口を形成し且つ該開口内に該薄い誘電体層を露出させ
る。次いで、該薄い誘電体層を該開口内においてエッチ
ングし、その下側に存在する第１導電性構成体を露出さ
せる。
成体のコンタクト開口を製造する方法及びその場合に製
造される半導体装置構成体内に組込むことが可能であ
る。本方法は、第１実施例においては、集積回路の一部
の上に第１導電性構成体を形成することを包含してい
る。好適にはドープしていない酸化物層からなる薄い誘
電体を第１導電性構成上体に少なくとも部分的に形成す
る。該薄い誘電体層に対して比較的高いエッチ選択性を
有する厚い膜を該薄い誘電体層上に形成する。この厚い
膜をパターン形成し且つエッチングして該第１導電性構
成体上に積層体を形成する。該薄い誘電体層及び積層体
上に絶縁層を形成し、尚該積層体は該絶縁層に対して比
較的高いエッチ選択性を有している。該絶縁層をエッチ
ングして該積層体の上表面を露出させる。次いで、該積
層体を等方的又は異方的にエッチングし、該絶縁層内に
開口を形成し且つ該開口内に該薄い誘電体層を露出させ
る。次いで、該薄い誘電体層を該開口内においてエッチ
ングし、その下側に存在する第１導電性構成体を露出さ
せる。
【００１３】別の実施例では、設計基準を充足し且つ適
切なる電気的分離を確保するためにコンタクト開口の端
部から最小距離離隔させて第２導電性構成体を設ける。
この第２導電性構成体は、好適には酸化物層からなるキ
ャッピング即ち冠着層によって取囲まれており、第２導
電性構成体の端部と開口内のコンタクトの端部との間の
最小距離が条件に適うものであることを確保している。
この薄い誘電体層及び冠着層はデバイス間において所要
の距離を維持し、従ってコンタクト開口の何らかの不整
合を吸収している。
切なる電気的分離を確保するためにコンタクト開口の端
部から最小距離離隔させて第２導電性構成体を設ける。
この第２導電性構成体は、好適には酸化物層からなるキ
ャッピング即ち冠着層によって取囲まれており、第２導
電性構成体の端部と開口内のコンタクトの端部との間の
最小距離が条件に適うものであることを確保している。
この薄い誘電体層及び冠着層はデバイス間において所要
の距離を維持し、従ってコンタクト開口の何らかの不整
合を吸収している。
【００１４】
【発明の実施の形態】以下に説明する処理ステップ及び
構成は、集積回路を製造するための完全な処理の流れを
構成するものではない。本発明は、当該技術分野におい
て現在使用している集積回路製造技術に関連して実施す
ることが可能なものであり、従って本発明の重要な特徴
をよりよく理解するものについて重点的に説明する。製
造過程における集積回路の一部の断面を示した添付の図
面は縮尺通りに描いたものではなく、本発明の重要な特
徴をよりよく示すために適宜拡縮して示してある。
構成は、集積回路を製造するための完全な処理の流れを
構成するものではない。本発明は、当該技術分野におい
て現在使用している集積回路製造技術に関連して実施す
ることが可能なものであり、従って本発明の重要な特徴
をよりよく理解するものについて重点的に説明する。製
造過程における集積回路の一部の断面を示した添付の図
面は縮尺通りに描いたものではなく、本発明の重要な特
徴をよりよく示すために適宜拡縮して示してある。
【００１５】次に、図１乃至７を参照して、本発明の好
適実施例について詳細に説明する。図１は部分的に製造
された集積回路の一部を断面で概略的に示してある。本
明細書に説明する実施例によれば、本発明は設計基準を
充足するコンタクト開口を製造する技術に関連してい
る。何故ならば、このようなコンタクトは、通常、上述
した如く、間隔に対する設計基準及び不整合に対して最
も敏感なものだからである。更に、本発明は表面全体の
平坦性を向上させる技術に関連している。図１は隣接す
る活性区域内に分離構成体及びデバイスを形成すべき表
面を有するウエハの一部を示している。図１に示した如
く、集積回路はシリコン基板１０上に形成すべきもので
ある。勿論、本発明は、例えば、メタリゼーションとポ
リシリコンとの間のコンタクト等のその他のコンタクト
を製造する場合にも適用可能なものであることに留意す
べきである。
適実施例について詳細に説明する。図１は部分的に製造
された集積回路の一部を断面で概略的に示してある。本
明細書に説明する実施例によれば、本発明は設計基準を
充足するコンタクト開口を製造する技術に関連してい
る。何故ならば、このようなコンタクトは、通常、上述
した如く、間隔に対する設計基準及び不整合に対して最
も敏感なものだからである。更に、本発明は表面全体の
平坦性を向上させる技術に関連している。図１は隣接す
る活性区域内に分離構成体及びデバイスを形成すべき表
面を有するウエハの一部を示している。図１に示した如
く、集積回路はシリコン基板１０上に形成すべきもので
ある。勿論、本発明は、例えば、メタリゼーションとポ
リシリコンとの間のコンタクト等のその他のコンタクト
を製造する場合にも適用可能なものであることに留意す
べきである。
【００１６】シリコン基板は、分離及び活性デバイスを
形成すべきウエハにおける位置に依存してＰ型又はＮ型
にドープしたシリコンとすることが可能である。図１の
構成では、シリコン基板１０が設けられており、その表
面内及びその上に活性領域及びデバイスを分離するため
のフィールド酸化膜領域１２が設けられている。基板の
表面上及び表面内及びフィールド酸化膜領域１２の上側
に位置させて種々の活性デバイス（装置）を形成するこ
とが可能である。特定の適用例においては、第１ポリシ
リコン層１８から形成されたゲート電極１２がゲート酸
化膜１６の上側に位置して示されている。当該技術分野
において公知の如く、典型的に、ゲート電極１４は側壁
酸化物スペーサ２０と、軽度にドープしたドレイン領域
２２，２４と、ソース及びドレイン即ち拡散領域２６，
２８とを有している。更に、第１ポリシリコン層から、
当該技術分野において公知の如く、側壁酸化物スペーサ
３２，２４を有する相互接続体３０を形成することが可
能である。相互接続体３０は、典型的に、少なくとも部
分的にフィールド酸化膜領域１２の上側に存在してい
る。
形成すべきウエハにおける位置に依存してＰ型又はＮ型
にドープしたシリコンとすることが可能である。図１の
構成では、シリコン基板１０が設けられており、その表
面内及びその上に活性領域及びデバイスを分離するため
のフィールド酸化膜領域１２が設けられている。基板の
表面上及び表面内及びフィールド酸化膜領域１２の上側
に位置させて種々の活性デバイス（装置）を形成するこ
とが可能である。特定の適用例においては、第１ポリシ
リコン層１８から形成されたゲート電極１２がゲート酸
化膜１６の上側に位置して示されている。当該技術分野
において公知の如く、典型的に、ゲート電極１４は側壁
酸化物スペーサ２０と、軽度にドープしたドレイン領域
２２，２４と、ソース及びドレイン即ち拡散領域２６，
２８とを有している。更に、第１ポリシリコン層から、
当該技術分野において公知の如く、側壁酸化物スペーサ
３２，２４を有する相互接続体３０を形成することが可
能である。相互接続体３０は、典型的に、少なくとも部
分的にフィールド酸化膜領域１２の上側に存在してい
る。
【００１７】拡散即ち活性領域２８は基板１０の導電型
と反対の導電型に形成されている。例えば、基板１０は
軽度にドープしたＰ型シリコンとすることが可能であ
り、且つ拡散領域２８は高度にドープしたＮ型シリコン
とすることが可能である。勿論、上述した如く、その他
の構成（同一又は反対の導電型の選択）を使用すること
も可能であり、例えば、基板１０はＣＭＯＳプロセスに
おけるウエル又はタブ領域とすることが可能であり、そ
の中に拡散即ち活性領域２８を形成することが可能であ
る。図１の実施例においては、拡散領域２８は、従来の
態様で形成されたフィールド酸化膜領域１２によって取
囲まれている。この実施例においては、拡散領域２８
は、サブミクロンの特徴寸法を有する最近の集積回路に
おいて行なわれているように、例えば０．１５ミクロン
の程度の比較的浅いものである。そうであるから、拡散
領域２８は、ドーパントをイオン注入し、次いで接合を
形成するための高温アニールを行なうことによって形成
することが可能である。一方、このイオン注入は、爾後
の層を形成する前に行なうことが可能であり、所望によ
り、プロセスの後の方でドライブインアニールを行なう
ことが可能である。
と反対の導電型に形成されている。例えば、基板１０は
軽度にドープしたＰ型シリコンとすることが可能であ
り、且つ拡散領域２８は高度にドープしたＮ型シリコン
とすることが可能である。勿論、上述した如く、その他
の構成（同一又は反対の導電型の選択）を使用すること
も可能であり、例えば、基板１０はＣＭＯＳプロセスに
おけるウエル又はタブ領域とすることが可能であり、そ
の中に拡散即ち活性領域２８を形成することが可能であ
る。図１の実施例においては、拡散領域２８は、従来の
態様で形成されたフィールド酸化膜領域１２によって取
囲まれている。この実施例においては、拡散領域２８
は、サブミクロンの特徴寸法を有する最近の集積回路に
おいて行なわれているように、例えば０．１５ミクロン
の程度の比較的浅いものである。そうであるから、拡散
領域２８は、ドーパントをイオン注入し、次いで接合を
形成するための高温アニールを行なうことによって形成
することが可能である。一方、このイオン注入は、爾後
の層を形成する前に行なうことが可能であり、所望によ
り、プロセスの後の方でドライブインアニールを行なう
ことが可能である。
【００１８】本発明においては、拡散領域２８と、フィ
ールド酸化膜領域１２と、例えばゲート電極１４及び相
互接続体３０等のその他の既に形成したデバイスの上側
に位置してウエハ表面上に薄い適合性誘電体層３８を付
着形成する。層３８は、ＣＶＤによって約５００乃至１
５００Åの深さに例えば２５０乃至７００℃の間の低い
温度で付着形成させることが好適なドープしていない酸
化物層とすることが可能である。この適合性誘電体層３
８の上に厚い膜４０を付着形成する。厚い膜４０は、好
適には、下側に存在する適合性誘電体層３８に対して比
較的高いエッチ選択性を有するポリシリコン又はその他
の物質である。説明の便宜上、厚い膜４０はポリシリコ
ン層４０として言及し、且つ、好適には、約１０，００
０乃至１５，０００Åの厚さへ付着形成させる。
ールド酸化膜領域１２と、例えばゲート電極１４及び相
互接続体３０等のその他の既に形成したデバイスの上側
に位置してウエハ表面上に薄い適合性誘電体層３８を付
着形成する。層３８は、ＣＶＤによって約５００乃至１
５００Åの深さに例えば２５０乃至７００℃の間の低い
温度で付着形成させることが好適なドープしていない酸
化物層とすることが可能である。この適合性誘電体層３
８の上に厚い膜４０を付着形成する。厚い膜４０は、好
適には、下側に存在する適合性誘電体層３８に対して比
較的高いエッチ選択性を有するポリシリコン又はその他
の物質である。説明の便宜上、厚い膜４０はポリシリコ
ン層４０として言及し、且つ、好適には、約１０，００
０乃至１５，０００Åの厚さへ付着形成させる。
【００１９】次に図２を参照すると、ポリシリコン層４
０をパターン形成し且つエッチングしてポリシリコン積
層体４２，４４を形成する。これらのポリシリコン積層
体は、例えば相互接続体３０及びソース／ドレイン即ち
拡散領域２８等の下側に存在する領域に対してコンタク
トを形成すべき箇所に形成する。
０をパターン形成し且つエッチングしてポリシリコン積
層体４２，４４を形成する。これらのポリシリコン積層
体は、例えば相互接続体３０及びソース／ドレイン即ち
拡散領域２８等の下側に存在する領域に対してコンタク
トを形成すべき箇所に形成する。
【００２０】図３を参照すると、薄い適合性誘電体層３
８の上及びポリシリコン積層体４２，４４の上に誘電体
層４６を形成する。誘電体層４６は、好適には、ポリシ
リコン積層体４２，４４及び適合性誘電体層３８に対し
て比較的高いエッチ選択性を有するボロン燐シリゲート
ガラス（ＢＰＳＧ）又はその他の誘電体物質である。誘
電体層４６は、例えば、ポリシリコン積層体が拡散領域
２８及び相互接続体３０等の領域の上に位置されている
箇所等のコンタクトを設けることが所望される箇所を除
いて、上側に存在する導電性構成体を全ての位置から電
気的に分離するために形成される。誘電体層４６は、好
適には、約１０，０００乃至１５，０００Åの厚さを有
している。
８の上及びポリシリコン積層体４２，４４の上に誘電体
層４６を形成する。誘電体層４６は、好適には、ポリシ
リコン積層体４２，４４及び適合性誘電体層３８に対し
て比較的高いエッチ選択性を有するボロン燐シリゲート
ガラス（ＢＰＳＧ）又はその他の誘電体物質である。誘
電体層４６は、例えば、ポリシリコン積層体が拡散領域
２８及び相互接続体３０等の領域の上に位置されている
箇所等のコンタクトを設けることが所望される箇所を除
いて、上側に存在する導電性構成体を全ての位置から電
気的に分離するために形成される。誘電体層４６は、好
適には、約１０，０００乃至１５，０００Åの厚さを有
している。
【００２１】図４を参照すると、誘電体層４６をエッチ
ングしてポリシリコン積層体４２，４４の上表面を露出
させる。ＢＰＳＧが誘電体層４６として使用される場合
には、約５０：１のポリシリコン積層体に対するＢＰＳ
Ｇのエッチレートでのウエットエッチプロセスを使用す
ることにより、ポリシリコン積層体の上表面に到達する
まで誘電体層４６をエッチバックすることが可能であ
り、又積層体が完全に露出されることを確保するために
ポリシリコン積層体の上表面の下側へＢＰＳＧ層をエッ
チングすることが可能である。同様の結果を達成するた
めにその他の物質、エッチ比及びエッチング物質を使用
することが可能であり、例えば、誘電体層４６の化学的
／機械的研磨を行なうことにより比較的平坦なエッチバ
ックとすることが可能であり、ポリシリコン積層体４
２，４４の上表面を露出させることが可能である。別法
としては、ＢＰＳＧ層の上にスピン・オン・ガラスを形
成し、且つポリシリコン積層体の上表面が露出されるま
で１：１のエッチ比でスピン・オン・ガラス及びＢＰＳ
Ｇを部分的にエッチングすることによって複合誘電体層
４６を形成することが可能である。上述したような当該
技術分野において公知の種々のエッチバック技術を使用
して、構成体を部分的に平坦化させ且つ積層体の上表面
を露出させるという所望の結果を達成することが可能で
ある。
ングしてポリシリコン積層体４２，４４の上表面を露出
させる。ＢＰＳＧが誘電体層４６として使用される場合
には、約５０：１のポリシリコン積層体に対するＢＰＳ
Ｇのエッチレートでのウエットエッチプロセスを使用す
ることにより、ポリシリコン積層体の上表面に到達する
まで誘電体層４６をエッチバックすることが可能であ
り、又積層体が完全に露出されることを確保するために
ポリシリコン積層体の上表面の下側へＢＰＳＧ層をエッ
チングすることが可能である。同様の結果を達成するた
めにその他の物質、エッチ比及びエッチング物質を使用
することが可能であり、例えば、誘電体層４６の化学的
／機械的研磨を行なうことにより比較的平坦なエッチバ
ックとすることが可能であり、ポリシリコン積層体４
２，４４の上表面を露出させることが可能である。別法
としては、ＢＰＳＧ層の上にスピン・オン・ガラスを形
成し、且つポリシリコン積層体の上表面が露出されるま
で１：１のエッチ比でスピン・オン・ガラス及びＢＰＳ
Ｇを部分的にエッチングすることによって複合誘電体層
４６を形成することが可能である。上述したような当該
技術分野において公知の種々のエッチバック技術を使用
して、構成体を部分的に平坦化させ且つ積層体の上表面
を露出させるという所望の結果を達成することが可能で
ある。
【００２２】図５を参照すると、ポリシリコン積層体４
２，４４を等方性又は異方性エッチングによって選択的
にエッチングする。使用されるエッチング物質が誘電体
層４６に対するエッチレートより高いエッチレートで積
層体に使用されているポリシリコン又はその他の物質を
エッチングする。従って、ポリシリコン積層体が形成さ
れている箇所、この実施例においては、拡散領域２８及
び相互接続体３０上方の箇所において誘電体層４６を貫
通してコンタクト開口４８及び５０が形成される。薄い
適合性誘電体層３８は、ポリシリコン積層体エッチング
ステップ期間中にエッチストップとして作用し、下側に
存在する活性区域及びデバイスがエッチング除去される
ことを防止する。更に、適合性誘電体層３８はコンタク
ト開口の端部と隣りのデバイスとの間の距離を維持すべ
く貢献し、従って、別の実施例を参照して以下に詳細に
説明するように、デバイス間に所要の距離を維持し且つ
デバイスの一体性を確保する。
２，４４を等方性又は異方性エッチングによって選択的
にエッチングする。使用されるエッチング物質が誘電体
層４６に対するエッチレートより高いエッチレートで積
層体に使用されているポリシリコン又はその他の物質を
エッチングする。従って、ポリシリコン積層体が形成さ
れている箇所、この実施例においては、拡散領域２８及
び相互接続体３０上方の箇所において誘電体層４６を貫
通してコンタクト開口４８及び５０が形成される。薄い
適合性誘電体層３８は、ポリシリコン積層体エッチング
ステップ期間中にエッチストップとして作用し、下側に
存在する活性区域及びデバイスがエッチング除去される
ことを防止する。更に、適合性誘電体層３８はコンタク
ト開口の端部と隣りのデバイスとの間の距離を維持すべ
く貢献し、従って、別の実施例を参照して以下に詳細に
説明するように、デバイス間に所要の距離を維持し且つ
デバイスの一体性を確保する。
【００２３】次いで、薄い適合性誘電体層３８をコンタ
クト開口４８，５０からエッチング除去し、コンタクト
開口内の活性領域又はデバイスを露出させる。適合性誘
電体層３８は、好適には、異方性エッチングによって除
去され、コンタクト開口の垂直寸法即ち幅を維持する。
誘電体層４６のエッチバックに加えて、ポリシリコン積
層体のエッチング前又は後に誘電体層即ちＢＰＳＧをリ
フロー即ち再流動させ、誘電体層の平坦性を向上させる
ことが可能である。
クト開口４８，５０からエッチング除去し、コンタクト
開口内の活性領域又はデバイスを露出させる。適合性誘
電体層３８は、好適には、異方性エッチングによって除
去され、コンタクト開口の垂直寸法即ち幅を維持する。
誘電体層４６のエッチバックに加えて、ポリシリコン積
層体のエッチング前又は後に誘電体層即ちＢＰＳＧをリ
フロー即ち再流動させ、誘電体層の平坦性を向上させる
ことが可能である。
【００２４】図６を参照すると、ポリシリコン積層体が
パターン形成されて、下側に存在する活性デバイス又は
領域の幅よりも小さな幅が形成されており、本実施例に
おいては、約４０００Åの幅が形成されている。従っ
て、活性領域及びデバイス上のポリシリコン積層体の幾
分かの不整合を吸収することが可能である。本実施例に
おいては、開口５０が拡散領域２８上においてフィール
ド酸化膜領域１２へ向かって不整合となっている状態が
示されている。このような不整合が活性領域において発
生すると、適合性誘電体層３８がコンタクト開口５０か
ら除去される場合に位置５２においてフィールド酸化膜
領域１２の一部が除去される場合があり、上側に存在す
る導体とソース／ドレイン領域２８との間のコンタクト
区域を減少させる可能性がある。更に、フィールド酸化
膜内への侵入も接合リーク問題を増大させる可能性があ
る。積層体も相互接続体上方で不整合となる場合があ
り、その場合には、側壁酸化物スペーサのうちの１つの
上方を開放状態とさせるか又は相互接続線及び両方の側
壁酸化物スペーサの上方を開放状態とさせる場合があ
る。これらの問題に対処するために、誘電体層４６の上
及び開口４８及び５０内に薄いポリシリコン層５４を付
着形成させることが可能である。ポリシリコン層５４
は、好適には、下側に存在する活性領域又はデバイスへ
の相互接続体を形成するために後に導電性物質で開口を
充填することを可能とするような厚さへ付着形成し、例
えば、開口が約４０００Åである場合には、ポリシリコ
ン層５０は約１０００Åの厚さへ付着形成させることが
可能である。次いで、不整合が発生した場合に接合リー
クを防止するために、ポリシリコン層５４をドープする
ことが可能である。ポリシリコン層５４は、例えば、イ
オン注入又はその他の適宜の方法によって、拡散領域２
４と同様のドーパントでドープする。例えば、ソース／
ドレイン領域２８が前に例えば砒素等のＮ＋ドーパント
でドープされている場合には、ポリシリコン層５４は例
えば燐等のＮ＋ドーパントでドープすることが可能であ
る。ポリシリコン層５４をドープすると、ドーパント
が、ドーパント濃度及びエネルギレベルに基づいて所定
の深さ５６へ基板内へ拡散する。ドープされた領域５６
は接合領域を回復させることに貢献し且つ接合リークを
防止する。
パターン形成されて、下側に存在する活性デバイス又は
領域の幅よりも小さな幅が形成されており、本実施例に
おいては、約４０００Åの幅が形成されている。従っ
て、活性領域及びデバイス上のポリシリコン積層体の幾
分かの不整合を吸収することが可能である。本実施例に
おいては、開口５０が拡散領域２８上においてフィール
ド酸化膜領域１２へ向かって不整合となっている状態が
示されている。このような不整合が活性領域において発
生すると、適合性誘電体層３８がコンタクト開口５０か
ら除去される場合に位置５２においてフィールド酸化膜
領域１２の一部が除去される場合があり、上側に存在す
る導体とソース／ドレイン領域２８との間のコンタクト
区域を減少させる可能性がある。更に、フィールド酸化
膜内への侵入も接合リーク問題を増大させる可能性があ
る。積層体も相互接続体上方で不整合となる場合があ
り、その場合には、側壁酸化物スペーサのうちの１つの
上方を開放状態とさせるか又は相互接続線及び両方の側
壁酸化物スペーサの上方を開放状態とさせる場合があ
る。これらの問題に対処するために、誘電体層４６の上
及び開口４８及び５０内に薄いポリシリコン層５４を付
着形成させることが可能である。ポリシリコン層５４
は、好適には、下側に存在する活性領域又はデバイスへ
の相互接続体を形成するために後に導電性物質で開口を
充填することを可能とするような厚さへ付着形成し、例
えば、開口が約４０００Åである場合には、ポリシリコ
ン層５０は約１０００Åの厚さへ付着形成させることが
可能である。次いで、不整合が発生した場合に接合リー
クを防止するために、ポリシリコン層５４をドープする
ことが可能である。ポリシリコン層５４は、例えば、イ
オン注入又はその他の適宜の方法によって、拡散領域２
４と同様のドーパントでドープする。例えば、ソース／
ドレイン領域２８が前に例えば砒素等のＮ＋ドーパント
でドープされている場合には、ポリシリコン層５４は例
えば燐等のＮ＋ドーパントでドープすることが可能であ
る。ポリシリコン層５４をドープすると、ドーパント
が、ドーパント濃度及びエネルギレベルに基づいて所定
の深さ５６へ基板内へ拡散する。ドープされた領域５６
は接合領域を回復させることに貢献し且つ接合リークを
防止する。
【００２５】図７を参照すると、当該技術分野において
公知の如く、導電層をポリシリコン層５４の上に形成
し、パターン形成すると共にエッチングして、活性区域
及びデバイスへの導電性コンタクト５８，６０を形成す
る。ポリシリコン層５４は、典型的には、導電性コンタ
クトと同時にパターン形成され且つエッチングされる。
コンタクト５８，６０は、典型的には、アルミウム、タ
ングステン又はその他の適宜のコンタクト物質とするこ
とが可能である。本発明は、不整合又は過大な寸法とな
ったコンタクト開口を吸収即ち許容するコンタクト開口
を与え且つ接合露出部を回復させることによってデバイ
スの一体性を確保している。更に、厚い膜及びポリシリ
コン積層体はより平坦な構成を与える。
公知の如く、導電層をポリシリコン層５４の上に形成
し、パターン形成すると共にエッチングして、活性区域
及びデバイスへの導電性コンタクト５８，６０を形成す
る。ポリシリコン層５４は、典型的には、導電性コンタ
クトと同時にパターン形成され且つエッチングされる。
コンタクト５８，６０は、典型的には、アルミウム、タ
ングステン又はその他の適宜のコンタクト物質とするこ
とが可能である。本発明は、不整合又は過大な寸法とな
ったコンタクト開口を吸収即ち許容するコンタクト開口
を与え且つ接合露出部を回復させることによってデバイ
スの一体性を確保している。更に、厚い膜及びポリシリ
コン積層体はより平坦な構成を与える。
【００２６】次に、図８乃至１２を参照して、本発明の
別の実施例について詳細に説明する。図８は部分的に製
造された集積回路の一部を断面図で概略示している。本
発明のこの別の実施例も、設計基準を充足するが、更
に、上述したような間隔に関する設計基準及び敏感な不
整合問題を吸収即ち許容することの可能なコンタクト開
口の製造技術に関連している。図８は、分離構成体及び
隣接する活性区域内にデバイスを形成すべき表面を有す
るウエハの一部を示している。図８に示した如く、集積
回路はシリコン基板７０の上に形成する。この別の実施
例もその他のコンタクトを形成する場合に適用可能であ
ることは勿論である。
別の実施例について詳細に説明する。図８は部分的に製
造された集積回路の一部を断面図で概略示している。本
発明のこの別の実施例も、設計基準を充足するが、更
に、上述したような間隔に関する設計基準及び敏感な不
整合問題を吸収即ち許容することの可能なコンタクト開
口の製造技術に関連している。図８は、分離構成体及び
隣接する活性区域内にデバイスを形成すべき表面を有す
るウエハの一部を示している。図８に示した如く、集積
回路はシリコン基板７０の上に形成する。この別の実施
例もその他のコンタクトを形成する場合に適用可能であ
ることは勿論である。
【００２７】上述した実施例に関連して説明したよう
に、シリコン基板は、分離構成体及び活性デバイスを形
成すべきウエハにおける位置に依存してＰ又はＮ型でド
ープしたシリコンとすることが可能である。図８の構成
は、シリコン基板７０を有しており、その表面内及び表
面の上方に活性領域及びデバイスを分離するためのフィ
ールド酸化膜領域７２が設けられている。基板及びその
上側に存在するフィールド酸化膜領域１２の表面上及び
表面内に種々の活性デバイスを形成することが可能であ
る。特定の適用例においては、基板及びフィールド酸化
膜領域上にゲート酸化膜層７４を形成する。当該技術分
野において公知の如く、ゲート酸化膜層上にドープした
ポリシリコン又はポリサイド層７６を形成する。ポリシ
リコン層７６の上に酸化物等のドープしていない誘電体
層７８を形成する。
に、シリコン基板は、分離構成体及び活性デバイスを形
成すべきウエハにおける位置に依存してＰ又はＮ型でド
ープしたシリコンとすることが可能である。図８の構成
は、シリコン基板７０を有しており、その表面内及び表
面の上方に活性領域及びデバイスを分離するためのフィ
ールド酸化膜領域７２が設けられている。基板及びその
上側に存在するフィールド酸化膜領域１２の表面上及び
表面内に種々の活性デバイスを形成することが可能であ
る。特定の適用例においては、基板及びフィールド酸化
膜領域上にゲート酸化膜層７４を形成する。当該技術分
野において公知の如く、ゲート酸化膜層上にドープした
ポリシリコン又はポリサイド層７６を形成する。ポリシ
リコン層７６の上に酸化物等のドープしていない誘電体
層７８を形成する。
【００２８】図９を参照すると、これら３つの層７４，
７６，７８をパターン形成し且つエッチングして、当該
技術分野において公知の如く、相互接続体８０及びゲー
ト電極８８を形成する。上述した如く、典型的に、ゲー
ト電極８８はゲート酸化膜９０と、ドープしたポリシリ
コン層９２と、側壁酸化物スペーサ９６と、軽度にドー
プしたドレイン領域９７と、ソース及びドレイン即ち拡
散領域９８とを有している。更に、本実施例において
は、ゲート電極８８はドープしていない酸化膜層７８か
ら形成したキャッピング即ち冠着層９４を有している。
更に、第１ポリシリコン層から当該技術分野において公
知の如く、ドープしたポリシリコン層８２及び側壁酸化
物スペーサ８４を有する相互接続体８０を形成すること
が可能である。又、本実施例においては、ドープしてい
ない酸化膜層７８から形成したキャッピング即ち冠着層
８６が示されている。相互接続体８０は、典型的に、少
なくとも部分的にフィールド酸化膜領域７２の上側に存
在している。キャッピング（冠着）層８６，９４は、好
適には、約１５００乃至２０００Åの厚さを有してい
る。
７６，７８をパターン形成し且つエッチングして、当該
技術分野において公知の如く、相互接続体８０及びゲー
ト電極８８を形成する。上述した如く、典型的に、ゲー
ト電極８８はゲート酸化膜９０と、ドープしたポリシリ
コン層９２と、側壁酸化物スペーサ９６と、軽度にドー
プしたドレイン領域９７と、ソース及びドレイン即ち拡
散領域９８とを有している。更に、本実施例において
は、ゲート電極８８はドープしていない酸化膜層７８か
ら形成したキャッピング即ち冠着層９４を有している。
更に、第１ポリシリコン層から当該技術分野において公
知の如く、ドープしたポリシリコン層８２及び側壁酸化
物スペーサ８４を有する相互接続体８０を形成すること
が可能である。又、本実施例においては、ドープしてい
ない酸化膜層７８から形成したキャッピング即ち冠着層
８６が示されている。相互接続体８０は、典型的に、少
なくとも部分的にフィールド酸化膜領域７２の上側に存
在している。キャッピング（冠着）層８６，９４は、好
適には、約１５００乃至２０００Åの厚さを有してい
る。
【００２９】好適実施例に関して説明したのと同様な処
理ステップが行なわれる。即ち、薄い適合性誘電体層１
００をウエハ表面上に付着形成し、拡散領域９８、フィ
ールド酸化膜領域７２、及びその他の既に形成した例え
ばゲート電極８８及び相互接続体８０等のデバイスの上
側に位置させる。適合性誘電体層１００は、好適には、
約５００乃至１５００Åの厚さに付着形成した酸化物層
である。後に詳述する如く、適合性誘電体層１００がキ
ャッピング（冠着）層８６，９４の厚さよりも小さな厚
さを有することが重要である。厚い膜１０２を適合性誘
電体層１００に付着形成する。この厚い膜１０２も好適
にはポリシリコン又は下側に存在する適合性誘電体層１
００よりも比較的高いエッチ選択性を有するその他の物
質であって、好適には、約１０，０００乃至１５，００
０Åの厚さに付着形成する。
理ステップが行なわれる。即ち、薄い適合性誘電体層１
００をウエハ表面上に付着形成し、拡散領域９８、フィ
ールド酸化膜領域７２、及びその他の既に形成した例え
ばゲート電極８８及び相互接続体８０等のデバイスの上
側に位置させる。適合性誘電体層１００は、好適には、
約５００乃至１５００Åの厚さに付着形成した酸化物層
である。後に詳述する如く、適合性誘電体層１００がキ
ャッピング（冠着）層８６，９４の厚さよりも小さな厚
さを有することが重要である。厚い膜１０２を適合性誘
電体層１００に付着形成する。この厚い膜１０２も好適
にはポリシリコン又は下側に存在する適合性誘電体層１
００よりも比較的高いエッチ選択性を有するその他の物
質であって、好適には、約１０，０００乃至１５，００
０Åの厚さに付着形成する。
【００３０】次に、図１０を参照すると、本別の実施例
の説明の便宜上、ソース／ドレイン即ち拡散領域９８へ
のコンタクトのみが示されている。その他の活性領域乃
至はデバイスへのコンタクトも当然本発明の技術的範囲
中に含まれるものである。ポリシリコン層１０２をパタ
ーン形成し、且つエッチングしてポリシリコン積層体１
０４を形成する。誘電体層１０６を薄い適合性誘電体層
１００の上及びポリシリコン積層体１０４の上に形成す
る。上述した如く、誘電体層１０６は、好適には、ボロ
ン燐シリゲートガラス（ＢＰＳＧ）又はポリリシコン積
層体１０４及び適合性誘電体層１００に対して比較的高
いエッチ選択性を有するその他の誘電体物質である。誘
電体層１０６は、コンタクトを設けることが所望される
箇所を除いて、上側に存在する導電性構成体を全ての位
置から電気的に分離させる。
の説明の便宜上、ソース／ドレイン即ち拡散領域９８へ
のコンタクトのみが示されている。その他の活性領域乃
至はデバイスへのコンタクトも当然本発明の技術的範囲
中に含まれるものである。ポリシリコン層１０２をパタ
ーン形成し、且つエッチングしてポリシリコン積層体１
０４を形成する。誘電体層１０６を薄い適合性誘電体層
１００の上及びポリシリコン積層体１０４の上に形成す
る。上述した如く、誘電体層１０６は、好適には、ボロ
ン燐シリゲートガラス（ＢＰＳＧ）又はポリリシコン積
層体１０４及び適合性誘電体層１００に対して比較的高
いエッチ選択性を有するその他の誘電体物質である。誘
電体層１０６は、コンタクトを設けることが所望される
箇所を除いて、上側に存在する導電性構成体を全ての位
置から電気的に分離させる。
【００３１】図１１を参照すると、誘電体層１０６をエ
ッチングしてポリシリコン積層体１０４の上表面を露出
させる。上述したような当該技術分野において公知の種
々のエッチバック技術を使用して所望の結果を達成する
ことが可能である。
ッチングしてポリシリコン積層体１０４の上表面を露出
させる。上述したような当該技術分野において公知の種
々のエッチバック技術を使用して所望の結果を達成する
ことが可能である。
【００３２】図１２を参照すると、ポリシリコン積層体
１０４を等方性又は異方性エッチングによってエッチン
グし、誘電体層１０６を貫通するコンタクト開口１０７
を形成する。本実施例においては、ポリシリコン積層体
は、ソース／ドレイン領域９８上において反対の方向へ
不整合状態となっており、ゲート電極８８の上側に部分
的に整合されている。薄い適合性誘電体層１００もコン
タクト開口１０７からエッチングされてコンタクト開口
内に活性区域９８を露出させている。適合性誘電体層１
００は、好適には、異方性エッチングによって除去さ
れ、コンタクト開口の垂直方向の寸法即ち幅を維持す
る。ゲート電極の不整合が１つの方向において発生し且
つコンタクト開口が反対方向に不整合状態となる場合に
は、累積的なエラーが発生する。このエラーはゲート電
極の端部と活性区域の端部との間に付加的な空間を与え
ることによって吸収せねばならない。不整合が発生する
と、キャッピング（冠着）層９４又は側壁酸化物スペー
サ９６の一部が、適合性誘電体層１００が開口１０７内
においてエッチングされるのと同時に除去される場合が
ある。
１０４を等方性又は異方性エッチングによってエッチン
グし、誘電体層１０６を貫通するコンタクト開口１０７
を形成する。本実施例においては、ポリシリコン積層体
は、ソース／ドレイン領域９８上において反対の方向へ
不整合状態となっており、ゲート電極８８の上側に部分
的に整合されている。薄い適合性誘電体層１００もコン
タクト開口１０７からエッチングされてコンタクト開口
内に活性区域９８を露出させている。適合性誘電体層１
００は、好適には、異方性エッチングによって除去さ
れ、コンタクト開口の垂直方向の寸法即ち幅を維持す
る。ゲート電極の不整合が１つの方向において発生し且
つコンタクト開口が反対方向に不整合状態となる場合に
は、累積的なエラーが発生する。このエラーはゲート電
極の端部と活性区域の端部との間に付加的な空間を与え
ることによって吸収せねばならない。不整合が発生する
と、キャッピング（冠着）層９４又は側壁酸化物スペー
サ９６の一部が、適合性誘電体層１００が開口１０７内
においてエッチングされるのと同時に除去される場合が
ある。
【００３３】本実施例においては、コンタクト開口１０
７の不整合があると、ゲート電極８８の端部１０９とコ
ンタクト開口１０７の端部１１１との間のコンタクト空
間（間隔）を減少させる場合がある。本実施例において
は、このコンタクト開口の不整合のために、側壁スペー
サ９６上の開口即ちこれらの活性区域の間の距離が減少
されて、ゲートに対するメタルコンタクト空間（間隔）
に対する設計基準が装置の一体性を確保するために許容
可能なものでなくなる場合がある。従って、キャッピン
グ（冠着）層９４の厚さは、デバイスの一体性を維持す
るためにデバイス間に所要の距離が与えることを確保す
る。然しながら、キャッピング（冠着）層９４の厚さは
適合性誘電体層１００の厚さよりも大きく、且つ適合性
誘電体層１００が過剰にエッチングされた場合に、設計
基準が充足されることを確保するために充分なキャッピ
ング（冠着）層が尚且つ存在するものでなければならな
い。本実施例においては、キャッピング（冠着）層は約
１５００乃至２０００Åであり、一方適合性誘電体層は
約１０００乃至１５００Åである。
７の不整合があると、ゲート電極８８の端部１０９とコ
ンタクト開口１０７の端部１１１との間のコンタクト空
間（間隔）を減少させる場合がある。本実施例において
は、このコンタクト開口の不整合のために、側壁スペー
サ９６上の開口即ちこれらの活性区域の間の距離が減少
されて、ゲートに対するメタルコンタクト空間（間隔）
に対する設計基準が装置の一体性を確保するために許容
可能なものでなくなる場合がある。従って、キャッピン
グ（冠着）層９４の厚さは、デバイスの一体性を維持す
るためにデバイス間に所要の距離が与えることを確保す
る。然しながら、キャッピング（冠着）層９４の厚さは
適合性誘電体層１００の厚さよりも大きく、且つ適合性
誘電体層１００が過剰にエッチングされた場合に、設計
基準が充足されることを確保するために充分なキャッピ
ング（冠着）層が尚且つ存在するものでなければならな
い。本実施例においては、キャッピング（冠着）層は約
１５００乃至２０００Åであり、一方適合性誘電体層は
約１０００乃至１５００Åである。
【００３４】好適実施例における如く、ポリシリコン層
１０８を誘電体層１０６の上及び開口１０７内に約１０
００Åの厚さへ付着形成させることが可能である。次い
で、ポリシリコン層１０６をドーピングして接合リーク
を防止することに貢献することが可能である。ポリシリ
コン層１０８がドープされると、ドーパントは基板内に
ある所定の深さ１１０拡散する。ドープ領域１１０は接
合領域を回復させ且つ接合リークを防止する。次いで、
ポリシリコン層１０８の上に導電層を形成し、当該技術
において公知の如くポリシリコン層１０８と共にパター
ン形成し且つエッチングして活性区域９８への導電性コ
ンタクト１１２を形成する。
１０８を誘電体層１０６の上及び開口１０７内に約１０
００Åの厚さへ付着形成させることが可能である。次い
で、ポリシリコン層１０６をドーピングして接合リーク
を防止することに貢献することが可能である。ポリシリ
コン層１０８がドープされると、ドーパントは基板内に
ある所定の深さ１１０拡散する。ドープ領域１１０は接
合領域を回復させ且つ接合リークを防止する。次いで、
ポリシリコン層１０８の上に導電層を形成し、当該技術
において公知の如くポリシリコン層１０８と共にパター
ン形成し且つエッチングして活性区域９８への導電性コ
ンタクト１１２を形成する。
【００３５】前述したキャッピング（冠着）層を付加す
ることによって、コンタクトを開口させることは、自己
整合型のものとなり、従ってコンタクト開口は今やゲー
トに対して自己整合されている。この自己整合型プロセ
スは、従来の「犬の骨」構造即ちより大きな包囲体が必
要とされることを取除くことが可能であり、その際に集
積回路上のデバイス密度を増加させている。このプロセ
スは、「犬の骨」構造を取除き且つ必要とされる設計基
準を最小とするためにその他の層に対して使用すること
も可能である。上述した如く、本発明の自己整合型特徴
に加えて、一体性即ち信頼性の高い接合を有するより平
坦な構成を得ることが可能である。
ることによって、コンタクトを開口させることは、自己
整合型のものとなり、従ってコンタクト開口は今やゲー
トに対して自己整合されている。この自己整合型プロセ
スは、従来の「犬の骨」構造即ちより大きな包囲体が必
要とされることを取除くことが可能であり、その際に集
積回路上のデバイス密度を増加させている。このプロセ
スは、「犬の骨」構造を取除き且つ必要とされる設計基
準を最小とするためにその他の層に対して使用すること
も可能である。上述した如く、本発明の自己整合型特徴
に加えて、一体性即ち信頼性の高い接合を有するより平
坦な構成を得ることが可能である。
【００３６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の一実施例に基づく半導体集積回路を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図２】 本発明の一実施例に基づく半導体集積回路を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図３】 本発明の一実施例に基づく半導体集積回路を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図４】 本発明の一実施例に基づく半導体集積回路を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図５】 本発明の一実施例に基づく半導体集積回路を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図６】 本発明の一実施例に基づく半導体集積回路を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図７】 本発明の一実施例に基づく半導体集積回路を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図８】 本発明の別の実施例に基づく半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図９】 本発明の別の実施例に基づく半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図１０】 本発明の別の実施例に基づく半導体集積回
路を製造する一段階における状態を示した概略断面図。
路を製造する一段階における状態を示した概略断面図。
【図１１】 本発明の別の実施例に基づく半導体集積回
路を製造する一段階における状態を示した概略断面図。
路を製造する一段階における状態を示した概略断面図。
【図１２】 本発明の別の実施例に基づく半導体集積回
路を製造する一段階における状態を示した概略断面図。
路を製造する一段階における状態を示した概略断面図。
１０ シリコン基板 １２ フィールド酸化膜領域 １４ ゲート電極 １６ ゲート酸化膜 １８ 第１ポリシリコン層 ２０ 側壁酸化物スペーサ ２２，２４ 軽度にドープしたドレイン領域 ２６，２８ ソース／ドレイン（拡散領域） ３０ 相互接続体 ４０ ポリシリコン層 ４２，４４ ポリシリコン積層体 ４６ 誘電体層 ４８，５０ コンタクト開口 ５４ ポリシリコン層 ５６ ドープ領域 ５８，６０ 導電性コンタクト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クエイ−ウ フアン アメリカ合衆国， テキサス 75063， アービング， ウエスト バレイ ランチ パークウエイ 9825， ナンバー 1220
Claims (42)
- 【請求項１】 コンタクト開口の製造方法において、 第１本体の一部の上に第１導電性構成体を形成し、 前記第１導電性構成体の上に薄い誘電体層を形成し、 前記薄い誘電体層に対して比較的高いエッチ選択性を有
する厚い膜を形成し、 前記厚い膜をパターン形成すると共にエッチングして前
記第１導電性構成体の上に少なくとも部分的に積層体を
形成し、 前記薄い誘電体層及び積層体の上に絶縁層を形成し、そ
の場合に前記積層体は前記絶縁層に対して比較的高いエ
ッチ選択性を有しており、 前記絶縁層をエッチングして前記積層体の上表面を露出
させ、 前記積層体をエッチングして前記絶縁層に開口を形成し
て前記開口内に前記薄い誘電体層を露出させ、 前記開口内の前記露出された薄い絶縁層をエッチングし
てその下側に存在する第１導電性構成体を露出させる、
上記各ステップを有することを特徴とする方法。 - 【請求項２】 請求項１において、前記第１導電性構成
体が相互接続線を有しており、且つ前記第１本体がフィ
ールド酸化物領域であることを特徴とする方法。 - 【請求項３】 請求項１において、前記薄い誘電体層が
ドープしていない酸化物を有することを特徴とする方
法。 - 【請求項４】 請求項３において、前記ドープしていな
い酸化物層が約１０００乃至１５００Åの厚さに付着形
成されることを特徴とする方法。 - 【請求項５】 請求項１において、前記厚い膜がポリシ
リコンを有することを特徴とする方法。 - 【請求項６】 請求項１において、前記厚い膜を約１
０，０００乃至１５，０００Åの厚さに付着形成させる
ことを特徴とする方法。 - 【請求項７】 請求項１において、前記絶縁層がボロン
燐シリゲートガラス（ＢＰＳＧ）を有することを特徴と
する方法。 - 【請求項８】 請求項１において、前記第１導電性構成
体上の前記積層体が約４０００Åの幅を有するようにパ
ターン形成されることを特徴とする方法。 - 【請求項９】 請求項１において、前記絶縁層をエッチ
ングする前に前記絶縁層をリフローさせることを特徴と
する方法。 - 【請求項１０】 請求項１において、前記絶縁層をエッ
チングして前記積層体の上表面を露出させた後に前記絶
縁層をリフローさせることを特徴とする方法。 - 【請求項１１】 請求項１において、前記積層体をエッ
チング除去し前記開口内に前記薄い誘電体層を露出させ
た後に前記絶縁層をリフローさせることを特徴とする方
法。 - 【請求項１２】 請求項１において、前記積層体のエッ
チングが等方性エッチングであることを特徴とする方
法。 - 【請求項１３】 請求項１において、前記積層体のエッ
チングが異方性エッチングであることを特徴とする方
法。 - 【請求項１４】 請求項１において、前記積層体のエッ
チングが化学的／機械的研磨を有することを特徴とする
方法。 - 【請求項１５】 請求項１において、前記薄い誘電体層
のエッチングが異方性エッチングであることを特徴とす
る方法。 - 【請求項１６】 請求項１において、前記積層体のエッ
チングを行なう場合に、 エッチングの前に前記絶縁層の上にスピン・オン・ガラ
スを形成し、 前記積層体の上表面が露出されるまでほぼ１：１エッチ
比で前記スピン・オン・ガラス及び絶縁層をエッチング
する、ことを特徴とする方法。 - 【請求項１７】 請求項１において、前記第１導電性構
成体がフィールド酸化膜領域に隣接したソース／ドレイ
ン領域であり、且つ前記第１本体が基板であることを特
徴とする方法。 - 【請求項１８】 請求項１７において、前記ソース／ド
レイン領域に隣接しており且つ前記開口内の前記フィー
ルド酸化膜領域の一部が、前記薄い誘電体層が前記開口
内においてエッチングされる場合に、エッチングされる
ことを特徴とする方法。 - 【請求項１９】 請求項１において、前記開口内及び前
記絶縁層の上に導電性コンタクトを形成することを特徴
とする方法。 - 【請求項２０】 請求項１９において、前記導電性コン
タクトを形成する場合に、 前記絶縁層上及び前記開口内に薄いポリシリコン層を形
成し、 前記薄いポリシリコン層をドープし、その場合に前記薄
いポリシリコン層をドーピングする場合に前記ポリシリ
コン層の下側に存在する所定の領域もドープし、 前記薄いポリシリコン層の上に導体を形成する、ことを
特徴とする方法。 - 【請求項２１】 請求項２０において、前記薄いポリシ
リコン層を約１０００Åの厚さに付着形成させることを
特徴とする方法。 - 【請求項２２】 自己整合型コンタクト開口の製造方法
において、 第１導電性構成体を取囲む絶縁性冠着層を具備する第１
本体上に第１導電性構成体を形成し、 前記第１導電性構成体に隣接して第２導電性構成体を形
成し、 前記第１及び第２導電性構成体の上に薄い誘電体層を形
成し、その場合に前記薄い誘電体層は前記冠着層の厚さ
より薄い厚さを有しており、 ドープしていない酸化物層に対して比較的高いエッチ選
択性を有する厚い膜を形成し、 前記厚い膜をパターン形成すると共にエッチングして前
記第２導電性構成体上に少なくとも部分的に積層体を形
成し、 前記薄い誘電体層及び積層体の上に絶縁層を形成し、尚
前記積層体は前記絶縁層に対して比較的高いエッチ選択
性を有しており、 前記絶縁層をエッチングして前記積層体の上表面を露出
させ、 前記積層体をエッチングして前記絶縁層に開口を形成し
前記開口内において前記薄い誘電体層を露出させ、 前記開口内において前記露出された薄い誘電体層をエッ
チングしてその下側に存在する第２導電性構成体を露出
させ、その場合に前記冠着層の一部が前記第１導電性構
成体の上に残存し、 前記第２導電性構成体と接触する導電性コンタクトを前
記開口内に形成し、その場合に前記第１導電性構成体が
前記冠着層によって前記開口内の前記導電性コンタクト
から電気的に分離されている、ことを特徴とする方法。 - 【請求項２３】 請求項２２において、前記第１導電性
構成体を形成する場合に、 前記第１本体上にゲート酸化膜層を形成し、 前記ゲート酸化膜層の上にドープしたポリシリコン層を
形成し、 前記ドープしたポリシリコン層の上に冠着層を形成し、 前記冠着層、ドープしたポリシリコン層及びゲート酸化
膜層をパターン形成すると共にエッチングしてゲート電
極を形成する、ことを特徴とする方法。 - 【請求項２４】 請求項２２において、前記冠着層が約
１５００乃至２０００Åの厚さに形成された第１のドー
プされていない酸化膜層であることを特徴とする方法。 - 【請求項２５】 請求項２２において、前記第２導電性
構成体がソース／ドレイン領域であることを特徴とする
方法。 - 【請求項２６】 請求項２２において、前記薄い誘電体
層が約１０００乃至１５００Åの厚さに付着形成された
第２のドープされていない酸化膜層であることを特徴と
する方法。 - 【請求項２７】 請求項２２において、前記開口内及び
前記絶縁層の上に導電性コンタクトを形成することを特
徴とする方法。 - 【請求項２８】 請求項２７において、前記導電性コン
タクトを形成する場合に、 前記絶縁層上及び前記開口内に薄いポリシリコン層を形
成し、 前記薄いポリシリコン層をドープし、 前記薄いポリシリコン層の上に導体を形成する、ことを
特徴とする方法。 - 【請求項２９】 請求項２８において、前記薄いポリシ
リコン層をドープする場合に、前記薄いポリシリコン層
の下側に存在する前記第２導電性構成体もドープするこ
とを特徴とする方法。 - 【請求項３０】 請求項２８において、前記薄いポリシ
リコン層を約１０００Åの厚さに付着形成させることを
特徴とする方法。 - 【請求項３１】 半導体集積回路の一部を構成する構成
体において、 第１本体の一部の上に第１導電性構成体が設けられてお
り、 前記第１導電性構成体の上表面を少なくとも部分的に露
出する貫通して設けられた開口を有する薄い誘電体層が
前記第１導電性構成体の一部の上に設けられており、 前記第１導電性構成体を露出する貫通して設けられた開
口を有する実質的に平坦な絶縁層が前記薄い誘電体層の
上に設けられており、 前記第１導電性構成体と電気的に接触する導電性コンタ
クトが前記開口内に設けられている、ことを特徴とする
構成体。 - 【請求項３２】 請求項３１において、前記開口が約４
０００Åの幅を有することを特徴とする構成体。 - 【請求項３３】 請求項３１において、前記第１導電性
構成体がポリシリコン相互接続線を有することを特徴と
する構成体。 - 【請求項３４】 請求項３１において、前記第１導電性
構成体がフィールド酸化膜領域に隣接したソース／ドレ
イン領域を有することを特徴とする方法。 - 【請求項３５】 請求項３４において、前記フィールド
酸化膜領域が前記ソース／ドレイン領域及び前記開口に
隣接して減少されたバードビークを有することを特徴と
する構成体。 - 【請求項３６】 請求項３１において、前記薄い誘電体
層がドープしていない酸化物を有することを特徴とする
構成体。 - 【請求項３７】 請求項３６において、前記ドープして
いない酸化物層が約５００乃至１５００Åの厚さを有す
ることを特徴とする構成体。 - 【請求項３８】 請求項３１において、前記平坦な絶縁
層がＢＰＳＧを有することを特徴とする構成体。 - 【請求項３９】 請求項３１において、前記導電性コン
タクトが、前記絶縁層の一部の上及び前記開口内におい
て薄いドープしたポリシリコン層と、前記ドープしたポ
リシリコン層の上に設けた導体とを有することを特徴と
する構成体。 - 【請求項４０】 請求項３９において、前記ドープした
ポリシリコン層の下側で前記第１導電性構成体内に高度
にドープした領域が設けられていることを特徴とする構
成体。 - 【請求項４１】 半導体集積回路の一部の自己整合型コ
ンタクト開口において、 第１導電性構成体を取囲む絶縁性冠着層を有する第１本
体上に第１導電性構成体が設けられており、 前記第１導電性構成体に隣接し且つ前記第１本体の一部
の中に第２導電性構成体が設けられており、 前記第２導電性構成体の上表面を少なくとも部分的に露
出する貫通して設けられた開口を有する薄い誘電体層が
前記第１及び第２導電性構成体の上に設けられており、
尚前記薄い誘電体層は前記冠着層の厚さよりも薄い厚さ
を有しており、 前記第２導電性構成体を露出する貫通して設けられた開
口を有する絶縁層が前記薄い誘電体層の上に設けられて
おり、 前記第２導電性構成体と接触する導電性コンタクトが前
記開口内に設けられており、尚前記第１導電性構成体は
前記冠着層によって前記開口内の導電性コンタクトから
電気的に分離されている、ことを特徴とするコンタクト
開口。 - 【請求項４２】 請求項４１において、前記薄い誘電体
層がドープしていない酸化物を有することを特徴とする
コンタクト開口。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US282730 | 1994-07-29 | ||
| US08/282,730 US6297110B1 (en) | 1994-07-29 | 1994-07-29 | Method of forming a contact in an integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878354A true JPH0878354A (ja) | 1996-03-22 |
Family
ID=23082878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7193742A Pending JPH0878354A (ja) | 1994-07-29 | 1995-07-28 | 集積回路におけるコンタクト及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6297110B1 (ja) |
| EP (1) | EP0696061B1 (ja) |
| JP (1) | JPH0878354A (ja) |
| DE (1) | DE69534542D1 (ja) |
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