JPH08236624A - 集積回路におけるランディングパッドの構成体の製造方法 - Google Patents
集積回路におけるランディングパッドの構成体の製造方法Info
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Abstract
集積回路及びその製造方法を提供する。 【解決手段】 第一誘電体層40を貫通して第一開口を
形成し拡散領域34の一部を露出させる。第一ポリシリ
コンランディングパッド56を第一誘電体層40の上及
び開口内に形成する。誘電体ポケット48を活性領域の
上方で第一ポリシリコンランディングパッド56の上に
形成する。第二導電性ランディングパッド57を第一ポ
リシリコンランディングパッド56及び誘電体ポケット
48の上に形成する。第二開口64が貫通された第二誘
電体層60をランディングパッド上に形成しランディン
グパッドの一部を露出させる。アルミニウム等の導電性
コンタクト66を第二コンタクト開口内に形成する。
Description
回路の製造技術及びその結果得られる構成体に関するも
のであって、更に詳細には、金属コンタクト下側のラン
ディングパッド構成体を製造する改良した方法及びその
結果得られる構成体に関するものである。
バイス(装置)の電気的パラメータを保証するために、
製造プロセスにおける変動を許容する設計基準が集積回
路設計において必要とされている。電気的パラメータは
特徴部の物理的寸法に関係している。デバイスの電気的
一体性を維持するために、デバイス間においてある特徴
寸法及び最小スペース又は設計公差が維持されねばなら
ない。例えば、マスクの不整合又はホトレジスト露光に
おける変動の結果として形状や寸法が変化する場合があ
る。従って、使用される物質の種々のタイプやチップ上
のデバイスの特定の位置に対して設計基準が確立されて
おり、例えば、金属、拡散及びポリシリコン物質に対し
て及び例えばゲートに対しての金属コンタクトのスペー
ス等のコンタクト開口に対して幅及びスペース基準が存
在している。例えば、拡散領域に対する金属コンタクト
を形成する場合に不整合が発生すると、コンタクトとポ
リシリコンゲート等の周りのデバイスとの間の必要とさ
れるスペース(空間)内に侵入する場合がある。従っ
て、最小の必要とされるスペースが減少すると設計公差
を充足するものではなくなり且つデバイスの電気的特性
を保証するものではなくなる。
いて不整合又はその他のスペース問題が発生する場合に
金属コンタクトによって発生される問題を回避するため
に、金属コンタクトと下側に存在する拡散領域との間に
ランディングパッドを形成することが可能である。この
ランディングパッドは、ポリシリコン層から形成するこ
とが可能であり、そのポリシリコン層の上にシリサイド
層を形成してシート抵抗を減少させることが可能であ
る。ポリシリコンに対する設計基準のために、ランディ
ングパッドはセルの寸法を減少させることを可能とし且
つより大きな不整合問題を許容する。然しながら、ラン
ディングパッドは後に形成される層に対してトポグラフ
ィ即ち地形的な問題を発生する。実際のレイアウトに依
存して、ランディングパッド上に形成したコンタクト開
口は、ランディングパッドなしで形成した開口よりもよ
り大きなアスペクト比を有する場合がある。尚、アスペ
クト比とは、コンタクト開口の高さをその開口の幅で割
算したものである。アスペクト比が大きくなればなるほ
ど、コンタクト開口を充填することが一層困難となる。
型の集積回路特徴寸法へ向かってのたゆまぬ傾向におい
ての別の問題は、メタリゼーション層間の信頼性の高い
導電性電気的コンタクト及びメタリゼーション層と半導
体要素との間の信頼性の高い導電性電気的コンタクト、
特にアルミニウムと単結晶シリコン内の拡散接合部との
間のコンタクトを形成することである。この増加された
困難性は、互いに接触している場合、及び集積回路を製
造するのに必要な高温に露呈させる場合に、アルミニウ
ムとシリコンとが相互に拡散する傾向によるものであ
る。当該技術において公知の如く、従来の集積回路処理
ステップは、アルミニウム内のシリコンの溶解度を満足
させんとして基板からのシリコンを純粋なアルミニウム
内にむしろ迅速に拡散させる場合がある。そして、基板
から出るシリコンは新たに形成されたアルミニウムとシ
リコンとの合金によって置換される。このアルミニウム
とシリコンとの合金の基板内への拡散はシリコン内の浅
いPN接合を短絡させるような深さにまで拡散する場合
がある。この現象は接合スパイキングとして知られてい
る。接合スパイキングを防止しながら集積回路メタリゼ
ーションを形成する場合にシリコンをドープしたアルミ
ニウムを使用することは、シリコン団塊を形成してコン
タクト接合を脆弱化させるものとして知られており、こ
のようなシリコン団塊は実効的にコンタクト面積を減少
させ、従ってコンタクトの導電度を著しく減少させる。
技術的進歩は、アルミニウムとシリコンとの界面におい
ていわゆる「バリア」層を導入することによって行なわ
れている。従来、このバリア層は、例えばチタン・タン
グステン(TiW)等の耐火性金属物質又は例えば窒化
チタン(TiN)等の耐火性金属窒化物である。このバ
リア層は、シリコンと上側に存在するアルミニウム層と
の間に配設されるようにコンタクト位置に形成される。
ある場合には、このバリア層は耐火性金属を付着形成
し、次いでアニールを行なってバリア層を形成すると共
に金属がシリコンと接触している箇所において金属シリ
サイドを形成することによって形成され、当該技術にお
いて公知の如く、この金属シリサイドはコンタクトの導
電度を改善する。いずれの場合においても、このバリア
層はアルミニウム原子及びシリコン原子の相互拡散を禁
止し、従って上述した接合スパイキング及びシリコン団
塊形成の問題を取除いている。
ルミニウムに関連する問題を除去するものであるが、例
えばランディングパッドを有するコンタクト等のアスペ
クト比の大きなコンタクト開口内に一様にバリアを形成
することは困難である。CVD及びコリメート型スパッ
タリング等の今日の付着技術をもってしても、開口内の
全ての側部、特に開口の角部を一様にコーティングする
ことが困難なことが多い。バリア層が十分に厚くない
と、不適切なカバレッジによってピンホールが形成され
る場合があり、上述した接合スパイキング問題が発生す
る。
ころは、金属コンタクト開口のアスペクト比を減少させ
るような態様でランディングパッドを有する集積回路を
製造する方法を提供することである。
成されるバリア層及び金属コンタクトのステップカバレ
ッジ即ち段差被覆を改善する爾後の処理ステップに対し
より平坦性を与える方法を提供することである。
ンディングパッド上側のコンタクト開口の不整合を許容
する方法を提供することである。
タンダードのプロセスを使用することの可能なこのよう
な方法を提供することである。
成体を製造する方法及びそれによって製造された半導体
装置構成体に組込むことが可能なものである。本発明に
よれば、基板上に活性又は拡散領域を形成する。貫通す
る第一開口を形成した第一誘電体層を活性領域の上側に
形成する。第一ポリシリコンランディングパッドを第一
誘電体層の上及び第一開口内に形成する。誘電体ポケッ
トをポリシリコンランディングパッド及び誘電体ポケッ
トの上側に形成する。誘電体ポケットはランディングパ
ッドの導電性部分の平坦化を向上させる。導電性ランデ
ィングパッドは、好適には、ランディングパッドの抵抗
を減少させるために耐火性金属シリサイドを有してい
る。ランディングパッドの一部を露出させるために開口
が貫通された第二誘電体層をランディングパッドの上に
形成する。ランディングパッドを介して活性領域の第二
開口内に金属コンタクトを形成することが可能である。
この第二開口は、好適には、第一開口よりもアスペクト
比が小さく、バリア層の良好なるステップカバレッジ及
び開口内の金属コンタクトを容易なものとさせる。
基づくランディングパッドを具備する集積回路の製造方
法について詳細に説明する。図1乃至5の断面図は集積
回路を製造する全体的な処理の流れの一部としてのこの
方法を示している。当業者にとって明らかな如く、本明
細書において説明する部分的な処理の流れは多くのタイ
プの集積回路の製造において適用可能なものであって、
その場合の完全な処理の流れは当該技術において慣用さ
れている多くのその他の処理ステップを包含するもので
ある。
を概略断面図で示している。本明細書において説明する
実施例によれば、本発明は、例えばアルミニウム等のメ
タリゼーション層と例えば単結晶シリコン内のドープし
た半導体領域等の活性領域との間にランディングパッド
を形成する場合に向けられたものである。何故ならば、
このようなコンタクトは、通常、ランディングパッドに
よって対処されるスペースに対する不整合及び設計基準
及びバリア層によって対処されるスパイキング及び団塊
問題に対して最も影響を受易いものだからである。勿
論、本発明は例えば、メタリゼーションとポリシリコン
との間のコンタクト等のその他のコンタクトを形成する
場合にも適用可能である。
る。基板の表面上及び表面内において及びデバイスを分
離させるために形成することの可能なフィールド酸化膜
領域の上側に種々のアクティブデバイス即ち活性装置を
形成することが可能である。特定の適用例においては、
基板トランジスタ12及び20が、ゲート酸化膜層14
及び22、該ゲート酸化膜層の上側に存在しており且つ
典型的に第一ポリシリコン層から形成されるゲート電極
16及び24を有するものとして図示されている。当該
技術において公知の如く、典型的に、ゲート電極16,
24は側壁スペーサ28、軽度にドープしたドレイン領
域30及びトランジスタ12に対して示したソース及び
ドレイン又は拡散領域32,34及びトランジスタ20
に対して示した拡散領域34,38を有している。拡散
即ち活性領域34は当該技術において公知の如くデバイ
ス間に共用コンタクト35を形成することが可能であ
る。好適実施例においては、拡散領域34は1個のトラ
ンジスタのソース及び隣接するトランジスタのドレイン
を形成する。
と反対の導電型で形成されている。例えば、基板10は
軽度にドープしたP型シリコンであり、且つ拡散領域3
4は高度にドープしたN型シリコンとすることが可能で
ある。勿論、上述した如く、その他の構成(同一又は反
対の導電型の選択)を代替的に使用することが可能であ
り、例えば、基板10はCMOSプロセスにおけるウエ
ル又はタブ領域とすることが可能であり、その中に拡散
即ち活性領域34を形成することが可能である。図1の
実施例においては、拡散領域34は基板トランジスタ1
2,20によって取り囲まれている。この実施例におい
ては、拡散領域34はサブミクロンの特徴寸法を有する
最近の集積回路におけるように、非常に幅狭であり、例
えば0.15ミクロンの程度である。そうであるから、
拡散領域34はドーパントをイオン注入し、次いで高温
アニールを行なって接合を形成することによって形成す
ることが可能である。一方、層形成の前にイオン注入を
行ない、所望によりプロセスの後においてドライブイン
アニールを行なうことが可能である。
2,20は、夫々、キャッピング層18,26を有する
ことが可能である。このキャッピング層は、ポリシリコ
ンゲート電極16,24の上又はポリサイドの上に形成
することが可能である。このキャッピング層は、好適に
は、1994年10月31日付で出願した米国特許出願
第08/331691号(代理人ドケット番号94−C
−86/88)であって本願出願人に譲渡されている出
願により完全に説明されているように、ゲート電極を封
止するために形成した酸化物又は窒化物である。このキ
ャッピング層は、好適には、ポリシリコンをパターン形
成し且つエッチングしてゲート電極を形成する前に、ポ
リシリコンの上に約500乃至2000Åの間の深さに
形成する。次いで、このキャッピング層を該ポリシリコ
ンでパターン形成し且つエッチングしてゲート電極を形
成する残存するポリシリコンのみをキャップ即ち冠着す
る。次いで、キャッピング層を形成した後に側壁スペー
サを形成してゲート電極を更に封止状態とし且つ設計基
準に対する公差を増加させ且つゲート電極とトランジス
タゲートに隣接して後に形成した導電性領域との間に充
分な距離を与えることが可能である。
体層とすることの可能な誘電体層40を拡散領域34及
び例えばトランジスタ12,20等のその他の既に形成
したデバイスの上に形成する。コンタクトが所望される
箇所を除いて上側に存在する導電性構成体を拡散領域3
4及びその他のデバイスから電気的に分離する目的のた
めに形成された誘電体層40は約500乃至2000Å
の間の厚さを有することが可能である。
ンエッチング又は別のタイプの異方性エッチングによっ
て誘電体層40を貫通してコンタクト開口42を形成す
る。以下の説明から明らかなように、本発明のこの実施
例は、拡散領域34と接触しており且つ後に形成する上
側に存在するメタリゼーション層の下側において上側に
存在するランディングパッドを形成するものである。誘
電体層40を貫通して主に開口42のみをエッチングす
るために誘電体層40をマスクする。マスクすることな
しに誘電体層40をエッチングすると、誘電体層40の
上表面が基本的に開口と同じ割合で垂直方向にエッチン
グされる。この場合には、図2Bに示した如く、側壁ス
ペーサ28の側部に沿って第二側壁酸化物スペーサ39
が形成される。これらの第二側壁スペーサ39は活性即
ち拡散領域34に対して自己整合したコンタクトを形成
させ且つポリシリコンゲート16,24の端部とコンタ
クト開口42の端部との間の距離を増加させる。然しな
がら、ポリシリコンゲート16,24の頂部から上側に
存在する導電層への距離はキャッピング層18,26の
厚さに依存する。
サ上方の開口等の拡散領域34上方のコンタクト開口4
2の不整合はゲート電極12,20の端部とコンタクト
開口42の側部との間のコンタクト空間を減少させる場
合がある。コンタクト開口の不整合、例えばいずれかの
トランジスタ12,20の側壁スペーサ28又は39の
上方に開口が位置する場合には、これらの活性区域の間
の距離が減少して、ゲートに対する金属コンタクトのス
ペースに対する設計基準が充足されず且つデバイスの歩
留まりが減少する場合がある。更に、コンタクト開口4
2の不整合は開口のアスペクト比を増加させ、金属コン
タクトに対するステップカバレッジ(段差被覆)問題を
増加させる。開口42の不整合が側壁スペーサを除去す
ることを防止するために、これらの側壁スペーサ28は
窒化物から形成することが可能である。好適実施例にお
いては、コンタクト開口42内に物質を形成し、その場
合にコンタクトスペース(空間)即ちコンタクト42の
側部からゲート12,20の端部への空間に対する設計
基準が充足され、一方表面トポグラフィの平坦化を向上
させてバリア層及び金属コンタクトを一様に形成するこ
とを可能とさせる。図2A乃至4を参照して、図2Aか
ら本発明を更に説明する。然しながら、当業者にとって
明らかなように、本発明は図2Bに示したような第二側
壁スペーサを使用して実施することも可能である。図2
Aを参照して説明すると、ポリシリコン層44を誘電体
層40の上及び拡散領域34と接触しているコンタクト
開口42の中に形成する。ポリシリコン層44は、好適
には、約1000乃至2000Åの厚さであり且つ例え
ばイオン注入又はその他の適宜の方法によって拡散領域
34と同様のドーパントでドープしたインシチュー即ち
現場でのドープしたポリシリコンとして付着形成させ
る。本実施例においては、拡散領域34がN+ である場
合には、ポリシリコン層44は、この層のコンタクト抵
抗を減少させ且つ拡散領域34へ適切なる電気的経路を
与えるために充分なるドーピングレベルで付着形成させ
たN+ インシチュードープしたポリシリコンとすること
が可能である。本実施例においては、ドーピングレベル
は形成された場合に約1020イオン数/cm3 である。
平坦化を向上させるが活性領域34に対して適切な電気
的接続を与える比較的薄いポリシリコン層44を与える
ために、このコンフォーマル即ち適合的なポリシリコン
はコンタクト開口42を充填するものではない。好適に
はスピン・オン・ガラス又はその他の適切な平坦化用物
質でポリシリコン層44の上に誘電体層46を形成す
る。
をエッチバックして開口42内部以外のポリシリコン層
の上部部分を露出させる。このエッチバックはポリシリ
コンの上表面より低い区域にある誘電体物質48からな
るポケットを形成する。該誘電体層はこの製造段階にお
いてのウエハの平坦性を向上させ且つポケット内に形成
することは容易である。
500乃至2000Åの好適な厚さに形成する。誘電体
ポケットは開口42内の活性区域に対するコンタクトの
抵抗を増加させるので、導電層48は、好適には、耐火
性金属シリサイドであって、それは、例えば、タンタル
ジシリサイド(TaSi2 )又は導電層52がポリシリ
コン層44の上側を交差する箇所においてポリシリコン
層44の抵抗を減少させることに貢献するその他の適宜
の耐火性金属又は耐火性金属シリサイドである。一方、
導電層52は、コンタクト抵抗を減少させ且つポリシリ
コン層44を介して活性領域34への適切なる電気的経
路を与えるために充分なるドーピングレベルを有するド
ープしたポリシリコン層とすることが可能である。層5
2がドープしたポリシリコン層である場合には、それは
インシチュー即ち現場でドーピングさせたものか又はそ
れをポリシリコン層44の上に形成した後に例えばイオ
ン注入等の適宜の方法によってドーピングさせたものと
することが可能である。
層44及び導電層52をパターン形成し且つエッチング
して導電性ランディングパッド54を形成する。本実施
例においては、導電性ランディングパッド54はポリシ
リコン層56の上に導電層57を形成した二重膜であ
る。導電層57は開口内の誘電体ポケット48に基づく
下側のポリシリコンランディングパッドの上方及びポリ
シリコン層56の上方において実質的に平坦状である。
ランディングパッド54は、開口に隣接する誘電体層4
0の一部の上方で且つ拡散領域34に到達するまで開口
内に延在している。ランディングパッド54は必要とさ
れるより小さいな幾何学的形状や活性領域34上方のコ
ンタクト開口の不整合等のファクタによって発生される
ゲート12,20のトランジスタゲート端部と開口42
内のコンタクト端部との間のスペース等のスペースに対
しランディングパッド54は適切なる設計基準を与え
る。
4及び第一誘電体層40の上に形成する。第二誘電体層
58は、例えば、例えばこの処理段階においてウエハの
表面の平坦化を向上させるために例えばスピン・オン・
ガラス又は硼素燐シリケートガラス(BPSG)等のガ
ラス層又は多層膜とすることが可能である。多層膜の一
例としては、BPSG層62の下側に形成したドープし
ていない酸化膜60とすることが可能である。このドー
プしていない酸化膜は爾後の処理ステップ期間中にチッ
プの区域を保護することに貢献し、特に、BPSG層が
第一誘電体層40によって被覆されない場合のある活性
区域上に直接形成することを防止することに貢献する。
誘電体層58は下側に存在するトポグラフィに依存した
厚さを有しており、約3000乃至12000Åの間の
厚さを有することが可能である。誘電体層58を貫通し
て開口64を形成し、ランディングパッド54の一部を
露出させる。第二誘電体層58としてBPSGを使用す
る場合には、それは、典型的にリフローさせて開口54
における角部を丸める。
形成し、パターン形成すると共にエッチングして導電性
コンタクト66を形成する。コンタクト66は当該技術
分野において公知の如くアルミニウム合金又はアルミニ
ウム合金の下側に存在する複合バリア層とすることが可
能である。金属コンタクト下側に形成したバリア層は、
ストレスによって誘起される移動及びエレクトロマイグ
レーションと呼ばれる公知の消耗欠陥メカニズムを減少
するために必要な場合がある。耐火性金属又は耐火性金
属窒化物からなる薄いバリア層66′を、スタッパタリ
ング又はその他の適宜の方法によって開口64内及び第
二誘電体層58の上に約400乃至1000Åの厚さに
付着形成することが可能である。当該技術において公知
の如く、バリア層66′は、好適には、窒化チタン又は
その他の適宜の耐火性金属窒化物から形成するか、又は
チタン、チタン・タングステン又はその他の適宜の耐火
性金属から形成することが可能である。バリア層は、一
方、耐火性金属の上に耐火性金属窒化物を形成して形成
することが可能であり、例えば、窒化チタンをチタン層
の上に形成することが可能である。バリア層66′の物
質及び厚さは、上側に存在する導電層と下側に存在する
ランディングパッド54との間での原子の拡散を防止す
るために処理条件を最適化すべく選択される。
電気的接続を形成し、本実施例においては、ポリシリコ
ン層56と導電層57とを有するランディングパッド5
4を介して行なわれている。ランディングパッド54上
でのコンタクト開口64の幅及び位置の不整合があって
も拡散領域34に対して従来のコンタクト開口42ほど
臨界的なものではない。コンタクト66と活性領域34
との間にランディングパッド54が形成されているの
で、コンタクトとゲートとのスペースに対する設計基準
は維持される。従って、アルミニウム等のコンタクト金
属又はコンタクト金属の下側にバリア層を有するその他
の適宜のコンタクト金属の付着を容易とさせるためにラ
ンディングパッド54の上により幅広の及び/又はより
幅狭のコンタクト開口64を形成することが可能であ
る。バリア層はコンタクト開口の側部及び底部に沿っ
て、より詳細には角部においてより一様に形成すること
が可能である。更に、ランディングパッド54上でのコ
ンタクト開口64の何等かの不整合は設計基準を侵すこ
となしに許容することが可能である。このような金属コ
ンタクトに対するコンタクト開口64の不整合は本実施
例においてはトランジスタ12と20との間の拡散領域
34において許容することはできないものである。ドー
プしたポリシリコン層の一部の上側に存在する好適には
耐火性金属シリサイドから形成した複合ポリシリコン/
導電層ランディングパッドは金属コンタクトにおけるア
スペクト比を減少させることによってバリア及び金属コ
ンタクトのステップカバレッジ(段差被覆)を改善し且
つ平坦性を向上させるという利点を有している。ポリシ
リコン層上の開口内の誘電体がランディングパッドの上
部導電層の平坦性を実質的に増加させるので平坦性は更
に向上される。最近の製造技術により容易に適合させる
ためにポリシリコン及び導電層は種々の態様で形成する
ことが可能である。更に、基板トランジスタが活性区域
コンタクトに対してポリシリコン用のコンタクト開口を
自己整合させ、その際に必要とされる設計基準を侵すこ
となしに全体的なセル区域を減少させるために窒化物ス
ペーサを使用することが可能である。
形成する別の実施例について説明する。図2Bを参照し
て上述した如く、エッチングを行なって開口42を形成
する場合に層40がマスクされていない場合には、側壁
スペーサ28の側部に沿って側壁酸化物スペーサ39を
形成する。側壁スペーサ39及びキャッピング層18,
26の上にポリシリコン層56を形成する場合には、開
口42のアスペクト比はより小さく且つ開口42内にポ
リシリコンを形成することをより容易なものとさせる。
キャッピング層18,26がランディングパッド54の
ポリシリコン層56の直下にある場合であっても、ポリ
シリコンランディングパッドに対する設計基準は維持さ
れるべきである。キャッピング層18,26に関する付
加的な高さがないので、この方法は後に形成される層に
対して付加的な平坦性を提供する。然しながら、ポリシ
リコン層が直接基板に接触することがないように基板区
域上にいくらかの酸化物を残存させることが重要な場合
がある。この状態が発生する場合には、ポリシリコンに
沿ってシリコン基板をエッチングする不所望の結果が発
生する場合がある。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
を製造する一段階における状態を示した概略断面図。
路を製造する一段階における状態を示した概略断面図。
回路を製造する一段階における状態を示した概略断面
図。
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
路を製造する一段階における状態を示した概略断面図。
Claims (38)
- 【請求項1】 半導体集積回路の一部の製造方法におい
て、 基板上に活性領域を形成し、 前記活性領域の一部を露出する第一開口が貫通して設け
られた第一誘電体層を形成し、 前記第一開口内及び前記第一開口に隣接する前記第一誘
電体層の一部の上に第一導電体層を形成し、 前記活性領域の上側に存在する前記第一導電層の一部の
上に誘電体ポケットを形成し、 前記第一導電層及び前記誘電体ポケットの上に第二導電
層を形成する、上記各ステップを有することを特徴とす
る方法。 - 【請求項2】 請求項1において、前記誘電体層が前記
第一開口に隣接したドープしていない酸化物領域を有す
ることを特徴とする方法。 - 【請求項3】 請求項2において、前記ドープしていな
い酸化物が前記活性領域に隣接した装置構成体の上側に
存在する酸化物を有することを特徴とする方法。 - 【請求項4】 請求項2において、前記ドープしていな
い酸化物が前記活性領域に隣接したトランジスタの上側
に存在するキャッピング層及び前記第一開口に隣接した
前記トランジスタの側部に沿っての複数個の側壁スペー
サを有することを特徴とする方法。 - 【請求項5】 請求項1において、前記活性領域が前記
基板の上部部分における共用コンタクトであることを特
徴とする方法。 - 【請求項6】 請求項1において、前記第一導電層がド
ープしたポリシリコンを有することを特徴とする方法。 - 【請求項7】 請求項6において、前記第一導電層が約
1000乃至2000Åの間の厚さを有することを特徴
とする方法。 - 【請求項8】 請求項1において、前記第二導電層が耐
火性金属シリサイドを有することを特徴とする方法。 - 【請求項9】 請求項8において、前記耐火性金属シリ
サイドがタンタルシリサイドを有することを特徴とする
方法。 - 【請求項10】 請求項1において、前記第二導電層が
ドープしたポリシリコンを有することを特徴とする方
法。 - 【請求項11】 請求項1において、前記第二導電層が
約500乃至2000Åの間の厚さを有することを特徴
とする方法。 - 【請求項12】 請求項1において、前記誘電体ポケッ
トがシリコン・オン・ガラスを有することを特徴とする
方法。 - 【請求項13】 請求項1において、更に、前記第二導
電層及び前記第一誘電体層の一部の上に第二誘電体層を
形成するステップを有することを特徴とする方法。 - 【請求項14】 請求項13において、前記第二誘電体
層がBPSGを有することを特徴とする方法。 - 【請求項15】 請求項13において、前記第二誘電体
層がBPSG層の下側に存在するドープしていない酸化
物層を有することを特徴とする方法。 - 【請求項16】 請求項11において、前記第二誘電体
層が約3000乃至12000Åの間の厚さを有するこ
とを特徴とする方法。 - 【請求項17】 請求項13において、更に、前記第二
導電層の露出部分の上に導電性コンタクトを形成するス
テップを有することを特徴とする方法。 - 【請求項18】 請求項17において、前記導電性コン
タクトがアルミニウム合金を有することを特徴とする方
法。 - 【請求項19】 請求項17において、前記導電性コン
タクトがアルミニウム合金/バリア二重膜を有すること
を特徴とする方法。 - 【請求項20】 半導体集積回路の一部の製造方法にお
いて、 基板の一部の上に複数個のデバイスを形成し、 少なくとも2つのデバイスの間において基板上に活性領
域を形成し、 前記デバイス及び前記活性領域の上に第一誘電体層を形
成し、 前記第一誘電体層をエッチングして前記活性領域の一部
を露出させる第一開口を形成し、 前記開口内の前記活性領域の露出部分の上及び前記第一
誘電体層の上にドープしたポリシリコン層を形成し、 前記ドープした第一ポリシリコン層の上にスピン・オン
・ガラス層を形成し、 前記スピン・オン・ガラスをエッチバックして前記ドー
プしたポリシリコン層の上部部分を露出させ、 前記ドープしたポリシリコン層及び残存するスピン・オ
ン・ガラス層の上に導電層を形成し、 前記導電層及びドープしたポリシリコン層をパターン形
成すると共にエッチングしてランディングパッドを形成
し、その場合に前記ランディングパッドのポリシリコン
層部分が前記開口内及び前記誘電体層の一部の上に残存
しかつ前記ランディングパッドの導電層部分が前記ポリ
シリコン層の一部及び前記スピン・オン・ガラスの上に
残存する、上記各ステップを有することを特徴とする方
法。 - 【請求項21】 請求項20において、更に、 前記ランディングパッド及び前記第一誘電体層の上に第
二誘電体層を形成し、 前記第二誘電体層をパターン形成すると共にエッチング
して前記ランディングパッドの一部を露出させる第二開
口を形成する、上記各ステップを有することを特徴とす
る方法。 - 【請求項22】 請求項20において、更に、 前記ランディングパッド及び第一誘電体層の上に第二誘
電体層を形成し、 前記第二誘電体層をパターン形成すると共にエッチング
して前記ランディングパッドの一部を露出させる第二開
口を形成する、上記各ステップを有することを特徴とす
る方法。 - 【請求項23】 請求項22において、更に、前記ラン
ディングパッドの上側の前記第二開口内に金属コンタク
トを形成するステップを有することを特徴とする方法。 - 【請求項24】 請求項21において、前記デバイスが
トランジスタを有しており、各トランジスタは、ゲート
酸化膜と、ゲート電極と、側壁スペーサとを具備してい
ることを特徴とする方法。 - 【請求項25】 請求項24において、前記トランジス
タは、更に、前記ゲート電極の上側にキャッピング層を
有することを特徴とする方法。 - 【請求項26】 請求項25において、前記キャッピン
グ層が酸化物を有することを特徴とする方法。 - 【請求項27】 請求項24において、前記トランジス
タのスペーサが酸化物を有することを特徴とする方法。 - 【請求項28】 請求項24において、前記トランジス
タのスペーサが窒化物を有することを特徴とする方法。 - 【請求項29】 請求項20において、前記第一誘電体
層が前記第一開口に隣接したドープしていない酸化物領
域を有することを特徴とする方法。 - 【請求項30】 請求項29において、前記ドープして
いない酸化物が前記活性領域に隣接するデバイス構成体
の上側に存在する酸化物層を有することを特徴とする方
法。 - 【請求項31】 請求項30において、前記第一誘電体
層が約500乃至2000Åの間の厚さを有することを
特徴とする方法。 - 【請求項32】 請求項29おいて、前記ドープしてい
ない酸化物が前記活性領域に隣接したトランジスタの上
側に存在するキャッピング層及び前記第一開口に隣接し
たトランジスタの側部に沿った複数個の側壁スペーサを
有することを特徴とする方法。 - 【請求項33】 請求項20において、前記第二誘電体
層がBPSG層を有することを特徴とする方法。 - 【請求項34】 請求項20において、前記第二誘電体
層がBPSG層の下側に存在するドープしていない酸化
物を有することを特徴とする方法。 - 【請求項35】 請求項21において、前記第二開口の
アスペクト比が前記第一開口のアスペクト比より小さい
ことを特徴とする方法。 - 【請求項36】 本体の表面に形成した半導体集積回路
の一部の構成体において、 基板の上側の複数個のデバイス、 前記基板上で少なくとも2つのデバイスの間に設けられ
た活性領域、 前記デバイス及び前記活性領域の一部の上に設けられた
第一誘電体層、 前記活性領域の露出部分及び前記第一誘電体層の一部の
上に設けられたポリシリコンランディングパッド、 前記ポリシリコンランディングパッドの上表面が露出さ
れており前記ポリシリコンランディングパッドの一部の
上に設けられた誘電体ポケット、 前記ポリシリコンランディングパッドの露出部分及び前
記誘電体ポケットの上に設けられた導電性ランディング
パッド、を有することを特徴とする構成体。 - 【請求項37】 請求項36において、更に、前記導電
性ランディングパッドの一部の上に設けられた第二誘電
体層を有することを特徴とする構成体。 - 【請求項38】 請求項37において、更に、前記導電
性ランディングパッドの露出部分の上に設けられた導電
性コンタクトを有することを特徴とする構成体。
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Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5705427A (en) * | 1994-12-22 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
US6075266A (en) * | 1997-01-09 | 2000-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device having MIS transistors and capacitor |
US5854127A (en) * | 1997-03-13 | 1998-12-29 | Micron Technology, Inc. | Method of forming a contact landing pad |
US6083803A (en) | 1998-02-27 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing methods of forming a conductive projection and methods of increasing alignment tolerances |
US6369423B2 (en) * | 1998-03-03 | 2002-04-09 | Kabushiki Kaisha Toshiba | Semiconductor device with a thin gate stack having a plurality of insulating layers |
US6121094A (en) * | 1998-07-21 | 2000-09-19 | Advanced Micro Devices, Inc. | Method of making a semiconductor device with a multi-level gate structure |
US6140688A (en) * | 1998-09-21 | 2000-10-31 | Advanced Micro Devices Inc. | Semiconductor device with self-aligned metal-containing gate |
JP2000114522A (ja) * | 1998-10-08 | 2000-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
US6288419B1 (en) * | 1999-07-09 | 2001-09-11 | Micron Technology, Inc. | Low resistance gate flash memory |
JP2001196413A (ja) * | 2000-01-12 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置、該半導体装置の製造方法、cmp装置、及びcmp方法 |
JP4979154B2 (ja) * | 2000-06-07 | 2012-07-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US6376353B1 (en) * | 2000-07-03 | 2002-04-23 | Chartered Semiconductor Manufacturing Ltd. | Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects |
JP2002208695A (ja) * | 2001-01-11 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6706608B2 (en) * | 2001-02-28 | 2004-03-16 | Micron Technology, Inc. | Memory cell capacitors having an over/under configuration |
US6767778B2 (en) * | 2002-08-29 | 2004-07-27 | Micron Technology, Inc. | Low dose super deep source/drain implant |
US7462521B2 (en) * | 2004-11-29 | 2008-12-09 | Walker Andrew J | Dual-gate device and method |
DE102008043929A1 (de) * | 2008-11-20 | 2010-05-27 | Robert Bosch Gmbh | Elektronisches Bauelement |
KR102230194B1 (ko) | 2014-04-14 | 2021-03-19 | 삼성전자주식회사 | 반도체 소자 |
US20160276156A1 (en) * | 2015-03-16 | 2016-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing process thereof |
US9397049B1 (en) | 2015-08-10 | 2016-07-19 | International Business Machines Corporation | Gate tie-down enablement with inner spacer |
US9768179B1 (en) * | 2016-11-18 | 2017-09-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Connection structures for routing misaligned metal lines between TCAM cells and periphery circuits |
KR20220003870A (ko) | 2020-07-02 | 2022-01-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
Family Cites Families (67)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4441247A (en) * | 1981-06-29 | 1984-04-10 | Intel Corporation | Method of making MOS device by forming self-aligned polysilicon and tungsten composite gate |
JPS6116571A (ja) * | 1984-07-03 | 1986-01-24 | Ricoh Co Ltd | 半導体装置の製造方法 |
US4851895A (en) * | 1985-05-06 | 1989-07-25 | American Telephone And Telegraph Company, At&T Bell Laboratories | Metallization for integrated devices |
JPS62136856A (ja) * | 1985-12-11 | 1987-06-19 | Toshiba Corp | 半導体装置の製造方法 |
US5247199A (en) * | 1986-01-15 | 1993-09-21 | Harris Corporation | Process for forming twin well CMOS integrated circuits |
US4707457A (en) * | 1986-04-03 | 1987-11-17 | Advanced Micro Devices, Inc. | Method for making improved contact for integrated circuit structure |
JPS62272555A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS63239973A (ja) * | 1986-10-08 | 1988-10-05 | テキサス インスツルメンツ インコーポレイテツド | 集積回路およびその製造方法 |
US4782380A (en) * | 1987-01-22 | 1988-11-01 | Advanced Micro Devices, Inc. | Multilayer interconnection for integrated circuit structure having two or more conductive metal layers |
US4795722A (en) * | 1987-02-05 | 1989-01-03 | Texas Instruments Incorporated | Method for planarization of a semiconductor device prior to metallization |
US4789885A (en) * | 1987-02-10 | 1988-12-06 | Texas Instruments Incorporated | Self-aligned silicide in a polysilicon self-aligned bipolar transistor |
US4884123A (en) * | 1987-02-19 | 1989-11-28 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
US4795718A (en) * | 1987-05-12 | 1989-01-03 | Harris Corporation | Self-aligned contact for MOS processing |
US4822449A (en) * | 1987-06-10 | 1989-04-18 | Massachusetts Institute Of Technology | Heat transfer control during crystal growth |
US5071783A (en) * | 1987-06-17 | 1991-12-10 | Fujitsu Limited | Method of producing a dynamic random access memory device |
JPH07114214B2 (ja) * | 1987-08-03 | 1995-12-06 | 三菱電機株式会社 | 半導体装置 |
US4822749A (en) * | 1987-08-27 | 1989-04-18 | North American Philips Corporation, Signetics Division | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
US5236867A (en) * | 1987-11-13 | 1993-08-17 | Matsushita Electronics Corporation | Manufacturing method of contact hole arrangement of a semiconductor device |
US5081516A (en) * | 1987-12-02 | 1992-01-14 | Advanced Micro Devices, Inc. | Self-aligned, planarized contacts for semiconductor devices |
US4922311A (en) * | 1987-12-04 | 1990-05-01 | American Telephone And Telegraph Company | Folded extended window field effect transistor |
US4844776A (en) * | 1987-12-04 | 1989-07-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for making folded extended window field effect transistor |
JPH01225337A (ja) * | 1988-03-04 | 1989-09-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US4868138A (en) * | 1988-03-23 | 1989-09-19 | Sgs-Thomson Microelectronics, Inc. | Method for forming a self-aligned source/drain contact for an MOS transistor |
US4994410A (en) * | 1988-04-04 | 1991-02-19 | Motorola, Inc. | Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process |
JPH0797928B2 (ja) * | 1988-06-03 | 1995-10-25 | 井関農機株式会社 | 移動農作業機のローリング装置 |
EP0369336A3 (en) * | 1988-11-14 | 1990-08-22 | National Semiconductor Corporation | Process for fabricating bipolar and cmos transistors on a common substrate |
JP2623812B2 (ja) * | 1989-01-25 | 1997-06-25 | 日本電気株式会社 | 半導体装置の製造方法 |
JPH02285638A (ja) * | 1989-04-27 | 1990-11-22 | Toshiba Corp | 半導体装置 |
US4908332A (en) * | 1989-05-04 | 1990-03-13 | Industrial Technology Research Institute | Process for making metal-polysilicon double-layered gate |
JPH0316220A (ja) * | 1989-06-14 | 1991-01-24 | Matsushita Electron Corp | 半導体装置の製造方法 |
US5192715A (en) * | 1989-07-25 | 1993-03-09 | Advanced Micro Devices, Inc. | Process for avoiding spin-on-glass cracking in high aspect ratio cavities |
JPH0373531A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 多層配線構造を有する半導体装置の製造方法 |
JPH06105726B2 (ja) * | 1989-10-13 | 1994-12-21 | 三菱電機株式会社 | 半導体集積回路装置 |
US5036378A (en) * | 1989-11-01 | 1991-07-30 | At&T Bell Laboratories | Memory device |
US5275972A (en) * | 1990-02-19 | 1994-01-04 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window |
US5210429A (en) * | 1990-06-29 | 1993-05-11 | Sharp Kabushiki Kaisha | Static RAM cell with conductive straps formed integrally with thin film transistor gates |
EP0469214A1 (en) * | 1990-07-31 | 1992-02-05 | International Business Machines Corporation | Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom |
US5158910A (en) * | 1990-08-13 | 1992-10-27 | Motorola Inc. | Process for forming a contact structure |
US4997790A (en) * | 1990-08-13 | 1991-03-05 | Motorola, Inc. | Process for forming a self-aligned contact structure |
US5214305A (en) * | 1990-08-28 | 1993-05-25 | United Microelectronics Corporation | Polycide gate MOSFET for integrated circuits |
JPH04162668A (ja) * | 1990-10-26 | 1992-06-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
DE69225082T2 (de) * | 1991-02-12 | 1998-08-20 | Matsushita Electronics Corp | Halbleiter-Vorrichtung mit Verdrahtung der verbesserten Zuverlässigkeit und Verfahren zu ihner Herstellung |
JPH0541378A (ja) * | 1991-03-15 | 1993-02-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH04307732A (ja) * | 1991-04-04 | 1992-10-29 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
JPH04320330A (ja) * | 1991-04-19 | 1992-11-11 | Sharp Corp | 半導体装置のコンタクト部の形成方法 |
US5198683A (en) * | 1991-05-03 | 1993-03-30 | Motorola, Inc. | Integrated circuit memory device and structural layout thereof |
KR930010081B1 (ko) * | 1991-05-24 | 1993-10-14 | 현대전자산업 주식회사 | 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 |
US5110752A (en) * | 1991-07-10 | 1992-05-05 | Industrial Technology Research Institute | Roughened polysilicon surface capacitor electrode plate for high denity dram |
DE69226223T2 (de) * | 1991-08-21 | 1998-12-24 | Sgs Thomson Microelectronics | Kontaktausrichtung für Festwertspeicher |
US5298463A (en) * | 1991-08-30 | 1994-03-29 | Micron Technology, Inc. | Method of processing a semiconductor wafer using a contact etch stop |
US5298792A (en) * | 1992-02-03 | 1994-03-29 | Micron Technology, Inc. | Integrated circuit device with bi-level contact landing pads |
KR930020669A (ko) * | 1992-03-04 | 1993-10-20 | 김광호 | 고집적 반도체장치 및 그 제조방법 |
EP0566253A1 (en) * | 1992-03-31 | 1993-10-20 | STMicroelectronics, Inc. | Method for forming contact structures in integrated circuits |
US5229326A (en) * | 1992-06-23 | 1993-07-20 | Micron Technology, Inc. | Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device |
US5316976A (en) * | 1992-07-08 | 1994-05-31 | National Semiconductor Corporation | Crater prevention technique for semiconductor processing |
EP1154488B1 (en) * | 1992-09-04 | 2003-05-07 | Mitsubishi Denki Kabushiki Kaisha | A semiconductor memory device |
US5308795A (en) * | 1992-11-04 | 1994-05-03 | Actel Corporation | Above via metal-to-metal antifuse |
US5359226A (en) * | 1993-02-02 | 1994-10-25 | Paradigm Technology, Inc. | Static memory with self aligned contacts and split word lines |
US5616934A (en) * | 1993-05-12 | 1997-04-01 | Micron Technology, Inc. | Fully planarized thin film transistor (TFT) and process to fabricate same |
US5334862A (en) * | 1993-08-10 | 1994-08-02 | Micron Semiconductor, Inc. | Thin film transistor (TFT) loads formed in recessed plugs |
JP2684978B2 (ja) * | 1993-11-25 | 1997-12-03 | 日本電気株式会社 | 半導体装置 |
US5420058A (en) * | 1993-12-01 | 1995-05-30 | At&T Corp. | Method of making field effect transistor with a sealed diffusion junction |
US5541137A (en) * | 1994-03-24 | 1996-07-30 | Micron Semiconductor Inc. | Method of forming improved contacts from polysilicon to silicon or other polysilicon layers |
US5633196A (en) * | 1994-05-31 | 1997-05-27 | Sgs-Thomson Microelectronics, Inc. | Method of forming a barrier and landing pad structure in an integrated circuit |
US5514622A (en) * | 1994-08-29 | 1996-05-07 | Cypress Semiconductor Corporation | Method for the formation of interconnects and landing pads having a thin, conductive film underlying the plug or an associated contact of via hole |
JP3016220B2 (ja) | 1994-12-27 | 2000-03-06 | 東急車輛製造株式会社 | 複合油圧シリンダ装置 |
DE19642141C1 (de) | 1996-10-12 | 1998-06-18 | Koenig & Bauer Albert Ag | Vorrichtung zum Lösen von Platten |
-
1994
- 1994-12-22 US US08/361,760 patent/US5702979A/en not_active Ceased
-
1995
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