JPS62272555A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62272555A JPS62272555A JP11643686A JP11643686A JPS62272555A JP S62272555 A JPS62272555 A JP S62272555A JP 11643686 A JP11643686 A JP 11643686A JP 11643686 A JP11643686 A JP 11643686A JP S62272555 A JPS62272555 A JP S62272555A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概 要〕
高密度に並んで配設される下層配線の間隔部に、自己整
合手段により、２種の導電体層の積層構造よりなる上層
配線の基板面とのコンタクト部を形成するに際し、コン
タクト窓の形成工程を省略して工程の簡略化を図る。
合手段により、２種の導電体層の積層構造よりなる上層
配線の基板面とのコンタクト部を形成するに際し、コン
タクト窓の形成工程を省略して工程の簡略化を図る。
本発明は半導体装置の製造方法に係り、特に下層配線が
高密度に並んで配設され、上層配線の基、板面とのコン
タクト部を該下層配線の間隔部に該下層配線に自己整合
して形成する工程を有する半導体装置の製造方法に関す
る。
高密度に並んで配設され、上層配線の基、板面とのコン
タクト部を該下層配線の間隔部に該下層配線に自己整合
して形成する工程を有する半導体装置の製造方法に関す
る。
ＥＰＲＯＭ等のメモリセルアレーにおいては、ゲート電
極からなる下層配線即ちワード線が半導体基板上に並ん
で配設され、上部を該ワード線と直角方向に走る上層配
線即ちビット線は上記ワード線の間隔部においてメモリ
セルのドレイン領域に接続される。
極からなる下層配線即ちワード線が半導体基板上に並ん
で配設され、上部を該ワード線と直角方向に走る上層配
線即ちビット線は上記ワード線の間隔部においてメモリ
セルのドレイン領域に接続される。
第２図はこの状態を示すＥＰＲＯＭの模式平面図である
。
。
図において、Ｆａｘはフィールド絶縁膜、Ｄはドレイン
領域、Ｓはソース領域、Ｖｃｃは全ソース領域に連通ず
る拡散層配線、 −。
領域、Ｓはソース領域、Ｖｃｃは全ソース領域に連通ず
る拡散層配線、 −。
＝半年＝→ち礼＋、ＷＬｚはコントロールゲートを兼ね
るワード線、ＢＬはビット線、ＣＷＧよビット線とドレ
イン領域とのコンタクト部を示す。
るワード線、ＢＬはビット線、ＣＷＧよビット線とドレ
イン領域とのコンタクト部を示す。
かかるＥＰＲＯＭにおいて集積度が向上し、これに伴っ
て並んで配設されるワード線−り、と礼２の間隔も一段
と狭められており、このワード線間隔部に形成されるド
レイン領域りにビット線ＢＬを接続するコンタクト部Ｃ
Ｗの形成には、 ワード線ＷＬ＋ と畦２の対向面に対
しての自己整合方式が多く用いられるようになって来て
いる。
て並んで配設されるワード線−り、と礼２の間隔も一段
と狭められており、このワード線間隔部に形成されるド
レイン領域りにビット線ＢＬを接続するコンタクト部Ｃ
Ｗの形成には、 ワード線ＷＬ＋ と畦２の対向面に対
しての自己整合方式が多く用いられるようになって来て
いる。
上記自己整合方式のドレイン・コンタクトの形成に際し
て、通常のビット線ＢＬ材料であるアルミニウム（ＡＩ
）を直にドレイン領域りに接続せしめることは行われな
い。これはサイドウオールを形成する薄い絶縁膜中にＡ
ｔ或いはＡＩに含まれる不純物が拡散或いはマイグレー
ション等によって浸入して、ビット線ＢＬとワード線孔
、 、ＷＬ２との間の絶縁が劣化することによる。
て、通常のビット線ＢＬ材料であるアルミニウム（ＡＩ
）を直にドレイン領域りに接続せしめることは行われな
い。これはサイドウオールを形成する薄い絶縁膜中にＡ
ｔ或いはＡＩに含まれる不純物が拡散或いはマイグレー
ション等によって浸入して、ビット線ＢＬとワード線孔
、 、ＷＬ２との間の絶縁が劣化することによる。
そのため一般には、ＡＩや不純物の拡散やマイグレーシ
ョンを阻止するバリア導電層による座蒲団（引出し電極
）を介してビット線ＢＬとドレイン領域りとの接続がな
される。
ョンを阻止するバリア導電層による座蒲団（引出し電極
）を介してビット線ＢＬとドレイン領域りとの接続がな
される。
従来、上記バリア導電層を有する自己整合方式のドレイ
ン・コンタクト部は、第３図（ａ）〜（ｄｉに示す主要
工程のワード線に直角方向の工程断面図を参照して以下
に説明するような方法により製造されていた。
ン・コンタクト部は、第３図（ａ）〜（ｄｉに示す主要
工程のワード線に直角方向の工程断面図を参照して以下
に説明するような方法により製造されていた。
第３図ｔａ）参照
即ち通常行われるように、例えばｐ型のシリコン基板（
ｐ−５ｉ）基板ｌ上に例えば熱酸化法により第１のゲー
ト酸化膜を形成し、次いで化学気相成長（ＣＶＤ）法に
より第１のｎ゛゛多結晶シリコン（ポリＳｉ層）層を形
成し、該第１のポリＳｉ層のパターンニングを行い、次
いで例えば熱酸化により第２のゲート酸化膜を形成し、
次いで第２のｎ゛型ポリＳｉ層を形成し、次いでＣＶＯ
法等により厚い絶縁膜を形成し、次いで一括パターンニ
ングを行づて、ｐ−５ｔ基板ｌ上に、第１のゲート酸化
膜２、第１のｎ゛゛ポリＳｉよりなるフローティングゲ
ート電極３ａ（１’Ｇ、） 、第２のゲート酸化膜４、
第２のｎ゛゛ポリＳｉよりなるコントロールゲート電極
５ａ即ちワード線孔１、厚い絶縁膜６が順次積層された
第１の積層電極と、第１のゲート酸化膜２、第１のｎ゛
゛ポリＳｉよりなるフローティングゲート電極３ｂ（Ｆ
Ｇｚ） 、第２のゲート酸化膜４、第２のｎ゛゛ポリＳ
ｉよりなるコントロールゲート電極５ｂ即ちワード線−
Ｌ２、厚い絶縁膜６が順次積層された第２の積層電極と
を形成する。
ｐ−５ｉ）基板ｌ上に例えば熱酸化法により第１のゲー
ト酸化膜を形成し、次いで化学気相成長（ＣＶＤ）法に
より第１のｎ゛゛多結晶シリコン（ポリＳｉ層）層を形
成し、該第１のポリＳｉ層のパターンニングを行い、次
いで例えば熱酸化により第２のゲート酸化膜を形成し、
次いで第２のｎ゛型ポリＳｉ層を形成し、次いでＣＶＯ
法等により厚い絶縁膜を形成し、次いで一括パターンニ
ングを行づて、ｐ−５ｔ基板ｌ上に、第１のゲート酸化
膜２、第１のｎ゛゛ポリＳｉよりなるフローティングゲ
ート電極３ａ（１’Ｇ、） 、第２のゲート酸化膜４、
第２のｎ゛゛ポリＳｉよりなるコントロールゲート電極
５ａ即ちワード線孔１、厚い絶縁膜６が順次積層された
第１の積層電極と、第１のゲート酸化膜２、第１のｎ゛
゛ポリＳｉよりなるフローティングゲート電極３ｂ（Ｆ
Ｇｚ） 、第２のゲート酸化膜４、第２のｎ゛゛ポリＳ
ｉよりなるコントロールゲート電極５ｂ即ちワード線−
Ｌ２、厚い絶縁膜６が順次積層された第２の積層電極と
を形成する。
そして上記積層電極をマスクにしイオン注入によりｎ゛
型ソース領域Ｓ及びｎ゛型トドレイン領域を形成する。
型ソース領域Ｓ及びｎ゛型トドレイン領域を形成する。
第３図（ｂｌ参照
次いで該基板上にＣＶＤ法で絶縁膜を形成し、異方性ド
ライエツチングにより該絶縁膜を選択エツチングして上
記積層電極の側面に絶縁膜サイドウオール７を形成する
。
ライエツチングにより該絶縁膜を選択エツチングして上
記積層電極の側面に絶縁膜サイドウオール７を形成する
。
第３図（Ｃ１参照
次いで前記バリア導電層となる例えばｎ゛型ポリＳｉ層
を形成し、パターンニングを行ってドレイン領域りに接
するｎ゛゛ポリＳｉ引出し電極（座蒲団）８を形成する
。
を形成し、パターンニングを行ってドレイン領域りに接
するｎ゛゛ポリＳｉ引出し電極（座蒲団）８を形成する
。
第３図（ｄ＋参照
次いでＣＶＯ法で層間絶縁膜９を形成し、該層間絶縁膜
９にコンタクト窓１０を形成し、該層間絶縁膜９上に上
記コンタクト窓１０部においてｎ゛型ポ’ＪＳｉ引出し
電極（座蒲団）８に接するＡＩ配線１１即ちビット線Ｂ
Ｔを形成する方法である。
９にコンタクト窓１０を形成し、該層間絶縁膜９上に上
記コンタクト窓１０部においてｎ゛型ポ’ＪＳｉ引出し
電極（座蒲団）８に接するＡＩ配線１１即ちビット線Ｂ
Ｔを形成する方法である。
しかし上記従来方法は、ドレイン・コンタクト部におい
て、ｎ°型ポリＳｉ引出し電極（座蒲団）８とＡＩ配線
１１即ちビット線ＢＴとの接続が層間絶縁膜９のコンタ
クト窓１０を介してなされるので、該コンタクト窓１０
部の段差によってピント線ＢＴの断線が生じ易く、また
コンタクト窓１ｏ形成のためのフォ１、リソグラフィ工
程が含まれるために、工程が複雑になるという問題があ
った。
て、ｎ°型ポリＳｉ引出し電極（座蒲団）８とＡＩ配線
１１即ちビット線ＢＴとの接続が層間絶縁膜９のコンタ
クト窓１０を介してなされるので、該コンタクト窓１０
部の段差によってピント線ＢＴの断線が生じ易く、また
コンタクト窓１ｏ形成のためのフォ１、リソグラフィ工
程が含まれるために、工程が複雑になるという問題があ
った。
上記問題点は、半導体基板上に並んで延在する下層配線
の間隔部に、該下層配線に自己整合した上層配線の基板
コンタクト部を有する半導体装置の製造方法において、
第１の絶縁膜を下部に有し、且つ上部に第２の絶縁膜を
有する下層配線を半導体基板上に並べて形成し、該下層
配線の側面に第３の絶縁膜よりなるサイドウオールを形
成し、該下層配線を有する基板上に第１の導電体層を形
成し、該第１の導電体層を有する基板上に、該第１の導
電体層を完全に埋め、且つ表面が平坦化された第３の絶
縁膜を形成し、該第３の絶縁膜を、該第１の導電体層に
おける該下層配線の上部領域力く選択的に表出するまで
エッチバンクし、該第３の絶縁膜上に、第２の導電体よ
りなり該第１の導電体層の表出面に接する上層配線を形
成する工程を有する本発明による半導体装置の製造方法
によって解決される。
の間隔部に、該下層配線に自己整合した上層配線の基板
コンタクト部を有する半導体装置の製造方法において、
第１の絶縁膜を下部に有し、且つ上部に第２の絶縁膜を
有する下層配線を半導体基板上に並べて形成し、該下層
配線の側面に第３の絶縁膜よりなるサイドウオールを形
成し、該下層配線を有する基板上に第１の導電体層を形
成し、該第１の導電体層を有する基板上に、該第１の導
電体層を完全に埋め、且つ表面が平坦化された第３の絶
縁膜を形成し、該第３の絶縁膜を、該第１の導電体層に
おける該下層配線の上部領域力く選択的に表出するまで
エッチバンクし、該第３の絶縁膜上に、第２の導電体よ
りなり該第１の導電体層の表出面に接する上層配線を形
成する工程を有する本発明による半導体装置の製造方法
によって解決される。
即ち本発明の方法によれば、例えばＥＰＲＯＭにおいて
、前述した積層電極パターン間の凹部に表出するドレイ
ン領域に接するバリア導電層よりなる引出し電極を、積
層電極パターンの上部にまで延在せしめ、該積層パター
ンのＬ部を除き該引出し電極を有する積層電極パターン
間の四部を肋間絶縁膜で平坦に埋めることによって、積
層電極パターンの上部において該引出−し電極の表出部
とビット線との接続がなされる。
、前述した積層電極パターン間の凹部に表出するドレイ
ン領域に接するバリア導電層よりなる引出し電極を、積
層電極パターンの上部にまで延在せしめ、該積層パター
ンのＬ部を除き該引出し電極を有する積層電極パターン
間の四部を肋間絶縁膜で平坦に埋めることによって、積
層電極パターンの上部において該引出−し電極の表出部
とビット線との接続がなされる。
従って層間絶縁膜にコンタクト窓を形成する必要がない
ので工程が簡略化されると同時に、ビット線形成面も平
坦化されるのでビット線の断線が防止される。
ので工程が簡略化されると同時に、ビット線形成面も平
坦化されるのでビット線の断線が防止される。
以下に本発明の方法を、ＥＰＲＯＭ製造に際しての一実
施例について、第１図（ａ）〜ｆｆｌに示す工程断面図
を参照し具体的に説明する。
施例について、第１図（ａ）〜ｆｆｌに示す工程断面図
を参照し具体的に説明する。
第１図（ａ）参照
先ず従来と同様の方法により、ｐ−５ｉ基板１上に、第
１のゲート酸化膜２、第１のｎ゛゛ポリＳｉよりなるフ
ローティングゲート電極３ａ（ＦＧ＋） 、第２のゲー
ト酸化膜４、第２のｎ゛゛ポリＳｉよりなるコントロー
ルゲート電極５ａ即ちワード線ＷＬ、 、厚い絶縁膜６
が順次積層された第１の積層電極と、第１のゲート酸化
膜２、第１のｎ゛゛ポリＳｉよりなるフローティングゲ
ート電極３ｂ（１７Ｇ、） 、第２のゲート酸化膜４、
第２のｎ°型ポリＳｉよりなるコントロールゲート電極
５ｂ即ちワード線孔２、厚い絶縁膜６が順次積層された
第２の積層電罹とを形成する。
１のゲート酸化膜２、第１のｎ゛゛ポリＳｉよりなるフ
ローティングゲート電極３ａ（ＦＧ＋） 、第２のゲー
ト酸化膜４、第２のｎ゛゛ポリＳｉよりなるコントロー
ルゲート電極５ａ即ちワード線ＷＬ、 、厚い絶縁膜６
が順次積層された第１の積層電極と、第１のゲート酸化
膜２、第１のｎ゛゛ポリＳｉよりなるフローティングゲ
ート電極３ｂ（１７Ｇ、） 、第２のゲート酸化膜４、
第２のｎ°型ポリＳｉよりなるコントロールゲート電極
５ｂ即ちワード線孔２、厚い絶縁膜６が順次積層された
第２の積層電罹とを形成する。
そして、上記積層電極パターンをマスクにし、イオン注
入によりｎ゛型トドレイン領域を形成する。
入によりｎ゛型トドレイン領域を形成する。
ここで厚い絶縁膜６は特許請求の範囲における第２の絶
縁膜に対応する。
縁膜に対応する。
第１図（ｂ）参照
次いで該基板上にＣＶＤ法で例えばＳｉＯ□よりなる絶
縁膜（特許請求の範囲における第３の絶縁膜に対応）１
０７を形成し、異方性ドライエツチングにより該絶縁膜
を選択エツチングして上記積層電極の側面に絶縁膜サイ
ドウオール７を形成する。
縁膜（特許請求の範囲における第３の絶縁膜に対応）１
０７を形成し、異方性ドライエツチングにより該絶縁膜
を選択エツチングして上記積層電極の側面に絶縁膜サイ
ドウオール７を形成する。
なおこの際ソース領域の形成される四部上には上記５ｉ
Ｏｚ絶縁膜１０７を残して置く。
Ｏｚ絶縁膜１０７を残して置く。
ここで上記第３の絶縁膜には５ｉｄＪ４等ＳｉＯ□以外
の絶縁物も用いられる。
の絶縁物も用いられる。
第１図（Ｃ１参照
次いで上記基板上に、前記ＡＩや不純物のハリア導電層
となる例えば厚さ３０００人程度０ｎ゛型ポリＳｉ層を
ＣＶＤ法により形成し通常のフォトリソグラフィ技術に
よりパターンニングして、ビット線の延在配設される場
所にビット線より広い幅に延在しｎ°型ポリＳｉ引出し
電極８を形成する。
となる例えば厚さ３０００人程度０ｎ゛型ポリＳｉ層を
ＣＶＤ法により形成し通常のフォトリソグラフィ技術に
よりパターンニングして、ビット線の延在配設される場
所にビット線より広い幅に延在しｎ°型ポリＳｉ引出し
電極８を形成する。
なお上記バリア導電層にはメタルシリサイド等も用いら
れる。
れる。
第１図（ｄｌ参照
次いでＣＶＤ法で例えば燐珪酸ガラス（ＰＳＧ）よりな
る層間絶縁膜（特許請求の範囲における第４の絶縁膜に
対応）９を充分に厚く （例えば１．５〜２μｍ程度）
形成し、溶融等の方法によりその表面を平坦化する。
る層間絶縁膜（特許請求の範囲における第４の絶縁膜に
対応）９を充分に厚く （例えば１．５〜２μｍ程度）
形成し、溶融等の方法によりその表面を平坦化する。
なお上記層間絶縁膜９には硼珪酸ガラス（ＢＳＧ）、砒
素珪酸ガラス（ＡｓＳＧ）等も用いられる。
素珪酸ガラス（ＡｓＳＧ）等も用いられる。
また平坦化の手段は溶融に限られない。
第１図（ｅ）参照
次いで等方性酸いは異方性のドライエツチング手段ヲ用
いるエッチバック（コントロールエツチング）技術によ
り上記平坦化された眉間絶縁膜９を一様に前記積層電極
パターン上部の上記ｎ・型ポリＳｉ引出し電極８が表出
するまでエツチングする。
いるエッチバック（コントロールエツチング）技術によ
り上記平坦化された眉間絶縁膜９を一様に前記積層電極
パターン上部の上記ｎ・型ポリＳｉ引出し電極８が表出
するまでエツチングする。
第１図（ｆ）参照
次いで従来通りのＡｔ配線の形成方法により、上記層間
絶縁膜９上に上記ｎ゛型ポリＳｉ引出し電極８の表出面
に接する上層のＡｔ配線１１即ちビット線ＢＴを形成す
る。
絶縁膜９上に上記ｎ゛型ポリＳｉ引出し電極８の表出面
に接する上層のＡｔ配線１１即ちビット線ＢＴを形成す
る。
〔発明の効果〕
以上説明のように本発明の方法によれば、例えばＥＰＲ
ＯＭのように半導体基板上に高い段差を有する下層電極
（配線）パターンが並んで配設される構造において、上
記下層電極（配線）パターンの間隔部の基板面から該下
層電極（配線）パターンの側面に自己整合するバリア導
電層を介して上層配線を導出するに際し、層間絶縁膜に
コンタクト窓を形成する必要がないので工程が簡略化さ
れると同時に、ビット線形成面も平坦化されるのでビッ
ト線の断線が防止される。
ＯＭのように半導体基板上に高い段差を有する下層電極
（配線）パターンが並んで配設される構造において、上
記下層電極（配線）パターンの間隔部の基板面から該下
層電極（配線）パターンの側面に自己整合するバリア導
電層を介して上層配線を導出するに際し、層間絶縁膜に
コンタクト窓を形成する必要がないので工程が簡略化さ
れると同時に、ビット線形成面も平坦化されるのでビッ
ト線の断線が防止される。
第１図（ａｌ〜（ｆ）は本発明の方法の一実施例を示す
工程断面図、 第２図はＥＰＲＯＭの模式平面図、 第３図（ａ）〜（ｄ＋は従来方法の工程断面図である。 図において、 ■はｐ−５ｉ基板１ ２は第１のゲート酸化膜、 ３ａ、 ３ｂはフローティングゲート電極、４は第２の
ゲート酸化膜、 ５ａ、５ｂはコントロールゲート電極、６は厚い絶縁膜
、 ７は絶縁膜サイドウオール、 ８はｎ゛型ポリＳｉ引出し電極（座蒲団）、９は眉間絶
縁膜、 １０はコンタクト窓、 １１はＡｔ配線、 Ｆａｘはフィールド絶縁膜、 Ｄはドレイン領域、 Ｓはソース領域、 Ｖｃｃは全ソース領域に連通ずる拡散層配線、ＦＧＩ、
ＦＧ２はフローティングゲート、匈Ｌｌ、ＷＬ２ はワ
ード線、 ＢＬはビット線、 Ｃ−はビット線とドレイン領域との コンタクト部 を示す。
工程断面図、 第２図はＥＰＲＯＭの模式平面図、 第３図（ａ）〜（ｄ＋は従来方法の工程断面図である。 図において、 ■はｐ−５ｉ基板１ ２は第１のゲート酸化膜、 ３ａ、 ３ｂはフローティングゲート電極、４は第２の
ゲート酸化膜、 ５ａ、５ｂはコントロールゲート電極、６は厚い絶縁膜
、 ７は絶縁膜サイドウオール、 ８はｎ゛型ポリＳｉ引出し電極（座蒲団）、９は眉間絶
縁膜、 １０はコンタクト窓、 １１はＡｔ配線、 Ｆａｘはフィールド絶縁膜、 Ｄはドレイン領域、 Ｓはソース領域、 Ｖｃｃは全ソース領域に連通ずる拡散層配線、ＦＧＩ、
ＦＧ２はフローティングゲート、匈Ｌｌ、ＷＬ２ はワ
ード線、 ＢＬはビット線、 Ｃ−はビット線とドレイン領域との コンタクト部 を示す。
Claims (1)
- 【特許請求の範囲】 半導体基板上に並んで延在する下層配線の間隔部に、該
下層配線に自己整合した上層配線の基板コンタクト部を
有する半導体装置の製造方法において、 第１の絶縁膜を下部に有し、且つ上部に第２の絶縁膜を
有する下層配線を半導体基板上に並べて形成し、 該下層配線の側面に第３の絶縁膜よりなるサイドウォー
ルを形成し、 該下層配線を有する基板上に第１の導電体層を形成し、 該第１の導電体層を有する基板上に、該第１の導電体層
を完全に埋め、且つ表面が平坦化された第３の絶縁膜を
形成し、 該第３の絶縁膜を、該第１の導電体層における該下層配
線の上部領域が選択的に表出するまでエッチバックし、 該第３の絶縁膜上に、第２の導電体よりなり該第１の導
電体層の表出面に接する上層配線を形成する工程を有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11643686A JPS62272555A (ja) | 1986-05-20 | 1986-05-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11643686A JPS62272555A (ja) | 1986-05-20 | 1986-05-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62272555A true JPS62272555A (ja) | 1987-11-26 |
Family
ID=14687058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11643686A Pending JPS62272555A (ja) | 1986-05-20 | 1986-05-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62272555A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0718879A1 (en) * | 1994-12-22 | 1996-06-26 | STMicroelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
| EP0738005A2 (en) * | 1995-04-11 | 1996-10-16 | STMicroelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
| US5719071A (en) * | 1995-12-22 | 1998-02-17 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad sturcture in an integrated circuit |
| US5914518A (en) * | 1994-05-31 | 1999-06-22 | Stmicroelectronics, Inc. | Method of forming a metal contact to landing pad structure in an integrated circuit |
| US5945738A (en) * | 1994-05-31 | 1999-08-31 | Stmicroelectronics, Inc. | Dual landing pad structure in an integrated circuit |
-
1986
- 1986-05-20 JP JP11643686A patent/JPS62272555A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945738A (en) * | 1994-05-31 | 1999-08-31 | Stmicroelectronics, Inc. | Dual landing pad structure in an integrated circuit |
| US5956615A (en) * | 1994-05-31 | 1999-09-21 | Stmicroelectronics, Inc. | Method of forming a metal contact to landing pad structure in an integrated circuit |
| US5914518A (en) * | 1994-05-31 | 1999-06-22 | Stmicroelectronics, Inc. | Method of forming a metal contact to landing pad structure in an integrated circuit |
| US5702979A (en) * | 1994-05-31 | 1997-12-30 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
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| US5705427A (en) * | 1994-12-22 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
| EP0718879A1 (en) * | 1994-12-22 | 1996-06-26 | STMicroelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
| US6093963A (en) * | 1994-12-22 | 2000-07-25 | Stmicroelectronics, Inc. | Dual landing pad structure including dielectric pocket |
| USRE36938E (en) * | 1994-12-22 | 2000-10-31 | Stmicroelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
| EP0738005A2 (en) * | 1995-04-11 | 1996-10-16 | STMicroelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
| EP0738005A3 (en) * | 1995-04-11 | 1996-12-04 | Sgs Thomson Microelectronics | Method for producing a contact area in an integrated circuit |
| US5828130A (en) * | 1995-12-22 | 1998-10-27 | Stmicroelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
| US5719071A (en) * | 1995-12-22 | 1998-02-17 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad sturcture in an integrated circuit |
| US6025265A (en) * | 1995-12-22 | 2000-02-15 | Stmicroelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
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