KR920000077B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도는 종래의 반도체장치의 제조방법을 설명하기 위해 도시한 반도체장치의 단면도.
제2도는 제1도에 도시된 반도체장치의 등가회로도.
제3a도 내지 제3c도는 종래의 반도체장치의 제조방법에 따른 제조공정을 도시한 단면도.
제4도는 종래의 반도체장치의 제조방법을 설명하기 위해 도시한 반도체장치의 단면도.
제5a도 내지 제5h도는 본 발명의 제 1 실시예에 따른 반도체장치의 제조방법을 각 공정별로 도시한 단면도.
제6도는 본 발명의 제 2 실시예에 따른 반도체장치의 제조방법을 설명하기 위해 도시한 반도체장치의 단면도.
제7도는 본 발명의 제 3 실시예에 따른 반도체장치의 제조방법을 설명하기 위해 도시한 반도체장치의 단면도.
제8a도 및 제8b도는 본 발명의 제 4 실시예에 따른 반도체장치의 제조공정을 도시한 단면도.
제9a도 및 제9b도는 각각 종래의 방법 및 본 발명에 따른 제조방법에 의해 형성된 배선구조를 도시한 개략적인 평면도이다.
* 도면의 주요부분에 대한 부호의 설명
51 : p형 실리콘기판 52 : 소자분리용 필드산화층
53, 60 : SiO2층 54 : 포토레지스트
55, 56, 65, 66 : n형 불순물영역 57 : 다결정실리콘층
58, 59 : 캐패시터전극 61 : SiO2층
62A~62D : 다결정실리콘워드선 63 : SiO2제 1 절연하층
64, 67, 68 : n형 확산영역 69 : SiO2제 2 절연하층ㅇ
70 : 제 2 부재절연층 71, 71A : 접속구멍
72, 72A : 제 1 도전층 73, 73A : BPSG 평탄층
74 : 비트선 74B : 알루미늄 제 2 도전층
[산업상의 이용분야]
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 고신뢰성을 갖추면서 고집적도로 배선을 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
제1도는 DRAM(Dynamic Random Access Memory)내의 인접한 2개의 메모리셀에 대한 소자구조를 도시한 단면도로, p형 반도체기판(11)상에 캐패시터용의 n형 확산영역(12, 13)과 선택트랜지스터용의 n형 확산영역(14)이 형성되어 있고, 이 n형 확산영역(12, 13)상에는 절연층(15)을 매개하여 다결정실리콘으로 이루어진 캐패시터전극(16, 17)이 형성되어 있으며, 상기 n형 확산영역(12)과 n형 확산영역(14)사이 및, n형 확산영역(13)과 n형 확산영역(14)사이에 위치된 각 반도체기판(11)상에는 다결정실리콘으로 이루어진 워드선(19A, 19B)이 형성되어 있고, 상기 캐패시터전극(16, 17)상에는 다른 메모리셀의 워드선(19C, 19D)이 각각 형성되어 있으며, 이러한 반도체구조를 매립하는 층간절연막(23)이 형성되어 있고, 상기 층간절연막(23)내에는 상기 n형 확산영역(14)의 표면에 이르는 접속구멍(24)이 형성되어 있으며, 상기 접속구멍(24)을 통해서 상기 n형 확산영역에 연결되도록 비트선(25)이 형성되어 있다.
제2도는 제1도에 도시된 바와 같은 구조를 갖는 메모리셀의 등가회로를 도시해 놓은 것으로,각 메모리 셀은 캐패시터(C)와 선택트랜지스터(Q)로 구성되는 바, 각 선택트랜지스터(Q)의 한쪽에 확산영역은 비트선(BL)에 공통접속되고, 그 게이트전극은 각 워드선(WL)에 접속되어 있다.
그런데, 상기와 같이 구성된 메모리셀의 제조공정에 있어서, 접속구멍(24)이 층간절연막(23)을 통해서 형성되기 때문에, 접속구멍(24)을 형성할때 각 워드선(19A, 19B)과 비트선(25)사이가 단락되는 것을 방지하기 위해서는 충분한 치수여유(L)를 유지하는 것이 필요하게 된다. 예컨대, 설계규칙상 접속구멍을 1.0㎛로 형성하고자 할때의 치수여유는 대략 1.0㎛가 필요하게 된다. 따라서, 종래의 제조방법에서는 구조의 극소화(메모리셀의 고집적화)를 도모하기가 어렵다는 문제가 있었다.
이와 같은 문제점을 해결하기 위해 종래에는 상기한 극소화를 제 3 도 a 내지 제 3도c에 도시된 방법에 의해 실현하였다. 즉 이 방법에 있어서는, p형 반도체기판(31)상에 n형 확산영역(32, 33)을 형성한 후에 절연층(34)과 캐패시터전극(35, 36)을 형성하고, 이러한 반도체구조상에 SiO2층과 다결정실리콘층 및 CVD-SiO2층을 순차로 형성한 다음 이방성 에칭[예컨대 반응성 이온에칭법(RIE ; Reactive Ion Etching)]에 의해 게이트산화층(37)과 워드선(38A~38D) 및 CVD-SiO2층(39A~39D)을 각각 형성한다. 이어서, 상기 워드선(38A~38D)을 마스크로 하는 이온주입법에 의해 선택트랜지스터용 n형 확산영역(40)을 형성함과 동시에 n형 확산영역(32, 33)을 형성한다[제 3 도 (a)]. 다음으로, 전표면에 CVD-SiO2층을 퇴적시킨 후에 이것을 워드선(38A~38D)의 측벽에만 남겨지도록 이방성 에칭을 행한다[제3b도]. 계속해서, 전표면에 CVD-SiO2층을 퇴적시킨 후에 워드선(38A, 38B) 사이에 위치된 방금 형성된 CVD-SiO2층부를 에칭하여 n형 확산영역(40)에 이르는 접속구멍(42)을 갖춘 CVD-SiO2층(43)을 형성한 다음, 폴리사이드층(polycide layer)으로 이루어진 비트선(44)을 형성한다[제3c도].
상기와 같은 제조방법에 의하면, 접속구멍(42)이 클 경우에도 워드선(38A~38D)이 CVD-SiO2층(43)에 매립되어 에칭되지 않기 때문에, 충분한 치수여유(L)를 고려할 필요가 없이 소자의 극소화를 향상시킬 수 있게 된다.
그러나, 상기한 바와 같은 방법에 의해 제조된 메모리셀에 있어서는 표면의 단차가 커짐에 따라 표면의 모서리에서 비트선(44)의 단절이 발생하기 쉽다는 문제가 있었다.
따라서, 이러한 문제를 해결하기 위해 제 4 도에 도시된 방법이 고려되었다. 즉, 이 방법에서는 비트선(44)을 형성하기 전에 전표면에 저융점을 갖는 실리게이트ㆍ유리층(silicate glass layer) 예컨대 BPSG층(Boron Phosphorus Silicate Glass layer ; 45)을 퇴적시키고, 어닐링(annealing)하여 표면을 평탄화시킨 후, 접속구멍을 형성하는 방법이 고려되었다.
그러나, 이와 같은 구조에서는 워드선(38A, 38B)의 위쪽에 형성된 BPSG층(45)의 두께(T1)가 n형 확산 영역(40) 위쪽의 BPSG층(45)의 두께(T2)와 다르기 때문에 BPSG층(45)을 에칭하여 비트선용 접속구멍을 형성할때, 워드선(38A, 38B)이 노출되어 비트선과 워드선중 어느 한개와 접속될 우려가 있다.
따라서, 상기한 방법에 있어서는 소자의 극소화를 향상시킬 수 있는 반면에 배선(워드선)의 위쪽이 노출되는 일이 종종 발생하게 된다는 문제가 있다.
[발명의 목적]
이에 본 발명은 상기와 같은 사정을 감안하여 발명된 것으로, 반도체소자의 접속부를 극소화하는데 적합한 반도체장치의 제조방법과, 다른 표면높이(단차)를 갖는 구조의 모서리부에서 배선층이 쉽게 노출되지 않게 하여 신뢰성이 높은 배선층을 형성하는데 적합한 반도체장치의 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은, 도전성 부재를 형성하는 공정을 갖춘 반도체장치의 제조방법에 있어서, 상기 도전성 부재상에 부재절연층을 형성하는 공정과, 상기 부재절연층의 소정부분을 에칭해서 접속구멍을 형성하는 공정, 상기 부재절연층상과 상기 접속구멍내에 제 1 도전층을 형성하는 공정, 감소된 단차를 갖는 표면을 형성하기 위해 상기 부재절연층과 상기 제 1 도전층상에 평탄층을 형성하는 공정, 상기 평탄층을 에칭해서 상기 제 1 도전층의 일부분을 노출시키는 공정 및, 상기 평탄층과 상기 제 1 도전층의 노출된 부분에 제 2 도전층을 형성하는 공정으로 이루어진 것을 특징으로 한다.
[실시예]
이하, 도면을 참조하여 본 발명의 바람직한 실시예를 구성하는 DRAM의 제조공정에 대해 상세히 설명한다.
제5a도 내지 제5h도는 본 발명의 제 1 실시예에 따른 DRAM의 제조공정을 도시해 놓은 것이다.
우선, p형 실리콘기판(51 ; 이하 반도체기판이라 칭함)상에 소자분리용 필드(field)산화층(52)을 형성한 다음, 열산화법에 의해 반도체기판(51)의 표면에 SiO2층(53)을 형성하고, 이 SiO2층(53)상에 이온주입시에 마스크로 사용될 포토레지스트(54)를 형성한다. 그후, 포토레지스트(54)를 마스크로 하여 반도체기판(51)내에 n형 이온, 예컨대 비소(As)를 이온주입해서 n형 불순물영역(55, 56)을 형성한다[제5a도].
다음으로, 상기 포토레지스트(54)를 제거하고, CVD(Chemical Vapor Depositi on)법에 의한 반도체기판(51)상에 다결정실리콘층(57)을 형성한 후, 이 다결정실리콘층(57)과 상기 SiO2층(53)을 패터닝하여 캐패시터전극(58, 59)을 형성한다[제5b도].
계속해서, 열산화법에 의해 각 캐패시터전극(58, 59)과 다결정실리콘층(57)의 표면을 산화시켜 SiO2층(60)을 형성한 후, 반도체기판표면에 형성된 SiO2층부(도시되지 않음)를 제거하여 반도체기판(51)표면의 대응하는 부분(51′)을 노출시킨다[제5c도].
이어서, 열산화법에 의해 반도체기판(51)의 상기 노출된 표면(51′)상에 SiO2층(61)을 형성한다. 이 SiO2층(61)은 후에 형성될 MOS 트랜지스터의 게이트산화층으로 가능하는 것으로, 그 두께는 수백Å정도이다[제5d도].
다음으로, 워드선으로 가능하게 하는 도전성 부재를 형성한 후에 이 워드선상에 부재절연층을 형성하게 되는데, 여기서 부재절연층은 제1 및 제 2 부재절연층으로 이루어지는 것이 바람직하고, 더욱이 제 1 부재절연층은 제1 및 제 2 절연하층으로 이루어지는 것이 바람직하다. 본 실시예에서는 CVD법에 의해 전표면에 다결정실리콘층과 SiO2층을 퇴적시켜서 상기 도전성 부재와 제 1 부재절연층을 형성하고, 이들 층을 포토에칭하여 다결정실리콘워드선(62A~62D)과 SiO2제 1 절연하층(63)을 형성한다. 그후, 워드선(62A~62D)과 다결정실리콘층(57)을 마스크로 사용해서 n형 이온 예컨대 비소(As)를 이온주입하여 선택트랜지스터의 n형 확산영역(64)을 형성함과 더불어 상기 n형 불순물영역(55, 56)과 각각 일체화되게 n형 불순물영역(65, 66)을 형성한다. 그에 따라, n형 불순물영역(55, 65)과 n형 불순물영역(56, 66)은 2개의 캐패시터를 형성하기 위한 n형 확산영역(67, 68)을 함께 구성하게 된다. 이어, CVD법에 의해 전표면 SiO2층을 형성하고, SiO2제 2 절연하층(69)을 형성하기 위해 이방성 에칭법(예컨대 RIE법)에 의해 상기 SiO2층을 각 워드선(62A~62D)의 측벽에만 남겨지도록 제거한다[제5e도].
계속해서, CVD법에 의해 전표면에 SiO2층을 형성하고, 마스크를 사용해서 이 SiO2층을 선택적으로 이방성 에칭함으로써 제 2 부재절연층(70)을 형성한다. 이때, 상기 SiO2제 1 절연하층(63)상에 형성된 제 2 부재절연층(70)의 두께는 RIE법에 의해 에칭된 n형 확산영역(64)상에 형성된 SiO2층의 두께와 같은 것이 바람직하다. 따라서, 접속구멍(71)은 워드선(62A, 62B)사이에 형성되게 된다[제5f도].
이어서, 부재절연층[절연하층(63, 69)과 제 2 부재절연층(70)을 포함한다]과 접속구멍(71)상에 제 1 도전층(72)을 형성하게 되는데, 이 경우 제 1 도전층(72)은 대기압보다 낮은 압력에서 CVD법에 의해 전표면에 두께가 대략 1000Å인 다결정실리콘층을 형성한 후에 상기 접속구멍(71)을 매립하는 형상으로 남겨지도록 상기 다결정실리콘층을 선택적으로 제거함으로써 자기정합적으로 형성되게 된다.
다음으로, 예컨대 BPSG막과 같은 저융점을 갖는 유리로 이루어진 7000Å의 두께를 갖는 평탄층(73)을 형성하게 되는데, 이 BPSG 평탄층(73)은 단차가 감소된 표면이 형성되도록 어닐링함으로써 평탄화되게 된다. 그후, BPSG 평탄층(73)을 에칭(예컨대 습식에칭법이나 RIE법)하여 제 1 도전층(72)의 일부분을 노출시키게 된다. 그에 따라, BPSG 평탄층(73)이 제 1 도전층(72)내에 잔존하게 된다[제5g도].
계속해서, 평탄층(73)과 제 1 도전층(72)의 노출된 부분상에 제 2 도전층을 형성하게 되는데, 본 실시예에 있어서 비트선(74)을 구성하는 제 2 도전층은 다결정실리콘과 내화성 금속층[예컨대 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti)]을 순차 형성한 후에 RIE법으로 에칭함으로써 형성된다. 따라서, 비트선(74)이 실리사이드와 다결정실리콘으로 형성됨과 더불어 제 1 도전층(72)과 접속되게 된다[제5h도].
상기한 바와 같은 반도체장치의 제조방법에 따르면, 캐패시터전극(58, 59)상에 SiO2층(70)과 BPSG 평탄층(73)이 형성되게 되는데, 이때 BPSG 평탄층(73)의 표면이 실질적으로 평탄화되어 있기 때문에 이 BPSG 평탄층(73)의 표면에 형성되는 비트선(74)도 평탄화됨에 따라 약간의 단차만이 존재하게 된다. 그에 따라, 비트선(74)의 단절 또는 노출을 방지할 수 있게 된다.
또, 상기 실시예에서는 접속구멍(71)을 매립하면서 비트선(74)과 접속되도록 형성되는 제 1 도전층(72)이 자기정합적 접속구조로 되어 있기 때문에 소자의 극소화를 향상시킬 수 있게 된다.
또한, 상기 실시예에서는 제 1 도전층(72)의 재료로서 다결정실리콘을 사용해서 반도체기판(51)과, 비트선(74)을 형성하는 제 2 도전층사이를 양각접속(positive contact)시킬 수 있게 된다. 따라서, 다결정실리콘은 양호한 공정피복성(step coverag e)를 갖게 된다. 즉, 층(63 또는 64)으로부터 층(70)까지의 공정을 단절이나 불연속의 발생이 없이 용이하면서도 지속적으로 수행할 수 있게 된다.
더욱이, 비트선(74)을 형성하는 제 2 도전층의 재료로서 알루미늄을 사용함으로써 배선의 저항값을 낮출 수도 있다.
제6도는 본 발명의 제 2 실시예에 따른 반도체장치의 제조방법을 설명하기 위한 DRAM의 단면도로, 상술한 제 1 실시예에서는 제 1 도전층(72)을 형성한 후에 BPS G 평탄층(73)을 형성하고, 이어 어닐링에 의해 BPSG 평탄층(73)을 평탄화시킨 다음에 이 BPSG층의 표면을 에칭하여 제 1 도전층(72)의 일부분을 노출시키도록 하였지만, 이 제 2 실시예에서는 BPSG 평탄층(73A)을 형성한 후에 이를 평탄화시키고, 마스크를 사용하여 BPSG층에 접속구멍(71A)을 형성한 다음에 구조의 표면상에 비트선(74A)을 형성하도록 되어 있다.
그리고, 제7도는 본 발명의 제 3 실시예에 따른 반도체장치의 제조방법을 설명하기 위한 DRAM의 단면도로, 본 실시예의 제조공정은 제5a도 내지 제5f도에 도시된 공정까지는 제 1 실시예와 동일하고, 그 다음에 전표면에 다결정실리콘 제 1 도전층(72A)을 형성한 후, 전표면에 저융점을 갖는 실리사이드유리(예컨대 BPSG)로 된 평탄층(73B)을 7000Å정도로 형성한 다음 어닐링하여 BPSG 평탄층(73B)을 평탄화시킨다. 이어서, BPSG 평탄층(73B)을 제 1 도전층(72A)의 오목한 곳에만 잔존시키고, 이 오목한 곳 이외에는 상기 BPSG층의 표면을 에칭함으로써 제 1 도전층(72A)이 노출되도록 한 다음 전표면에 알루미늄 제 2 도전층(74B)을 형성한다. 계속해서, 제 1 도전층(72A)과 BPSG 평탄층(73B) 및 제 2 도전층(74B)을 패너팅하여 비트선을 형성한다.
상기한 제 3 실시예에 따른 반도체장치의 제조방법에 의하면, BPSG 평탄층(73B)이 접속구멍은 물론 추가로 제 1 도전층(72A)의 오목한 곳에 잔존하게 되므로, 제 2 도전층(74B)의 아랫쪽면의 전체적 편탄화가 향상되게 된다. 그에 따라, 제 2 도전층(74B)이 노출되는 것을 방지할 수 있게 된다. 더욱이, 비트선이 필수적으로 다결정실리콘 제 1 도전층(72A)와 알루미늄 제 2 도전층(74B)으로 구성되게 되므로, 비록 상기 층(72A, 74B)중 어느 한층이 노출되더라도 비트선은 전기적으로 노출되지 않게 된다. 그에 따라, 본 발명에 따른 반도체장치의 신뢰성을 향상시킬 수 있게 된다.
제8a도와 제8b도는 본 발명의 제 4 실시예를 도시해 놓은 것으로, 본 실시예의 제조공정은 제5a도 내지 제5e도의 제조공정까지는 제 1 실시예와 동일하다. 그후, CVD법에 의해 전표면에 SiO2층을 형성하고, 이어 BPSG층을 형성한 후에 이 BPSG층과 SiO2층내에 접속구멍(71B)을 형성한다. 다음으로, 다결정실리콘 제 1 도전층(72B)을 형성한 후에 BPSG 평탄층(73C)을 어닐링하여 평탄화시킨 다음 비트선(74C)를 형성하게 된다.
상술한 제 4 실시예에 따른 반도체장치의 제조방법에 의하면, 어닐링에 의해 BPSG층을 평탄화시킨 후에 접속구멍(71B)내의 반도체기판표면을 다결정 실리콘층(72B)으로 매립하게 되므로, BPSG층에서 생성된 붕소(B)나 인(P)이 반도체기판(51)으로 확산되는 것을 방지할 수 있게 된다.
제9a도는 종래 기술에 따른 배선프린지(fringe)를 갖는 접속구멍상의 배선패턴을 도시해 놓은 것이고, 제9b도는 본 발명에 따른 배선프린지를 갖지 않는 접속구멍상의 배선패턴을 도시해 놓은 것이다.
일반적으로, 반도체장치의 배선층을 형성하는데 사용되는 마스크에는 종종 패턴캡(pattern gap)이 발생하게 되는데, 이는 배선층의 저항을 증가시키게 된다. 따라서, 이러한 저항증가를 방지하기 위해 종래의 기술에 의해 형성된 반도체장치는 종종 제 9 a도에 도시된 바와 같은 배선프린지(91)를 갖추게 되는데, 이는 반도체장치의 극소화를 어느 정도 제한하게 한다.
그러나, 본 발명에 의해 제조된 반도체장치에 있어서는 접속구멍상의 비트선밑에 있는 층의 표면이 평탄화되어 있기 때문에, 배선층마스크에 패턴캡이 있을 경우에도 배선층저항의 증가는 발생하지 않게 된다. 따라서, 제9b도에 도시된 바와 같이 배선패턴을 배선프린지가 없이 일직선으로 할 수 있게 되므로, 배선의 극소화를 향상시킬 수 있게 된다.
또, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 여러가지로 변형실시할 수 있다.
예컨대, 제 1 도전층의 재료는 다결정실리콘대신에 실리콘계통의 재료(예컨대 결정실리콘과 비결정실리콘)를 사용해도 된다.
또한, 평탄층의 재료는 BPSG 대신에 PSG(Phosphorus Silicate Glass)나 BSG(Boron Silicate Glss)를 사용해도 된다. 더욱이, 제조공정의 초기에는 액체상태의 SOG(Spin On Glass)를 사용해도 된다. 즉, 여기서 본 발명에 SOG를 사용할 경우에는 액체상태의 SOG를 스핀코트(spincoat)법에 의해 반도체기판상에 피복하게 되는데, 이 SOG는 100℃~-500℃의 온도에서 용매부분이 증발되어 고체상태로 되게 되므로, 액체 상태의 SOG를 반도체기판상에 피복하게 되면 접속구멍 및 표면의 단차가 이 SOG층에 의해 피복되게 된다.
또, 제 1 도전층의 재료로 다결정실리콘대신에 알루미늄을 사용해도 되는데, 본 발명에서 제 1 도전층의 재료로서 알루미늄을 사용할 경우에는 평탄층의 재료로서 BPSG 대신에 상기 SOG를 사용해야 하고, 그 층의 평탄화는 어닐링을 행함으로써 가능하게 된다.
또한, 다결정실리콘층상에 이온주입을 행함으로써 워드선의 저항값을 감소시킬 수 있게 된다.
더욱이, 비트선으로 사용되는 제 2 도전층의 재료는 실리사이드 대신에 내화성 금속실리사이드(예컨대 MoSi2, TiSi2, WSi)나 내화성 금속(예컨대 Mo, Ti, W) 또는 폴리사이드를 사용해도 된다.
[발명의 효과]
상술한 바와 같이 본 발명에 따르면, 반도체장치의 신뢰성 및 고집적화의 향상을 실현할 수 있게 된다.

Claims (10)

  1. 도전성 부재(62A~62D)를 형성하는 공정을 갖춘 반도체장치의 제조방법에 있어서, 상기 도전성 부재(62A~62D)상에 부재절연층(63, 69, 70)을 형성하는 공정과, 상기 부재절연층(63, 69, 70)의 소정부분을 에칭해서 접속구멍(71)을 형성하는 공정, 상기 부재절연층(63, 69, 70)상과 상기 접속구멍(71)내에 제 1 도전층(72)을 형성하는 공정, 감소된 단차를 갖는 표면을 형성하기 위해 상기 부재절연층(63, 69, 70)과 상기 제 1 도전층(72)상에 평탄층(73)을 형성하는 공정, 상기 평탄층(73)을 에칭해서 상기 제 1 도전층(72)의 일부분을 노출시키는 공정 및, 상기 평탄층(73)과 상기 제 1 도전층(72)의 노출된 부분에 제 2 도전층(74)을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 부재절연층을 형성하는 공정이 제 1 부재절연층(63, 69)과 제 2 부재절연층(70)을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 제 2 도전층(74)이 MoSi2와 TiSi2및 WSi로 구성된 그룹중에서 선택된 내화성 금속실리사이드로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 제 2 도전층(74)이 알루미늄으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 평탄층(73)이 붕소와 인으로 구성된 그룹중에서 선택된 물질을 포함하는 실리케이트ㆍ유리로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 실리게이트ㆍ유리가 BPSG와 PSG 및 BSG로 구성된 그룹중에서 선택된 물질로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 평탄층(73)을 형성하는 공정이 스핀코트법에 의해 실리게이트ㆍ유리의 평탄층을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 평탄층(73)을 형성하는 공정이 접속구멍내에 평탄층을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제1항에 있어서, 상기 도전성 부재가 워드선(62A~62D)으로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제1항에 있어서, 상기 제 2 도전층(74)이 Mo와 Ti 및 W로 구성된 그룹중에서 선택된 내화성 금속으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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