JPS62136856A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62136856A JPS62136856A JP27814685A JP27814685A JPS62136856A JP S62136856 A JPS62136856 A JP S62136856A JP 27814685 A JP27814685 A JP 27814685A JP 27814685 A JP27814685 A JP 27814685A JP S62136856 A JPS62136856 A JP S62136856A
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- conductive layer
- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
表面の拡散層と接続する配線層の形成に改良を施したも
のである。
表面の拡散層と接続する配線層の形成に改良を施したも
のである。
従来、半導体装置は例えば第２図（ａ）〜（ｄｌ Ｋ示
す如く製造される。
す如く製造される。
まず、例えばＰ型の半導体基板１０表面にフィールド酸
化膜２を形成する（第２図（ａｔ図示）。
化膜２を形成する（第２図（ａｔ図示）。
つづいて、このフィールド酸化膜２で凹まれた島領域に
ｎ型不純物を導入してＮ＋型の拡散層３を形成する（第
２図（ｂ１図示）。次いで、全面に厚い絶縁膜４を形成
した後、前記拡散層３に対応する絶縁膜４にコンタクト
ホール５を形成した（第２図（Ｃ１図示）。こζで、Ｌ
、はコンタクトホール５の端からフィールド酸化膜６の
瑞までの距離でちゃ、コンタクトホール５の端が拡散層
３の内側に位置する場合をり、＞０とする。更に、全面
にＡ７を蒸着した後、フォトリソグラフィ技術を用いて
へ！配線６を形成し、半導体装置を製造した（第２図（
ｄｉ図示）。ここで、Ｌ、はＡＪＡ配線層６の端からコ
ンタクトホール５の端までの距離であり、コンタクトホ
ール５の端がへ！配線／！＃６の端の内側に位置する場
合をり、）０とする。
ｎ型不純物を導入してＮ＋型の拡散層３を形成する（第
２図（ｂ１図示）。次いで、全面に厚い絶縁膜４を形成
した後、前記拡散層３に対応する絶縁膜４にコンタクト
ホール５を形成した（第２図（Ｃ１図示）。こζで、Ｌ
、はコンタクトホール５の端からフィールド酸化膜６の
瑞までの距離でちゃ、コンタクトホール５の端が拡散層
３の内側に位置する場合をり、＞０とする。更に、全面
にＡ７を蒸着した後、フォトリソグラフィ技術を用いて
へ！配線６を形成し、半導体装置を製造した（第２図（
ｄｉ図示）。ここで、Ｌ、はＡＪＡ配線層６の端からコ
ンタクトホール５の端までの距離であり、コンタクトホ
ール５の端がへ！配線／！＃６の端の内側に位置する場
合をり、）０とする。
ところで、第２図（ｄｉの半導体装置において、コンタ
クトホール５の径は拡散層３よシ狭く、かつＡ！配線６
はコンタクトホール５の径よシ大きく形成されている。
クトホール５の径は拡散層３よシ狭く、かつＡ！配線６
はコンタクトホール５の径よシ大きく形成されている。
この理由は、前者については、Ｌｌく０のときコンタク
トホール５が拡散層３から外れて形成されて基板１と接
触し、拡散層３と基板１とが同電位になるためである。
トホール５が拡散層３から外れて形成されて基板１と接
触し、拡散層３と基板１とが同電位になるためである。
また、後者については、Ｌ、＜ＯのときＡＡをエツチン
グオーバすると、ＡＪとＳｉがほぼ同一のエツチング速
度であるため拡散層３の一部がエツチングされ、コンタ
クトホール５でのＡ７−８ｉアロイ化による拡散層３％
基板１間のショートが起るからである。しかしながら、
Ｌ、＞Ｏが前提になると、コンタクトホール５が小さく
ならざるを得ないか、、又は拡散層３を大きくせざるを
得ない。ここで、前者はコンタクトホール５の形成を困
難にしたり、ＡＡ配線６のカバレッジを劣化させたりす
る。また、後者は高集積化の妨げとなる。一方、Ｌり０
が前提になると、例えばコンタクトホールを小さくする
か、あるいはＡＩ配線６を太くするしかない。ここで、
コンタクトホール５の縮少化は前述した通りであシ、人
！配線６を太くすることは高集積化の妨げとなる。
グオーバすると、ＡＪとＳｉがほぼ同一のエツチング速
度であるため拡散層３の一部がエツチングされ、コンタ
クトホール５でのＡ７−８ｉアロイ化による拡散層３％
基板１間のショートが起るからである。しかしながら、
Ｌ、＞Ｏが前提になると、コンタクトホール５が小さく
ならざるを得ないか、、又は拡散層３を大きくせざるを
得ない。ここで、前者はコンタクトホール５の形成を困
難にしたり、ＡＡ配線６のカバレッジを劣化させたりす
る。また、後者は高集積化の妨げとなる。一方、Ｌり０
が前提になると、例えばコンタクトホールを小さくする
か、あるいはＡＩ配線６を太くするしかない。ここで、
コンタクトホール５の縮少化は前述した通りであシ、人
！配線６を太くすることは高集積化の妨げとなる。
また、ＡＪ配線６は、アスペクト比（コンタクトホール
の高さと幅の比）が大きいコンタクトホール５ではカバ
レッジが極めて悪くなり、断切れ中電流密度の増大を招
いたり、エレクトロマイグレーションが起こり易い等信
頼性上の問題が大きい。
の高さと幅の比）が大きいコンタクトホール５ではカバ
レッジが極めて悪くなり、断切れ中電流密度の増大を招
いたり、エレクトロマイグレーションが起こり易い等信
頼性上の問題が大きい。
本発明は上記事情に鑑みてなされたもので。
配線層の断切れ等を招くことなく高集積で高信頼性の半
導体装置の製造方法を提供することを目的とする。
導体装置の製造方法を提供することを目的とする。
本発明は、半導体基板の表面に拡散層を形成する工程と
、前記基板上ＩＩＣ前記拡散層と接続する非単結晶シリ
コンからなる第１の導電層を形成する工程と、この第１
の導電層を含む前記基板上に絶縁膜を形成する工程と、
前記第１の導電層上の絶縁膜にコンタクトホールを該第
１の導電層の端から外れないように形成する工程と、前
記コンタクトホール内に非単結晶シリコンからなる厚い
第２の導電層及び高融点金属からなる第３の導電層を積
層して充填させる工程と、前記絶縁膜上に前記第２の導
電層又は第３の導電層に接続する配線層を形成する工程
とを具備し、集積匿及び信頼性の向上を図ったものであ
る。即ち、本発明はｊ４ｉ＋述したり、＜Ｏ、ｂ、＜。
、前記基板上ＩＩＣ前記拡散層と接続する非単結晶シリ
コンからなる第１の導電層を形成する工程と、この第１
の導電層を含む前記基板上に絶縁膜を形成する工程と、
前記第１の導電層上の絶縁膜にコンタクトホールを該第
１の導電層の端から外れないように形成する工程と、前
記コンタクトホール内に非単結晶シリコンからなる厚い
第２の導電層及び高融点金属からなる第３の導電層を積
層して充填させる工程と、前記絶縁膜上に前記第２の導
電層又は第３の導電層に接続する配線層を形成する工程
とを具備し、集積匿及び信頼性の向上を図ったものであ
る。即ち、本発明はｊ４ｉ＋述したり、＜Ｏ、ｂ、＜。
の状態でも不具合を生じないメタライゼーション・シス
テムを提供するもので、Ｌ、＜Ｏについては拡散層と接
続する第１の導を層を拡散層よシ延在させることによシ
解消する。又、Ｌ。
テムを提供するもので、Ｌ、＜Ｏについては拡散層と接
続する第１の導を層を拡散層よシ延在させることによシ
解消する。又、Ｌ。
くＯについては、配線層とエツチング速度に差のある第
２又は第３の導ｔＰをコンタクトホール内の上層部に設
けること等により解消する。
２又は第３の導ｔＰをコンタクトホール内の上層部に設
けること等により解消する。
以下、本発明の実施例を図を参照して説明する。
実施例１
第１図（ａｌ〜（ｆｌを参照する。
〔１］ まず、Ｐ型のシリコン基板１）の表面に厚さ
４０００Ａのフィールド酸化膜１２を形成した後、この
フィールド酸化膜１２で囲まれた島蝕域に例えば厚さ２
００Ａの薄い酸化膜１３を形成した（第１図（ａ１図示
）。次いで、フォトリソグラフィ法によシカ］記酸化膜
１３の少なくとも一部を除去し、島賄域を露出させた。
４０００Ａのフィールド酸化膜１２を形成した後、この
フィールド酸化膜１２で囲まれた島蝕域に例えば厚さ２
００Ａの薄い酸化膜１３を形成した（第１図（ａ１図示
）。次いで、フォトリソグラフィ法によシカ］記酸化膜
１３の少なくとも一部を除去し、島賄域を露出させた。
更に、全面に４／ＩＪえば厚さ４０００Ａの多結晶 。
シリコン層を堆稙した後、これにＰＯＣＡ３ｔｌ”用い
てリン拡散を行ない多結晶シリコン層の比抵抗を下げた
。このとき、多結晶シリコン層からこれと接触する島領
域へリン拡散が起ｖ 、Ｎ＋型の拡散層１４が形成され
た。しかる後、ｐ配多結晶シリコン層を、フォトリング
ラフィ法によりその端部が１配拡散層１４の端部から十
分大きくなるようにパターニングし、多結晶シリコンか
らなる第１の導電層１５を形成した（第１図（ｂ１図示
）。この後、全面に例えば厚さ６０００Ａの厚い酸化Ｉ
ｌｌ！７１５を形成し、前記第１の導を層１５上の酸化
膜１６１−選択的に除去してコンタクトホール１７を形
成した（第１図（Ｃ）図示）。この際、コンタクトホー
ル１７は同図（ｃｌに示す如く拡散層１４からずれて形
成されてもよい。但し、コンタクトホール１７は第１の
導′ｉｔ＠１５から外れてはいない。これは、第１の導
電層１５が酸化膜１６をエツチングする時のストッパに
なるからである。従って、ＬｌくＯが実現した。
てリン拡散を行ない多結晶シリコン層の比抵抗を下げた
。このとき、多結晶シリコン層からこれと接触する島領
域へリン拡散が起ｖ 、Ｎ＋型の拡散層１４が形成され
た。しかる後、ｐ配多結晶シリコン層を、フォトリング
ラフィ法によりその端部が１配拡散層１４の端部から十
分大きくなるようにパターニングし、多結晶シリコンか
らなる第１の導電層１５を形成した（第１図（ｂ１図示
）。この後、全面に例えば厚さ６０００Ａの厚い酸化Ｉ
ｌｌ！７１５を形成し、前記第１の導を層１５上の酸化
膜１６１−選択的に除去してコンタクトホール１７を形
成した（第１図（Ｃ）図示）。この際、コンタクトホー
ル１７は同図（ｃｌに示す如く拡散層１４からずれて形
成されてもよい。但し、コンタクトホール１７は第１の
導′ｉｔ＠１５から外れてはいない。これは、第１の導
電層１５が酸化膜１６をエツチングする時のストッパに
なるからである。従って、ＬｌくＯが実現した。
［２］ 次に、前記コンタクトホール１７に、例えば
多結晶シリコンからなる第２の導電層１８を選択工“ビ
技術によシ堆積した（第１図（ｄ１図示）。
多結晶シリコンからなる第２の導電層１８を選択工“ビ
技術によシ堆積した（第１図（ｄ１図示）。
ここで、選択エビ技術であれば、厚さ５５００Ａまで堆
積されることが容易である。つづいて上記第２の導電層
１８上に、例えばタングステンからなる第３の導電層１
９を選択ＣＶＤ法により形成した（第１図（ｅ１図示）
。ここで、前記コンタクトホール１７内は、第２の導電
層１８及び第３の導電層１９で満たされる。次いで、全
面に例えばＡＡ等を蒸着した後、パターニングして前記
第３の導電層１９に接続する配線層２０を形成し、半導
体装置を製造した（第１図（ｆ）図示）。この際、第３
の導電＄１９が配線層２０を形成する際のストッパの働
きをするため、配線層２０の端は同図げ）に示す如くコ
ンタクトホール１７の端から外れてでもよい。従って、
Ｌ、く０が実現する。また、第２の配１ｊ４１８と第３
の配線１９の厚さが厚く、コーンタクトホール１６の高
さに近いため、アスペクト比の小さいコンタクトホール
１６が実現する。
積されることが容易である。つづいて上記第２の導電層
１８上に、例えばタングステンからなる第３の導電層１
９を選択ＣＶＤ法により形成した（第１図（ｅ１図示）
。ここで、前記コンタクトホール１７内は、第２の導電
層１８及び第３の導電層１９で満たされる。次いで、全
面に例えばＡＡ等を蒸着した後、パターニングして前記
第３の導電層１９に接続する配線層２０を形成し、半導
体装置を製造した（第１図（ｆ）図示）。この際、第３
の導電＄１９が配線層２０を形成する際のストッパの働
きをするため、配線層２０の端は同図げ）に示す如くコ
ンタクトホール１７の端から外れてでもよい。従って、
Ｌ、く０が実現する。また、第２の配１ｊ４１８と第３
の配線１９の厚さが厚く、コーンタクトホール１６の高
さに近いため、アスペクト比の小さいコンタクトホール
１６が実現する。
実施例１によれば、以下に示す効果を有する。
■ 拡散層１４上に第１の導電層１５をフィールド酸化
膜１２上に延在するように形成し、かつコンタクトホー
ル１７を前記第１の導電層１５上に位置するように形成
するため、コンタクトホール１７と拡散層１４のラウン
ド余裕を全く必要としない。
膜１２上に延在するように形成し、かつコンタクトホー
ル１７を前記第１の導電層１５上に位置するように形成
するため、コンタクトホール１７と拡散層１４のラウン
ド余裕を全く必要としない。
■ コンタクトホール１７内に第２の導電層１８及び第
３の導電層１８を満した状態で配線層２０を形成するた
め、この配線層２０とコンタクトホール１７のラウンド
余裕を全く必要としない。
３の導電層１８を満した状態で配線層２０を形成するた
め、この配線層２０とコンタクトホール１７のラウンド
余裕を全く必要としない。
■ 第２の導電Ｍ１８を選択エビ技術により形成し、か
つ第３の導ＩＩＬ層１９を選択ＣＶＤ法により形成する
ため、これらの導電層１８゜１９の積層をコンタクトホ
ール１７の裏さ近くまで形成できる。従って、アスペク
ト比の小さいコンタクトホール１７を実現できる。従っ
て。
つ第３の導ＩＩＬ層１９を選択ＣＶＤ法により形成する
ため、これらの導電層１８゜１９の積層をコンタクトホ
ール１７の裏さ近くまで形成できる。従って、アスペク
ト比の小さいコンタクトホール１７を実現できる。従っ
て。
配線層２０のカバレッジが良好となり、断線、電流密度
の増大、エレクトロマイグレーションを抑制して信頼性
を向上できる。
の増大、エレクトロマイグレーションを抑制して信頼性
を向上できる。
■ 上記■と同様の理由によシ、拡散層１４を小さく形
成できるとともに、従来のように配線層２０を太くする
必要もなく高集積化を図ることができる。
成できるとともに、従来のように配線層２０を太くする
必要もなく高集積化を図ることができる。
■ コンタクトホール１２の周辺部分を平担化でき、多
層配線の場合、配線層２０を歩留シよく形成できる。
層配線の場合、配線層２０を歩留シよく形成できる。
■ 配線層２０がＷ接拡散層２０と接することがなく、
へ！スパイクを回避できる。
へ！スパイクを回避できる。
■ 上記■で拡散層１４を小さく形成できることにより
、接合容量を少なくして高速化が可能になる。
、接合容量を少なくして高速化が可能になる。
実施例２
第３図（ａｌ〜げ）を参照する。
〔１〕 まず、Ｐ型のシリコン基板１ノの表面に厚さ
４０００Ａのフィールド酸化膜１２を形成した後、この
フィールド酸化膜１２で囲まれた島領域に厚さ２００Ａ
の薄い酸化膜を形成した。
４０００Ａのフィールド酸化膜１２を形成した後、この
フィールド酸化膜１２で囲まれた島領域に厚さ２００Ａ
の薄い酸化膜を形成した。
つづいて、全回に鳳、さ４０００Ａの多結晶シリコン層
を堆積した後、これをパターニングして多結晶シリコン
パターン２ノを形成した。次いで、このパターン２ノを
マスクとして前記薄い酸化膜を除去した。しかる後、前
記フィールド酸化膜１２及びパターン２１をマスクとし
て前記島頭域にｎ型不純物を導入し、Ｎ＋型の拡散層１
４を形成した（第３図（ａ１図示）。更に、全面に厚さ
３０００Ａの絶縁膜２２を堆積した後、距１記拡散層１
４上の絶縁膜２２を開口した。この後、実施例１と同様
、第１の導電層１２を形成した（第３図（ｂ１図示）。
を堆積した後、これをパターニングして多結晶シリコン
パターン２ノを形成した。次いで、このパターン２ノを
マスクとして前記薄い酸化膜を除去した。しかる後、前
記フィールド酸化膜１２及びパターン２１をマスクとし
て前記島頭域にｎ型不純物を導入し、Ｎ＋型の拡散層１
４を形成した（第３図（ａ１図示）。更に、全面に厚さ
３０００Ａの絶縁膜２２を堆積した後、距１記拡散層１
４上の絶縁膜２２を開口した。この後、実施例１と同様
、第１の導電層１２を形成した（第３図（ｂ１図示）。
以下、実施例１と同様な１稈、即ち第３図（Ｃ１〜げ）
を経て半導体装置を製造した。
を経て半導体装置を製造した。
なお、上記実施例では、第１．第２の導電層の材料とし
て多結晶シリコンを用いたが、これに限らず、例えば非
晶質シリコンでもよい。また、第３の導電層としては、
タングステンの他、モリブデン等の高融点金属を用いて
もよい。
て多結晶シリコンを用いたが、これに限らず、例えば非
晶質シリコンでもよい。また、第３の導電層としては、
タングステンの他、モリブデン等の高融点金属を用いて
もよい。
上記実施例では、コンタクトホール内で第２の導電層を
下層に第３の導電層を上層に形成したが、逆に形成して
もよい。
下層に第３の導電層を上層に形成したが、逆に形成して
もよい。
以上詳述した如く本発明によれば、配線層の断切れ等を
招くことなく裏集積で亮信頼性の半導体装置の製造方法
を提供できる。
招くことなく裏集積で亮信頼性の半導体装置の製造方法
を提供できる。
第１図（ａｌ〜（ｆｌは本発明の実施例１に係る半導体
装置の製造方法を工程順に示す断面図、第２図（ａｌ〜
（ｄｌは従来の半導体装置の製造方法を工程順に示す断
面図、第３図（ａｌ〜（ｆｌは本発明の実施例２に係る
半導体装置の製造方法を工程順に示す断面図である。 １）・・・Ｐ型のシリコン基板、１２・・・フィールド
酸化膜、１４・・・Ｎ 型の拡散層、１５ 、１８゜１
９・・・導１層、１６・・・酸化膜、１）・・・コンタ
クトホール、２０・・・配線層、２１・・・多結晶シリ
コンパターン。 出願人代理人 弁理士 鈴 江 武 彦句
、Ω Ｕ−
１ｔ −１ｔ
Ｎ、−（
Ｍ
装置の製造方法を工程順に示す断面図、第２図（ａｌ〜
（ｄｌは従来の半導体装置の製造方法を工程順に示す断
面図、第３図（ａｌ〜（ｆｌは本発明の実施例２に係る
半導体装置の製造方法を工程順に示す断面図である。 １）・・・Ｐ型のシリコン基板、１２・・・フィールド
酸化膜、１４・・・Ｎ 型の拡散層、１５ 、１８゜１
９・・・導１層、１６・・・酸化膜、１）・・・コンタ
クトホール、２０・・・配線層、２１・・・多結晶シリ
コンパターン。 出願人代理人 弁理士 鈴 江 武 彦句
、Ω Ｕ−
１ｔ −１ｔ
Ｎ、−（
Ｍ
Claims (2)
- （１）半導体基板の表面に拡散層を形成する工程と、前
記基板上に前記拡散層と接続する非単結晶シリコンから
なる第１の導電層を形成する工程と、この第１の導電層
を含む前記基板上に絶縁膜を形成する工程と、前記第１
の導電層上の絶縁膜にコンタクトホールを該第１の導電
層の端から外れないように形成する工程と、前記コンタ
クトホール内に非単結晶シリコンからなる厚い第２の導
電層及び高融点金属からなる第３の導電層を積層して充
填させる工程と、前記絶縁膜上に前記第２の導電層又は
第３の導電層に接続する配線層を形成する工程とを具備
することを特徴とする半導体装置の製造方法。 - （２）第１、第２の導電層の材料が夫々多結晶シリコン
からなり、かつ第３の導電層の材料が多結晶シリコンか
らなることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27814685A JPS62136856A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27814685A JPS62136856A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62136856A true JPS62136856A (ja) | 1987-06-19 |
Family
ID=17593228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27814685A Pending JPS62136856A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62136856A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5702979A (en) * | 1994-05-31 | 1997-12-30 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
| US5719071A (en) * | 1995-12-22 | 1998-02-17 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad sturcture in an integrated circuit |
| US5909636A (en) * | 1994-12-22 | 1999-06-01 | Stmicroelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
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| US6093963A (en) * | 1994-12-22 | 2000-07-25 | Stmicroelectronics, Inc. | Dual landing pad structure including dielectric pocket |
-
1985
- 1985-12-11 JP JP27814685A patent/JPS62136856A/ja active Pending
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