JPS61156885A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61156885A JPS61156885A JP27636384A JP27636384A JPS61156885A JP S61156885 A JPS61156885 A JP S61156885A JP 27636384 A JP27636384 A JP 27636384A JP 27636384 A JP27636384 A JP 27636384A JP S61156885 A JPS61156885 A JP S61156885A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は３次元集積回路等に能動素子として利用される
多結晶絶縁ゲート電界効果トランジスタの構造および製
造方法に関するものである。
多結晶絶縁ゲート電界効果トランジスタの構造および製
造方法に関するものである。
集積回路は通常、単結晶半導体基板の表面に各種の素子
を２次元的に配置して形成されるが、近年、より高密度
の集積を実現する方法として３次元配置が考えられてい
る。その場合、第２層目以上の素子形成層は多結晶シリ
コン（以下、ポリＳｉ）層或いはアモルファスシリコン
層を単結晶化したものを利用することが考えられている
が、ポリＳｉのままでトランジスタ等の素子を形成する
ことが出来れば、工程数が減少するばかりでなく、単結
晶化のための熱処理による既成素子の損傷も避けられる
といった利点が生ずる。
を２次元的に配置して形成されるが、近年、より高密度
の集積を実現する方法として３次元配置が考えられてい
る。その場合、第２層目以上の素子形成層は多結晶シリ
コン（以下、ポリＳｉ）層或いはアモルファスシリコン
層を単結晶化したものを利用することが考えられている
が、ポリＳｉのままでトランジスタ等の素子を形成する
ことが出来れば、工程数が減少するばかりでなく、単結
晶化のための熱処理による既成素子の損傷も避けられる
といった利点が生ずる。
ポリＳｉ層に形成した場合に実用可能な特性を得る見込
のある能動素子としては、絶縁ゲート電界効果トランジ
スタが殆ど唯一のものであるが、斯種素子にも良好なゲ
ート絶縁膜の形成や、ソース、ドレイン間のリーク抑止
等、解決すべき問題が多く残されている。なお、以下の
本明細書ではポリＳｉ層に形成した絶縁ゲート電界効果
トランジスタをポリＳｉトランジスタと称する。
のある能動素子としては、絶縁ゲート電界効果トランジ
スタが殆ど唯一のものであるが、斯種素子にも良好なゲ
ート絶縁膜の形成や、ソース、ドレイン間のリーク抑止
等、解決すべき問題が多く残されている。なお、以下の
本明細書ではポリＳｉ層に形成した絶縁ゲート電界効果
トランジスタをポリＳｉトランジスタと称する。
従来提案されているポリＳｉ）ランジスタの構造は、通
常のＭＯＳ）ランジスタの単結晶シリコン領域をポリＳ
ｔで代替したものである。従ってその形成に於いては、
ゲート絶縁膜はポリＳｉ層の表面を熱酸化して形成し、
ソース／ドレイン領域は反対導電型の不純物を拡散して
形成することが行われる。
常のＭＯＳ）ランジスタの単結晶シリコン領域をポリＳ
ｔで代替したものである。従ってその形成に於いては、
ゲート絶縁膜はポリＳｉ層の表面を熱酸化して形成し、
ソース／ドレイン領域は反対導電型の不純物を拡散して
形成することが行われる。
ポリＳｉを熱酸化して得たＳｔｏｗ皮膜は、単結晶シリ
コンを熱酸化したものと異なってリークが多く、ゲート
絶縁膜の通常の膜厚である数百人程度の厚みでは絶縁耐
圧が低くて実用に耐えるものにはならない。
コンを熱酸化したものと異なってリークが多く、ゲート
絶縁膜の通常の膜厚である数百人程度の厚みでは絶縁耐
圧が低くて実用に耐えるものにはならない。
ソース／ドレイン領域の形成に熱拡散を利用したのでは
、結晶粒界を通じての拡散が優先するので、′ａｉ紺な
数値で拡散距離を制御することが不可能である。これは
イオン注入後の７ニールでも同じ事情にあり、トランジ
スタの寸法を縮小する上で大きな障害となっている。
、結晶粒界を通じての拡散が優先するので、′ａｉ紺な
数値で拡散距離を制御することが不可能である。これは
イオン注入後の７ニールでも同じ事情にあり、トランジ
スタの寸法を縮小する上で大きな障害となっている。
上記問題点は、特許請求の範囲に記された本発明の装置
或いは方法によって解決されるものであるが、本発明は
後出の実施例に従って要約すると、５ｉＮＸ皮膜を熱酸
化して緻密なＳ ｉ Ｏを皮膜を形成してこれをゲート
絶縁膜とし、６弗化タングステンとシリコンの反応によ
って多結晶シリコン表面にタングステン層を形成した後
、イオン注入を施シテソース／ドレイン領域を浅く形成
することで、微細パターンのトランジスタを実現したも
のである。
或いは方法によって解決されるものであるが、本発明は
後出の実施例に従って要約すると、５ｉＮＸ皮膜を熱酸
化して緻密なＳ ｉ Ｏを皮膜を形成してこれをゲート
絶縁膜とし、６弗化タングステンとシリコンの反応によ
って多結晶シリコン表面にタングステン層を形成した後
、イオン注入を施シテソース／ドレイン領域を浅く形成
することで、微細パターンのトランジスタを実現したも
のである。
本発明に於いては、ゲート絶縁膜にリークが無く、ソー
ス／ドレインが極めて浅く形成されることから、特性の
優れた微細なポリＳｉトランジスタが実現する。
ス／ドレインが極めて浅く形成されることから、特性の
優れた微細なポリＳｉトランジスタが実現する。
第１図は本発明の第１の実施例の工程を示す断面図で、
以下、該図面を参照しながら本実施例を説明する。
以下、該図面を参照しながら本実施例を説明する。
先ず、基板１の上に約４０００人の厚さにｐ型不純物を
含むポリＳｉ層２を堆積する。基板の表面は単結晶シリ
コンであってもよいし、形成された各種の素子を被覆す
る絶縁皮膜であってもよい。
含むポリＳｉ層２を堆積する。基板の表面は単結晶シリ
コンであってもよいし、形成された各種の素子を被覆す
る絶縁皮膜であってもよい。
ポ’Ｊ Ｓ ｉの堆積には化学気相成長法（ＣＶＤ法）
或いはスパッタリング等種々の方法が利用出来る。
或いはスパッタリング等種々の方法が利用出来る。
不純物濃度は形成せんとするトランジスタの特性に応じ
て適宜選択されるが、例えばシート抵抗で１００Ω／口
である。
て適宜選択されるが、例えばシート抵抗で１００Ω／口
である。
ポリＳｉ層上に通常のＣＶＤ法或いはプラズマＣＶＤ法
によって５００人のＳｉＮ、膜３を被着する。ｆａ１図
には此の状態が示されている。
によって５００人のＳｉＮ、膜３を被着する。ｆａ１図
には此の状態が示されている。
次いで、該ＳｉＮ、膜を熱酸化してＳｉ０ｇ皮膜４に変
換し、ポリＳｉゲート電極５を形成する（（ｂ）図）。
換し、ポリＳｉゲート電極５を形成する（（ｂ）図）。
全面をＳｉｎｇ膜６で被覆し、ソース／ドレイン領域に
窓を開け、６弗化タングステンとシリコンの反応によっ
て多結晶シリコン表面にタングステン原子を析出させる
。この反応は次のようなものである。
窓を開け、６弗化タングステンとシリコンの反応によっ
て多結晶シリコン表面にタングステン原子を析出させる
。この反応は次のようなものである。
ＷＦ６＋Ｓ ｉ−＋Ｗ＋ＳｉＦ４
ここで析出したタングステン原子層はポリＳｉ表面との
間にオーミック或いは弱い整流性の接触を形成する。厚
さは１０００人或いはそれ以上が必要であるが、上記反
応による堆積は初めだけとし、後は ＷＦ＆＋３Ｈ２→Ｗ＋６ＨＦ なる反応によって、より速やかな堆積を進行させてもよ
い（（Ｃ）図）。
間にオーミック或いは弱い整流性の接触を形成する。厚
さは１０００人或いはそれ以上が必要であるが、上記反
応による堆積は初めだけとし、後は ＷＦ＆＋３Ｈ２→Ｗ＋６ＨＦ なる反応によって、より速やかな堆積を進行させてもよ
い（（Ｃ）図）。
本実施例ではこのあと（ｄ１図に示す如く、Ａｓのイオ
ン注入を行ってタングステン層の下にソース／ドレイン
領域８を形成する（（ｅ）図）。この時の加速電圧はご
く低いものとし、Ａｓイオンの分布中心がポリＳｉ層と
タングステン層の界面近傍になるように設定する。
ン注入を行ってタングステン層の下にソース／ドレイン
領域８を形成する（（ｅ）図）。この時の加速電圧はご
く低いものとし、Ａｓイオンの分布中心がポリＳｉ層と
タングステン層の界面近傍になるように設定する。
本実施例では、ポリＳｉ層と反対導電型のソース／ドレ
イン領域を形成したが、このような領域を形成すること
なく、タングステン電極を形成しただけの構造のものも
、電界効果トランジスタとして動作させることが出来る
。これは、単結晶に形成したメタルＳＤトランジスタと
呼ばれるものに対応する。この場合、ｎチャネルのトラ
ンジスタを形成する時にはｎ型のポリＳｉ層を使用する
ことになり、また、動作モードはデプリーション型とな
る。
イン領域を形成したが、このような領域を形成すること
なく、タングステン電極を形成しただけの構造のものも
、電界効果トランジスタとして動作させることが出来る
。これは、単結晶に形成したメタルＳＤトランジスタと
呼ばれるものに対応する。この場合、ｎチャネルのトラ
ンジスタを形成する時にはｎ型のポリＳｉ層を使用する
ことになり、また、動作モードはデプリーション型とな
る。
最後にソース、ドレインの接続配線９を形成して、ポリ
Ｓｉトランジスタの形成工程が終了する。
Ｓｉトランジスタの形成工程が終了する。
この配線導体は上記の如きＷＦ６の還元にょるＷであっ
てもよく、Ｔｉ、Ａ１等であっても良い。
てもよく、Ｔｉ、Ａ１等であっても良い。
第２図は本発明の第２の実施例を示す断面図で、以下、
該図面を参照しながら本実施例を説明する。
該図面を参照しながら本実施例を説明する。
本実施例ではゲート電極５はポリＳｉ層２の下方に存在
する層１の中に設けられる。このゲート電極は単結晶に
形成された拡散領域であってもよく、絶縁層に埋め込ま
れたドープトポリＳｉの如き導体層であってもよい。そ
の上に第１の実施例に於けると同様、５ｉＮＸ膜を熱酸
化してＳ ｉ Ｏｚ膜４を形成し、更にポリＳｉ層２を
堆積する。該ボ’Ｊ Ｓ ４層の抵抗率や厚みは第１の
実施例と同じでよいが、ｎチャネルのトランジスタを形
成する場合にはｎ型の不純物を添加したものとする（（
ａ）図）。
する層１の中に設けられる。このゲート電極は単結晶に
形成された拡散領域であってもよく、絶縁層に埋め込ま
れたドープトポリＳｉの如き導体層であってもよい。そ
の上に第１の実施例に於けると同様、５ｉＮＸ膜を熱酸
化してＳ ｉ Ｏｚ膜４を形成し、更にポリＳｉ層２を
堆積する。該ボ’Ｊ Ｓ ４層の抵抗率や厚みは第１の
実施例と同じでよいが、ｎチャネルのトランジスタを形
成する場合にはｎ型の不純物を添加したものとする（（
ａ）図）。
以下ｔｂ１図に示す如く、Ｓ ｉ Ｏｚ膜６を被着して
窓を開け、タングステンのコンタクト層７と接続配線９
を、第１の実施例と同じ方法で形成して、本実施例のポ
リＳｉトランジスタが出来上がる。本実施例のトランジ
スタは、第１の実施例に於いてイオン注入を実施しない
ものに相当し、動作モードはデプリーション型である。
窓を開け、タングステンのコンタクト層７と接続配線９
を、第１の実施例と同じ方法で形成して、本実施例のポ
リＳｉトランジスタが出来上がる。本実施例のトランジ
スタは、第１の実施例に於いてイオン注入を実施しない
ものに相当し、動作モードはデプリーション型である。
本発明のポリＳｉ）ランジスタでは、不純物の熱拡散が
僅かしか行われないが或いは全く行われないので、ソー
ス、ドレイン間の距離を小とすることが可能であり、ゲ
ート絶縁膜の耐圧が優れているので、素子の特性が良好
である。
僅かしか行われないが或いは全く行われないので、ソー
ス、ドレイン間の距離を小とすることが可能であり、ゲ
ート絶縁膜の耐圧が優れているので、素子の特性が良好
である。
第１図、第２図は夫々本発明の第１、第２の実施例の製
造工程を示す断面図であって、図に於いて １は基板 ２はポリＳｉ層 ３は５ｉＮＸ膜 ５はゲート電極 ６はＳｉＯ□膜 ７はタングステン層 ８はソース／ドレイン領域 ９は配線導体である。 拳１凹 木？唖 （１２） ・ ぐ
造工程を示す断面図であって、図に於いて １は基板 ２はポリＳｉ層 ３は５ｉＮＸ膜 ５はゲート電極 ６はＳｉＯ□膜 ７はタングステン層 ８はソース／ドレイン領域 ９は配線導体である。 拳１凹 木？唖 （１２） ・ ぐ
Claims (8)
- （１）多結晶シリコン層の表面又は該多結晶シリコン層
と基板との界面にゲート絶縁膜を介してゲート電極が形
成され、該ゲート領域に隣接する多結晶シリコン領域の
表面に、オーミック或いは略オーミックな特性を持つ金
属電極が形成されていることを特徴とする多結晶半導体
装置。 - （２）前記ゲート絶縁膜及びゲート電極は多結晶シリコ
ン層の表面側に形成されていることを特徴とする特許請
求の範囲第１項記載の多結晶半導体装置。 - （３）前記ゲート絶縁膜及びゲート電極は多結晶シリコ
ン層と単結晶シリコン基板の界面に形成されていること
を特徴とする特許請求の範囲第１項記載の多結晶半導体
装置。 - （４）前記オーミック或いは略オーミックな特性を持つ
金属電極の材料がタングステンシリサイドであることを
特徴とする特許請求の範囲第１項乃至第３項に記載の半
導体装置。 - （５）多結晶シリコン層の表面又は該多結晶シリコン層
と基板との界面にゲート絶縁膜及びゲート電極を形成す
る工程と、該ゲート領域に隣接する多結晶シリコン領域
の表面に選択的に高融点金属のシリサイドを形成する工
程とを含むことを特徴とする多結晶半導体装置の製造方
法。 - （６）前記ゲート領域に隣接する多結晶シリコン領域の
表面に選択的に高融点金属のシリサイドを形成する工程
を実施した後、前記多結晶シリコン層とは反対の導電型
の不純物をイオン注入する工程とを含むことを特徴とす
る特許請求の範囲第５項記載の多結晶半導体装置の製造
方法。 - （７）前記多結晶シリコン層の表面にゲート絶縁膜を形
成する工程が、前記多結晶シリコン層の表面に化学気相
成長法によって堆積した窒化シリコンを熱酸化して二酸
化シリコン皮膜を形成するものであることを特徴とする
特許請求の範囲第５項乃至第６項に記載の多結晶半導体
装置の製造方法。 - （８）前記多結晶シリコン領域の表面に選択的に高融点
金属のシリサイドを形成する工程が、６弗化タングステ
ンとシリコンの反応によって前記多結晶シリコン領域の
表面にタングステン原子を析出する工程を含むものであ
ることを特徴とする特許請求の範囲第５項乃至第７項に
記載の多結晶半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27636384A JPS61156885A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27636384A JPS61156885A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156885A true JPS61156885A (ja) | 1986-07-16 |
| JPH0466108B2 JPH0466108B2 (ja) | 1992-10-22 |
Family
ID=17568381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27636384A Granted JPS61156885A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156885A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029136A (ja) * | 1988-03-22 | 1990-01-12 | Internatl Business Mach Corp <Ibm> | 薄膜電界効果トランジスタの製造方法 |
| JPH0284768A (ja) * | 1988-09-21 | 1990-03-26 | Nec Corp | 固体撮像素子の製造方法 |
| US5561075A (en) * | 1991-05-08 | 1996-10-01 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
-
1984
- 1984-12-28 JP JP27636384A patent/JPS61156885A/ja active Granted
Cited By (6)
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| US5561075A (en) * | 1991-05-08 | 1996-10-01 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US5583366A (en) * | 1991-05-08 | 1996-12-10 | Seiko Epson Corporation | Active matrix panel |
| US5814539A (en) * | 1991-05-08 | 1998-09-29 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US6136625A (en) * | 1991-05-08 | 2000-10-24 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
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| Publication number | Publication date |
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| JPH0466108B2 (ja) | 1992-10-22 |
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