JPS63164315A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63164315A JPS63164315A JP30857086A JP30857086A JPS63164315A JP S63164315 A JPS63164315 A JP S63164315A JP 30857086 A JP30857086 A JP 30857086A JP 30857086 A JP30857086 A JP 30857086A JP S63164315 A JPS63164315 A JP S63164315A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関するもので、特に高
密度集積回路装置におけるアルミニウム（、ｌ！ ）系
電極の形成に使用されるものである。
密度集積回路装置におけるアルミニウム（、ｌ！ ）系
電極の形成に使用されるものである。
従来、このような分野の技術として、例えばＨ。
イトウらによる［タングステン選択エツチングにおける
クリープ・アップ現象とこれのＶＬＳＩ技術への適用Ｊ
”ＣＲＥＥＰ−ＵＰ ｐｈｅｎｏｍｅｎａ ｉｎ ｔ
ｕｎｇｓｔｅｎｓｅｌｅｃｔｉｖｅ ＣＶ［） ａｎｄ
ｔｈｉｅｒ ａｐｐｌｉｃａｔｉｏｎ ｔｏ ＶＬＳ
Ｉｔｅｃｈｎｏｌｏｇｉｅｓ” ＩＥ［）Ｍ （１９８
５年） ｌ）、ｐ、 ６０６〜６０９に示されるものが
めった。
クリープ・アップ現象とこれのＶＬＳＩ技術への適用Ｊ
”ＣＲＥＥＰ−ＵＰ ｐｈｅｎｏｍｅｎａ ｉｎ ｔ
ｕｎｇｓｔｅｎｓｅｌｅｃｔｉｖｅ ＣＶ［） ａｎｄ
ｔｈｉｅｒ ａｐｐｌｉｃａｔｉｏｎ ｔｏ ＶＬＳ
Ｉｔｅｃｈｎｏｌｏｇｉｅｓ” ＩＥ［）Ｍ （１９８
５年） ｌ）、ｐ、 ６０６〜６０９に示されるものが
めった。
まず、通常のＡＩ系配線層の形成を、第４図を参照して
説明する。第４図はＭＯ３ＬＳＩ、バイポーラＬＳＩの
製造工程におシブるＡｌ配線層の形成工程を説明するた
めの、半導体装置の断面図である。まず最初に、シリコ
ン基板１上にソース。
説明する。第４図はＭＯ３ＬＳＩ、バイポーラＬＳＩの
製造工程におシブるＡｌ配線層の形成工程を説明するた
めの、半導体装置の断面図である。まず最初に、シリコ
ン基板１上にソース。
ドレインとなる不純物拡散層２を形成し、その上に絶縁
層３をパターニングして形成する（第４図（Ａ＞図示）
。次に、第４図（Ｂ）に図示する如く、ＡＩ系配線層４
を形成する。このようにすると、拡散層２と配線層４の
電気的接続がなされる。
層３をパターニングして形成する（第４図（Ａ＞図示）
。次に、第４図（Ｂ）に図示する如く、ＡＩ系配線層４
を形成する。このようにすると、拡散層２と配線層４の
電気的接続がなされる。
しかしながら上記の従来方法では、次のような問題点が
あった。すなわち、同図（Ａ）に示すコンタクトホール
５のアスペクト比（ｂ／ａ ）が１を越えると、通常の
スパッタ法ではステップカバレージが悪くなる。このた
め、例えば同図（Ｂ）に記号Ａで示す如く、非常に薄い
配線層４の部分が形成され、時には断線することもあっ
た。
あった。すなわち、同図（Ａ）に示すコンタクトホール
５のアスペクト比（ｂ／ａ ）が１を越えると、通常の
スパッタ法ではステップカバレージが悪くなる。このた
め、例えば同図（Ｂ）に記号Ａで示す如く、非常に薄い
配線層４の部分が形成され、時には断線することもあっ
た。
かかる問題点を克服するための技術として、例えば前掲
の文献に示された技術がある。第２図はその工程を説明
する断面図である。まず最初に、シリコン基板１上にソ
ース、ドレイン（バイポーラトランジスタではエミッタ
、ベース、コレクタ）となる不純物拡散層２を形成し、
その上にＣＶＤ法で絶縁層３をパターニングして形成す
る（第２図（Ａ）図示）。なお、以上までの工程は前述
の第４図（Ａ＞に示すものと同様である。
の文献に示された技術がある。第２図はその工程を説明
する断面図である。まず最初に、シリコン基板１上にソ
ース、ドレイン（バイポーラトランジスタではエミッタ
、ベース、コレクタ）となる不純物拡散層２を形成し、
その上にＣＶＤ法で絶縁層３をパターニングして形成す
る（第２図（Ａ）図示）。なお、以上までの工程は前述
の第４図（Ａ＞に示すものと同様である。
次に、ＣＶＤ法によってコンタクトホール５内に選択的
にタングステン層６を形成する（同図（Ｂ）図示）。そ
して、通常のスパッタ法によりＡρ系配線層４を被着形
成する（同図（Ｃ）図示）。
にタングステン層６を形成する（同図（Ｂ）図示）。そ
して、通常のスパッタ法によりＡρ系配線層４を被着形
成する（同図（Ｃ）図示）。
このようにすると、コンタクトホール５内でＡＩ系配線
層４はある程度以上の厚さを確保することになり、ステ
ップカバレージは向上して断線などが生じることはない
。
層４はある程度以上の厚さを確保することになり、ステ
ップカバレージは向上して断線などが生じることはない
。
しかしながら、上記第２図に示す従来方法では、次よう
な問題点があった。
な問題点があった。
第１に、第２図（Ｄ）に記号Ｂで示すように、シリコン
基板１と絶縁層３の界面にタングステンが異常侵入しや
すい（ｅｎｃｒｏｃｈｍｅｎｔ現象）。このため、接合
部においてリーク電流が発生し易くなる。
基板１と絶縁層３の界面にタングステンが異常侵入しや
すい（ｅｎｃｒｏｃｈｍｅｎｔ現象）。このため、接合
部においてリーク電流が発生し易くなる。
第２に、同図（Ｄ＞に記号Ｃで示すように、シリコン基
板１中にタングステンが異常拡散しやすい。このため、
基板方向へのリーク電流が発生し易くなる。
板１中にタングステンが異常拡散しやすい。このため、
基板方向へのリーク電流が発生し易くなる。
第３に、同図（Ｄ＞に記＠Ｄで示すように、絶縁層３上
においてタングステンが異常核成長し易い。このため、
後の工程において配線層、各種薄膜等を形成するのが難
しくなる。
においてタングステンが異常核成長し易い。このため、
後の工程において配線層、各種薄膜等を形成するのが難
しくなる。
第４に、同図（Ｄ）に記号Ｅで示すように、タングステ
ン層６の盛り上りが発生し易い。これは、タングステン
層６の成長速度にコンタクトホール５のサイズへの依存
性があるために発生するものであり、コンタクトホール
５の深さに比べてタングステン層６の厚さが大きい場合
に特に著しい。
ン層６の盛り上りが発生し易い。これは、タングステン
層６の成長速度にコンタクトホール５のサイズへの依存
性があるために発生するものであり、コンタクトホール
５の深さに比べてタングステン層６の厚さが大きい場合
に特に著しい。
以上の如く、第２図の従来技術には種々の問題点があり
、制御性の□悪さから表面に大きな凸凹が現れやすかっ
た。また、コンタクトバリアメタルとしてはタングステ
ンしか用いることができず、バリアメタルとして有効な
Ｔｉ Ｎ、Ｔｉ Ｗなどは利用できなかった。
、制御性の□悪さから表面に大きな凸凹が現れやすかっ
た。また、コンタクトバリアメタルとしてはタングステ
ンしか用いることができず、バリアメタルとして有効な
Ｔｉ Ｎ、Ｔｉ Ｗなどは利用できなかった。
そこで本発明は、ＡＩ系配線層のステップカバレージが
よく、リーク等も発生することのない半導体装置の製造
方法を提供することを目的とする。
よく、リーク等も発生することのない半導体装置の製造
方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、シリコン基板の
表面に略同一の大きざの複数のコンタクトホールを有す
る絶縁層を形成する第１の工程と、コンタクトホール内
および絶縁層上にシリコンとアルミニウムの反応を抑制
させる導電材料（コンタクトバリアメタル等）を被着形
成する第２の工程と、異方性エツチングにより絶縁層上
の導電材料を除去し、かつコンタクトホール内の全面に
導電材料を所定の厚さで残存させる第３の工程と、絶縁
層上および導電材料上に、ＡＩ系配線層を被着形成する
第４の工程とを備えることを特徴とする。
表面に略同一の大きざの複数のコンタクトホールを有す
る絶縁層を形成する第１の工程と、コンタクトホール内
および絶縁層上にシリコンとアルミニウムの反応を抑制
させる導電材料（コンタクトバリアメタル等）を被着形
成する第２の工程と、異方性エツチングにより絶縁層上
の導電材料を除去し、かつコンタクトホール内の全面に
導電材料を所定の厚さで残存させる第３の工程と、絶縁
層上および導電材料上に、ＡＩ系配線層を被着形成する
第４の工程とを備えることを特徴とする。
〔作用〕
本発明に係る半導体装置の製造方法は、以上の通りに構
成されるので、第２および第３の工程は第１の工程で形
成されたコンタクトホール中にシリコンとアルミニウム
の反応を抑制させる導電材料を残存させるように働き、
第４の工程は絶縁層上および導電材料上にアルミニウム
系導電材料からなる配線層を被着形成するように働く。
成されるので、第２および第３の工程は第１の工程で形
成されたコンタクトホール中にシリコンとアルミニウム
の反応を抑制させる導電材料を残存させるように働き、
第４の工程は絶縁層上および導電材料上にアルミニウム
系導電材料からなる配線層を被着形成するように働く。
（実施例）
以下、添付図面の第１図および第３図を参照して、本発
明の一実施例を説明する。なお、第２図および第４図に
示す従来例のものと同一の要素には同一の符号を付し、
重複する説明を省略する。
明の一実施例を説明する。なお、第２図および第４図に
示す従来例のものと同一の要素には同一の符号を付し、
重複する説明を省略する。
第１図は実施例に係る半導体装置の製造工程を示す断面
図である。まず、第２図（Ａ＞および第４図（Ａ＞にお
いて先に説明したのと同じものを形成する（第１図図示
）。このとき、各コンタクトホール５の大きさは互いに
略同一とし、例えば−辺が０．５〜１μｍの四辺形のも
のとする。
図である。まず、第２図（Ａ＞および第４図（Ａ＞にお
いて先に説明したのと同じものを形成する（第１図図示
）。このとき、各コンタクトホール５の大きさは互いに
略同一とし、例えば−辺が０．５〜１μｍの四辺形のも
のとする。
次に、反応ガスとしてＴ ！ Ｃ１４＋ Ｎ １−１３
＋Ｈ２を使用し、４００〜６００℃の温度条件でのプ
ラズマ法により、又はＣＶＤ法により、あるいはＡｒガ
ス中のＴｉスパッタ法により、Ｔｉ Ｎ層１１を全面に
０．２〜０．６μｍの厚さで形成する。このとき、Ｔｉ
Ｎはステップカバレージが比較的良好なので、Ｔｉ Ｎ
層１１は同図（Ｂ）に図示するように形成されることに
なる。
＋Ｈ２を使用し、４００〜６００℃の温度条件でのプ
ラズマ法により、又はＣＶＤ法により、あるいはＡｒガ
ス中のＴｉスパッタ法により、Ｔｉ Ｎ層１１を全面に
０．２〜０．６μｍの厚さで形成する。このとき、Ｔｉ
Ｎはステップカバレージが比較的良好なので、Ｔｉ Ｎ
層１１は同図（Ｂ）に図示するように形成されることに
なる。
次に、異方性エツチング特性の得られるＲＩＥ（リアク
ティブイオンエツチング）法で、Ｔｉ Ｎ層１１のエツ
チングを行う。エツチング条件としては、例えばＣＦ４
ガスを用いて５００ミリトリチエリーで至温下で行なえ
ばよい。このようにすると、絶縁層３上のＴｉ Ｎのみ
が除去され、同図（Ｃ）に示す構造のものが得られるこ
とになる。
ティブイオンエツチング）法で、Ｔｉ Ｎ層１１のエツ
チングを行う。エツチング条件としては、例えばＣＦ４
ガスを用いて５００ミリトリチエリーで至温下で行なえ
ばよい。このようにすると、絶縁層３上のＴｉ Ｎのみ
が除去され、同図（Ｃ）に示す構造のものが得られるこ
とになる。
次に、Ａｐ系導電材料として例えば１％のシリコン（Ｓ
ｉ ）を含有するＡＩを用いて、約０．８μｍの厚さで
へ１配線層４を被着形成する（同図（Ｄ＞図示）。この
後、ホトリソグラフィ技術によるパターニング等を行な
う。
ｉ ）を含有するＡＩを用いて、約０．８μｍの厚さで
へ１配線層４を被着形成する（同図（Ｄ＞図示）。この
後、ホトリソグラフィ技術によるパターニング等を行な
う。
上記の実施例については、種々の変形が可能である。
例えば、コンタクトホール５の大きさは一辺が０．５〜
１μｍに限らず、ホールの深さヤＴｉＮの厚さに応じて
種々の変更ができる。但し、シリコン基板１とタングス
テンの反応抑制のためには、コンタクトホール５の大き
ざのバラツキはある程度の範囲内に止められなければな
らない。なぜなら、コンタクトホール５の相互の大きざ
が大きく異なると、例えば第３図に示すようにＴｔ Ｎ
層１１が大きなコンタクトホール５には残らなくなり、
シリコン基板１とＡ、１！系配線層４が接触してしまう
からである。また、シリコン基板１とＡ、ｌ！系配線層
４が接触しないは場合でも、あまりにＴｉ Ｎ層１１が
薄いと両者の反応が起こってしまう。従って、ｎ Ｎ層
１１の最小厚さは５００オングストロ一ム程度以上にす
るのが望ましい。
１μｍに限らず、ホールの深さヤＴｉＮの厚さに応じて
種々の変更ができる。但し、シリコン基板１とタングス
テンの反応抑制のためには、コンタクトホール５の大き
ざのバラツキはある程度の範囲内に止められなければな
らない。なぜなら、コンタクトホール５の相互の大きざ
が大きく異なると、例えば第３図に示すようにＴｔ Ｎ
層１１が大きなコンタクトホール５には残らなくなり、
シリコン基板１とＡ、１！系配線層４が接触してしまう
からである。また、シリコン基板１とＡ、ｌ！系配線層
４が接触しないは場合でも、あまりにＴｉ Ｎ層１１が
薄いと両者の反応が起こってしまう。従って、ｎ Ｎ層
１１の最小厚さは５００オングストロ一ム程度以上にす
るのが望ましい。
コンタクトバリア層としてはＴｉＮ層以外にも、各種の
ものを用いることができる。すなわち、ＴｉＷ、Ｗ、Ｍ
ｏ、ＭｏＳｉ ５ＴｉＳｔ２等を用いることができる
。なお、コンタクトバリア層はＡ、ｌ！と３ｉの反応を
抑制するだけでなく、ＡＩ系配線層内に３ｉが含まれて
いる場合には、この３ｉがシリコン基板上で固相エピタ
キシャル化するのを防止する役割も果す。
ものを用いることができる。すなわち、ＴｉＷ、Ｗ、Ｍ
ｏ、ＭｏＳｉ ５ＴｉＳｔ２等を用いることができる
。なお、コンタクトバリア層はＡ、ｌ！と３ｉの反応を
抑制するだけでなく、ＡＩ系配線層内に３ｉが含まれて
いる場合には、この３ｉがシリコン基板上で固相エピタ
キシャル化するのを防止する役割も果す。
以上、説明したように本発明によれば、コンタクトホー
ル内の全面にコンタクトバリア層としての導電材料の層
を、デバイス内全域にわたって均一な形状で選択的に形
成することができるので、以下の利点がある。
ル内の全面にコンタクトバリア層としての導電材料の層
を、デバイス内全域にわたって均一な形状で選択的に形
成することができるので、以下の利点がある。
第１に、コンタクトバリア層として任意の導電材料を適
用することができるので、コンタクト抵抗が小さく、リ
ークの少ない構造とすることができる。
用することができるので、コンタクト抵抗が小さく、リ
ークの少ない構造とすることができる。
第２に、コンタクトホール内にだ【ブコンタクトバリア
層を残し、しかも側壁部は厚く中央部は薄く残せるので
、コンタクトホールの断差形状を大幅に改善することが
でき、続＜Ａ、ｌｌ！配線層の形成におけるステップカ
バレージを良好にすることができる。
層を残し、しかも側壁部は厚く中央部は薄く残せるので
、コンタクトホールの断差形状を大幅に改善することが
でき、続＜Ａ、ｌｌ！配線層の形成におけるステップカ
バレージを良好にすることができる。
第３に、コンタクトホールだけにコンタクトバリア層を
選択的に残せるので、絶縁層２上はへρ系配線層だけで
形成でき、従ってＡｐ系配線層とＴｉＮ、Ｗ、ＭＯ等と
が反応し、へ１系配線層の抵抗率が大きくなるようなこ
とはない。
選択的に残せるので、絶縁層２上はへρ系配線層だけで
形成でき、従ってＡｐ系配線層とＴｉＮ、Ｗ、ＭＯ等と
が反応し、へ１系配線層の抵抗率が大きくなるようなこ
とはない。
第１図は本発明方法の一実施例を示す製造工程別素子断
面図、第２図は従来方法の一例を示す製造工程別素子断
面図、第３図は第１図の製造工程においてコンタクトホ
ールの大きさとＴｉ Ｎ層の厚さとの関係を示す素子断
面図、第４図は従来方法の他の例を示す製造工程別素子
断面図である。 １・・・シリコン基板、２・・・拡散層、３・・・絶縁
層、４・・・ＡＩ系配線層、５・・・コンタクトホール
、６・・・タングステン層、１１・−ＴｉＮ＠。 第１図 ＜ 薗Ｉ咋Ｎ戸へ、
面図、第２図は従来方法の一例を示す製造工程別素子断
面図、第３図は第１図の製造工程においてコンタクトホ
ールの大きさとＴｉ Ｎ層の厚さとの関係を示す素子断
面図、第４図は従来方法の他の例を示す製造工程別素子
断面図である。 １・・・シリコン基板、２・・・拡散層、３・・・絶縁
層、４・・・ＡＩ系配線層、５・・・コンタクトホール
、６・・・タングステン層、１１・−ＴｉＮ＠。 第１図 ＜ 薗Ｉ咋Ｎ戸へ、
Claims (1)
- 【特許請求の範囲】 シリコン基板の表面に略同一の大きさの複数のコンタク
トホールを有する絶縁層を形成する第１の工程と、 前記コンタクトホール内および絶縁層上にシリコンとア
ルミニウムの反応を抑制させる導電材料を被着形成する
第２の工程と、 異方性エッチングにより前記絶縁層上の導電材料を除去
し、かつ前記コンタクトホール内の全面に前記導電材料
を残存させる第３の工程と、前記絶縁層上および前記コ
ンタクトホール内の導電材料上に、アルミニウム系導電
材料からなる配線層を被着形成する第４の工程と を備える半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30857086A JPS63164315A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30857086A JPS63164315A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164315A true JPS63164315A (ja) | 1988-07-07 |
Family
ID=17982613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30857086A Pending JPS63164315A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164315A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322420A (ja) * | 1989-06-19 | 1991-01-30 | Matsushita Electron Corp | 半導体装置の製造方法 |
| EP0545602A1 (en) * | 1991-11-26 | 1993-06-09 | STMicroelectronics, Inc. | Method for forming barrier metal layers |
-
1986
- 1986-12-26 JP JP30857086A patent/JPS63164315A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322420A (ja) * | 1989-06-19 | 1991-01-30 | Matsushita Electron Corp | 半導体装置の製造方法 |
| EP0545602A1 (en) * | 1991-11-26 | 1993-06-09 | STMicroelectronics, Inc. | Method for forming barrier metal layers |
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