JP2663902B2 - 微細トレンチの埋め込み方法、微細電極の製造方法、微細ホールの埋め込み方法、及び微細金属配線の製造方法 - Google Patents
微細トレンチの埋め込み方法、微細電極の製造方法、微細ホールの埋め込み方法、及び微細金属配線の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、微細トレンチや微細ホ
ールの埋め込み方法に関し、特に、微細トレンチの埋め
込み方法を用いた微細電極の製造方法及び微細ホールの
埋め込み方法を用いた微細金属配線の製造方法に関す
る。
ールの埋め込み方法に関し、特に、微細トレンチの埋め
込み方法を用いた微細電極の製造方法及び微細ホールの
埋め込み方法を用いた微細金属配線の製造方法に関す
る。
【０００２】
【従来の技術】特開平４−７９００８号公報には、基板
上に絶縁されて形成された導体の間のハイアスペクト溝
に絶縁材をバイアススパッタ法で埋め込む際に、この導
体にだけ負のバイアス電圧を印加することにより、ハイ
アスペクト溝に絶縁材を空洞なく埋め込むハイアスペク
ト溝埋め込み方法が開示されている。
上に絶縁されて形成された導体の間のハイアスペクト溝
に絶縁材をバイアススパッタ法で埋め込む際に、この導
体にだけ負のバイアス電圧を印加することにより、ハイ
アスペクト溝に絶縁材を空洞なく埋め込むハイアスペク
ト溝埋め込み方法が開示されている。
【０００３】また、特開昭６４−７３６４２号公報に
は、コンタクト窓の形成された半導体基板上に、下地の
金属配線層を段差被覆性の良い条件で堆積し、更にその
上に同一組成の上地の金属配線層を表面荒れの生じない
条件で堆積することにより、マスク合わせずれや合わせ
不能等のトラブルを解消した半導体装置の製造方法が開
示されている。
は、コンタクト窓の形成された半導体基板上に、下地の
金属配線層を段差被覆性の良い条件で堆積し、更にその
上に同一組成の上地の金属配線層を表面荒れの生じない
条件で堆積することにより、マスク合わせずれや合わせ
不能等のトラブルを解消した半導体装置の製造方法が開
示されている。
【０００４】更に、特開昭６１−１２４１２８号公報に
は、絶縁膜にレジスト膜を用いてコンタクトホールを金
属膜で埋め込むことにより、配線間のコンタクトを信頼
性高く形成することを可能にする半導体装置の製造方法
が開示されている。
は、絶縁膜にレジスト膜を用いてコンタクトホールを金
属膜で埋め込むことにより、配線間のコンタクトを信頼
性高く形成することを可能にする半導体装置の製造方法
が開示されている。
【０００５】特に、ガリウム砒素（ＧａＡｓ）を用いた
金属・半導体型電界効果トランジスタ（ＭＥＳＦＥＴ）
やヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）にお
いて、動作の高速化の要求に答える手段として、ゲート
長を短縮してチャネルにおけるキャリアの走行時間を短
縮する技術が重要である。最近では、ゲート長０．３μ
ｍ以下のゲート電極も開発されている。また、ゲート電
極の信頼性向上のため、タングステンシリサイド（ＷＳ
ｉ）などの高融点金属をバリアメタルとして電極の底部
に用いることも多い。このようなゲート電極の形成に
は、通常、絶縁膜中のトレンチ内に電極金属やバリアメ
タルを埋め込む方法が用いられる。
金属・半導体型電界効果トランジスタ（ＭＥＳＦＥＴ）
やヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）にお
いて、動作の高速化の要求に答える手段として、ゲート
長を短縮してチャネルにおけるキャリアの走行時間を短
縮する技術が重要である。最近では、ゲート長０．３μ
ｍ以下のゲート電極も開発されている。また、ゲート電
極の信頼性向上のため、タングステンシリサイド（ＷＳ
ｉ）などの高融点金属をバリアメタルとして電極の底部
に用いることも多い。このようなゲート電極の形成に
は、通常、絶縁膜中のトレンチ内に電極金属やバリアメ
タルを埋め込む方法が用いられる。
【０００６】また、半導体素子の微細化、高集積化に伴
い、半導体素子と電極配線との間を接続するコンタクト
ホール、あるいは下層配線と上層配線との間を接続する
ためのスルーホールの口径はサブミクロンオーダーとな
り、アスペクト比も１以上のものが多くなっている。ま
た、配線の信頼性向上のため、窒化チタン（ＴｉＮ）な
どの高融点金属をバリアメタルとして用いることが多
い。このようなコンタクトホールやスルーホールの形成
には、通常、絶縁膜中のホール内に配線金属やバリアメ
タルを埋め込む方法が用いられる。
い、半導体素子と電極配線との間を接続するコンタクト
ホール、あるいは下層配線と上層配線との間を接続する
ためのスルーホールの口径はサブミクロンオーダーとな
り、アスペクト比も１以上のものが多くなっている。ま
た、配線の信頼性向上のため、窒化チタン（ＴｉＮ）な
どの高融点金属をバリアメタルとして用いることが多
い。このようなコンタクトホールやスルーホールの形成
には、通常、絶縁膜中のホール内に配線金属やバリアメ
タルを埋め込む方法が用いられる。
【０００７】以上述べたような高アスペクト比の微細ト
レンチや微細ホールをバリアメタルで埋め込むには、通
常スパッタ法が用いられた。この方法はＷＳｉなどの合
金膜が容易に形成でき、堆積速度が大きく、量産性にも
優れているが、高アスペクト比の微細トレンチや微細ホ
ールを埋め込むことはできない。そこで、段差被覆性を
向上させるため、コリメートスパッタ法が開発された。
この方法は、例えばハラ（Ｔ．Ｈａｒａ）らによってジ
ャパニーズ・ジャーナル・オブ・アプライド・フィジッ
クス（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐ
ｐｌｉｅｄ Ｐｈｙｓｉｃｓ）第３１巻Ｌ１７４６頁
（１９９２年）に示されているように、ターゲットと基
板との間にグリッド（コリメータ）を設置して、スパッ
タ粒子の指向性を向上させ、段差被覆率を向上させる方
法である。この方法により、高アスペクト比の微細トレ
ンチおよび微細ホールの埋め込みが可能となった。
レンチや微細ホールをバリアメタルで埋め込むには、通
常スパッタ法が用いられた。この方法はＷＳｉなどの合
金膜が容易に形成でき、堆積速度が大きく、量産性にも
優れているが、高アスペクト比の微細トレンチや微細ホ
ールを埋め込むことはできない。そこで、段差被覆性を
向上させるため、コリメートスパッタ法が開発された。
この方法は、例えばハラ（Ｔ．Ｈａｒａ）らによってジ
ャパニーズ・ジャーナル・オブ・アプライド・フィジッ
クス（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐ
ｐｌｉｅｄ Ｐｈｙｓｉｃｓ）第３１巻Ｌ１７４６頁
（１９９２年）に示されているように、ターゲットと基
板との間にグリッド（コリメータ）を設置して、スパッ
タ粒子の指向性を向上させ、段差被覆率を向上させる方
法である。この方法により、高アスペクト比の微細トレ
ンチおよび微細ホールの埋め込みが可能となった。
【０００８】
【発明が解決しようとする課題】上述の通常のスパッタ
法を用いた従来の製造方法では、スパッタ粒子の指向性
が悪いため、図１９に示されるように、バリアメタル２
０がトレンチあるいはホールの内部の側壁の上部に厚く
堆積される。そのため、トレンチあるいはホールの底部
のバリアメタルにクラック２２が発生し、バリアメタル
として十分に機能しないという問題が発生した。さら
に、次の工程でＡｕなどの電極金属２１や配線金属を埋
め込む際に、トレンチあるいはホールの内部を完全に被
覆することができず、電気抵抗が増大し、信頼性が低下
するという問題が発生した。
法を用いた従来の製造方法では、スパッタ粒子の指向性
が悪いため、図１９に示されるように、バリアメタル２
０がトレンチあるいはホールの内部の側壁の上部に厚く
堆積される。そのため、トレンチあるいはホールの底部
のバリアメタルにクラック２２が発生し、バリアメタル
として十分に機能しないという問題が発生した。さら
に、次の工程でＡｕなどの電極金属２１や配線金属を埋
め込む際に、トレンチあるいはホールの内部を完全に被
覆することができず、電気抵抗が増大し、信頼性が低下
するという問題が発生した。
【０００９】また、上述のコリメートスパッタ法を用い
た従来の製造方法では、上記の問題は解決されたが、コ
リメータ上にもスパッタ粒子が堆積し、パーティクルを
発生させるという問題が発生した。そのため、度々コリ
メータを洗浄する必要があり、装置の稼働率が低下し、
スループットが低下するという問題があった。
た従来の製造方法では、上記の問題は解決されたが、コ
リメータ上にもスパッタ粒子が堆積し、パーティクルを
発生させるという問題が発生した。そのため、度々コリ
メータを洗浄する必要があり、装置の稼働率が低下し、
スループットが低下するという問題があった。
【００１０】それ故、本発明の第１の課題は、金属膜に
クラックが発生することがなく、かつ金属膜の被覆率を
低下させることがなく、金属膜を微細トレンチにコリメ
ートスパッタ法を用いることなく埋め込む微細トレンチ
の埋め込み方法を提供することにある。
クラックが発生することがなく、かつ金属膜の被覆率を
低下させることがなく、金属膜を微細トレンチにコリメ
ートスパッタ法を用いることなく埋め込む微細トレンチ
の埋め込み方法を提供することにある。
【００１１】本発明の第２の課題は、金属電極膜にクラ
ックが発生することがなく、かつ金属電極膜の被覆率を
低下させることがなく、金属電極膜を微細トレンチにコ
リメートスパッタ法を用いることなく埋め込むことによ
り、微細電極を製造する微細電極の製造方法を提供する
ことにある。
ックが発生することがなく、かつ金属電極膜の被覆率を
低下させることがなく、金属電極膜を微細トレンチにコ
リメートスパッタ法を用いることなく埋め込むことによ
り、微細電極を製造する微細電極の製造方法を提供する
ことにある。
【００１２】本発明の第３の課題は、金属膜にクラック
が発生することがなく、かつ金属膜の被覆率を低下させ
ることがなく、金属膜を微細ホールにコリメートスパッ
タ法を用いることなく埋め込む微細ホールの埋め込み方
法を提供することにある。
が発生することがなく、かつ金属膜の被覆率を低下させ
ることがなく、金属膜を微細ホールにコリメートスパッ
タ法を用いることなく埋め込む微細ホールの埋め込み方
法を提供することにある。
【００１３】本発明の第４の課題は、金属配線膜にクラ
ックが発生することがなく、かつ金属配線膜の被覆率を
低下させることがなく、金属配線膜を微細トレンチにコ
リメートスパッタ法を用いることなく埋め込むことによ
り、微細金属配線を製造する微細金属配線の製造方法を
提供することにある。
ックが発生することがなく、かつ金属配線膜の被覆率を
低下させることがなく、金属配線膜を微細トレンチにコ
リメートスパッタ法を用いることなく埋め込むことによ
り、微細金属配線を製造する微細金属配線の製造方法を
提供することにある。
【００１４】
【課題を解決するための手段】本発明の第１の態様によ
れば、半導体基板上に第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜上に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜上に第３の絶縁膜を堆積する工程と、
前記第１、前記第２、及び前記第３の絶縁膜を貫通する
トレンチを形成する工程と、前記トレンチの内部の前記
第２の絶縁膜を選択的にサイドエッチングする工程と、
前記トレンチの内部に金属膜を堆積する工程と、第３の
絶縁膜を除去する工程とを、含むことを特徴とする微細
トレンチの埋め込み方法が得られる。
れば、半導体基板上に第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜上に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜上に第３の絶縁膜を堆積する工程と、
前記第１、前記第２、及び前記第３の絶縁膜を貫通する
トレンチを形成する工程と、前記トレンチの内部の前記
第２の絶縁膜を選択的にサイドエッチングする工程と、
前記トレンチの内部に金属膜を堆積する工程と、第３の
絶縁膜を除去する工程とを、含むことを特徴とする微細
トレンチの埋め込み方法が得られる。
【００１５】本発明の第２の態様によれば、半導体基板
上に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜
上に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜
上に第３の絶縁膜を堆積する工程と、前記第１、前記第
２、及び前記第３の絶縁膜を貫通するトレンチを形成す
る工程と、前記トレンチの内部の前記第２の絶縁膜を選
択的にサイドエッチングする工程と、前記トレンチの内
部に金属電極膜を堆積する工程と、第３の絶縁膜を除去
する工程とを、含むことを特徴とする微細電極の製造方
法が得られる。
上に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜
上に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜
上に第３の絶縁膜を堆積する工程と、前記第１、前記第
２、及び前記第３の絶縁膜を貫通するトレンチを形成す
る工程と、前記トレンチの内部の前記第２の絶縁膜を選
択的にサイドエッチングする工程と、前記トレンチの内
部に金属電極膜を堆積する工程と、第３の絶縁膜を除去
する工程とを、含むことを特徴とする微細電極の製造方
法が得られる。
【００１６】本発明の第３の態様によれば、半導体基板
上に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜
上に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜
上に第３の絶縁膜を堆積する工程と、前記第１、前記第
２、及び前記第３の絶縁膜を貫通するホールを形成する
工程と、前記ホールの内部の前記第２の絶縁膜を選択的
にサイドエッチングする工程と、前記ホールの内部に金
属膜を堆積する工程と、第３の絶縁膜を除去する工程と
を、含むことを特徴とする微細ホールの埋め込み方法が
得られる。
上に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜
上に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜
上に第３の絶縁膜を堆積する工程と、前記第１、前記第
２、及び前記第３の絶縁膜を貫通するホールを形成する
工程と、前記ホールの内部の前記第２の絶縁膜を選択的
にサイドエッチングする工程と、前記ホールの内部に金
属膜を堆積する工程と、第３の絶縁膜を除去する工程と
を、含むことを特徴とする微細ホールの埋め込み方法が
得られる。
【００１７】本発明の第４の態様によれば、半導体基板
上に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜
上に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜
上に第３の絶縁膜を堆積する工程と、前記第１、前記第
２、及び前記第３の絶縁膜を貫通するホールを形成する
工程と、前記ホールの内部の前記第２の絶縁膜を選択的
にサイドエッチングする工程と、前記ホールの内部に金
属配線膜を堆積する工程と、第３の絶縁膜を除去する工
程とを、含むことを特徴とする微細金属配線の製造方法
が得られる。
上に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜
上に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜
上に第３の絶縁膜を堆積する工程と、前記第１、前記第
２、及び前記第３の絶縁膜を貫通するホールを形成する
工程と、前記ホールの内部の前記第２の絶縁膜を選択的
にサイドエッチングする工程と、前記ホールの内部に金
属配線膜を堆積する工程と、第３の絶縁膜を除去する工
程とを、含むことを特徴とする微細金属配線の製造方法
が得られる。
【００１８】
【作用】本発明の方法において、第３の絶縁膜の開口部
がトレンチ或いはホールの上部にあり、コリメータの役
割を果たす。その状態で、通常のスパッタ法により金属
（バリアメタル）の堆積を行った場合、トレンチ或いは
ホール内に入射するスパッタ粒子の指向性が高められ、
段差被覆性が向上する。したがってトレンチ或いはホー
ル内部でのバリアメタルの膜厚の均一性が向上し、クラ
ックの発生が抑制される。さらに、バリアメタルがオー
バーハング形状に堆積することがないため、次の工程で
Ａｕなどの電極金属や配線金属を被覆性よく埋め込むこ
とができ、電気抵抗が増大し、信頼性が低下するという
問題を抑制できる。
がトレンチ或いはホールの上部にあり、コリメータの役
割を果たす。その状態で、通常のスパッタ法により金属
（バリアメタル）の堆積を行った場合、トレンチ或いは
ホール内に入射するスパッタ粒子の指向性が高められ、
段差被覆性が向上する。したがってトレンチ或いはホー
ル内部でのバリアメタルの膜厚の均一性が向上し、クラ
ックの発生が抑制される。さらに、バリアメタルがオー
バーハング形状に堆積することがないため、次の工程で
Ａｕなどの電極金属や配線金属を被覆性よく埋め込むこ
とができ、電気抵抗が増大し、信頼性が低下するという
問題を抑制できる。
【００１９】
【実施例】次に本発明の第１の実施例として、ゲート長
約０．３５μｍの微細ゲートの製造方法について、図１
〜図１０を参照して説明する。図１〜図１０は、本発明
の実施例を説明するための、工程順に示した微細ゲート
の模式断面図である。
約０．３５μｍの微細ゲートの製造方法について、図１
〜図１０を参照して説明する。図１〜図１０は、本発明
の実施例を説明するための、工程順に示した微細ゲート
の模式断面図である。
【００２０】まず、図１に示すように、ＧａＡｓ基板１
上に、第１の絶縁膜２としてＳｉＯ2 を、Ｓｉ2 Ｈ6 と
Ｏ2 を用いたＣＶＤ法により約３５００オングストロー
ム堆積する。次に、第２の絶縁膜３としてＳｉ3 Ｎ
4 を、ＳｉＨ4 とＮＨ3 を用いたプラズマＣＶＤ法など
により約２０００オングストローム堆積する。次に第３
の絶縁膜４としてＳｉＯ2 を、Ｓｉ2 Ｈ6 とＯ2 を用い
たＣＶＤ法により約３０００オングストローム堆積す
る。
上に、第１の絶縁膜２としてＳｉＯ2 を、Ｓｉ2 Ｈ6 と
Ｏ2 を用いたＣＶＤ法により約３５００オングストロー
ム堆積する。次に、第２の絶縁膜３としてＳｉ3 Ｎ
4 を、ＳｉＨ4 とＮＨ3 を用いたプラズマＣＶＤ法など
により約２０００オングストローム堆積する。次に第３
の絶縁膜４としてＳｉＯ2 を、Ｓｉ2 Ｈ6 とＯ2 を用い
たＣＶＤ法により約３０００オングストローム堆積す
る。
【００２１】次に、図２に示すように、リソグラフィ法
によるパターニングと、反応性イオンエッチング（ＲＩ
Ｅ）法やダウンフローエッング法などによる異方性エッ
チングにより、第１の絶縁膜２と第２の絶縁膜３と第３
の絶縁膜４を貫通した開口部を形成する。エッチングガ
スとして、ＮＦ3 （流量１００ｓｃｃｍ）とＣｌ2 （流
量２０ｓｃｃｍ）を用いることにより、ＳｉＯ2 とＳｉ
3 Ｎ4 を等速エッチングすることが可能となり、図２に
示すような形状で開口部を作成することができる。開口
部の幅は０．３５μｍとする。
によるパターニングと、反応性イオンエッチング（ＲＩ
Ｅ）法やダウンフローエッング法などによる異方性エッ
チングにより、第１の絶縁膜２と第２の絶縁膜３と第３
の絶縁膜４を貫通した開口部を形成する。エッチングガ
スとして、ＮＦ3 （流量１００ｓｃｃｍ）とＣｌ2 （流
量２０ｓｃｃｍ）を用いることにより、ＳｉＯ2 とＳｉ
3 Ｎ4 を等速エッチングすることが可能となり、図２に
示すような形状で開口部を作成することができる。開口
部の幅は０．３５μｍとする。
【００２２】次に、図３に示すように、ＲＩＥ法やダウ
ンフローエッチング法による等方性エッチングにより、
第２の絶縁膜３のみを選択的にサイドエッチングする。
エッチングガスとして、ＮＦ3 （流量１００ｓｃｃｍ）
とＣｌ2 （流量６０ｓｃｃｍ）を用いることにより、Ｓ
ｉ3 Ｎ4 のみを選択エッチングすることが可能となり、
図３に示すような形状を作成することができる。
ンフローエッチング法による等方性エッチングにより、
第２の絶縁膜３のみを選択的にサイドエッチングする。
エッチングガスとして、ＮＦ3 （流量１００ｓｃｃｍ）
とＣｌ2 （流量６０ｓｃｃｍ）を用いることにより、Ｓ
ｉ3 Ｎ4 のみを選択エッチングすることが可能となり、
図３に示すような形状を作成することができる。
【００２３】次に図４に示すように、通常のスパッタ法
によりタングステンシリサイド（ＷＳｉ）膜５（厚さ１
２００オングストローム）を全面に堆積する。このＷＳ
ｉ膜５は、ゲート電極の熱的安定性および信頼性を向上
させる役割をはたす。ＷＳｉ膜５は、第３の絶縁膜４の
開口部を通して、ＧａＡｓ基板上にも約３００オングス
トローム堆積し、ゲート電極の脚部が形成される。第３
の絶縁膜４がコリメータの役割をするため、第１の絶縁
膜２の開口部に、オーバーハング形状になることなく均
一に堆積でき、そのためクラックが発生することもな
い。
によりタングステンシリサイド（ＷＳｉ）膜５（厚さ１
２００オングストローム）を全面に堆積する。このＷＳ
ｉ膜５は、ゲート電極の熱的安定性および信頼性を向上
させる役割をはたす。ＷＳｉ膜５は、第３の絶縁膜４の
開口部を通して、ＧａＡｓ基板上にも約３００オングス
トローム堆積し、ゲート電極の脚部が形成される。第３
の絶縁膜４がコリメータの役割をするため、第１の絶縁
膜２の開口部に、オーバーハング形状になることなく均
一に堆積でき、そのためクラックが発生することもな
い。
【００２４】次に図５に示すように、バッファードフッ
酸により第３の絶縁膜４のみを除去する。そのとき同時
に第３の絶縁膜４上の余分なＷＳｉ膜もリフトオフされ
る。Ｓｉ3 Ｎ4 のエッチング速度はＳｉＯ2 と比較して
非常に小さいため、第３の絶縁膜４のみを除去すること
が可能である。
酸により第３の絶縁膜４のみを除去する。そのとき同時
に第３の絶縁膜４上の余分なＷＳｉ膜もリフトオフされ
る。Ｓｉ3 Ｎ4 のエッチング速度はＳｉＯ2 と比較して
非常に小さいため、第３の絶縁膜４のみを除去すること
が可能である。
【００２５】次に図６に示すように、Ｔｉ層６（厚さ２
００オングストローム）およびＡｕ層７（厚さ１００オ
ングストローム）を、スパッタ法あるいは電子ビーム蒸
着法などにより堆積する。Ｔｉ膜６は、Ａｕ膜７と下地
膜との密着性を向上させる役割をはたす。
００オングストローム）およびＡｕ層７（厚さ１００オ
ングストローム）を、スパッタ法あるいは電子ビーム蒸
着法などにより堆積する。Ｔｉ膜６は、Ａｕ膜７と下地
膜との密着性を向上させる役割をはたす。
【００２６】次に図７に示すように、表面が平坦になる
ようにフォトレジスト８を塗布する。
ようにフォトレジスト８を塗布する。
【００２７】次に図８に示すように、フォトレジスト８
とＴｉ層６とＡｕ層７をＡｒを用いたイオンミリング法
によりエッチバックし、開口部のみにＴｉ層６およびＡ
ｕ層７を残した後、フォトレジスト８を除去する。
とＴｉ層６とＡｕ層７をＡｒを用いたイオンミリング法
によりエッチバックし、開口部のみにＴｉ層６およびＡ
ｕ層７を残した後、フォトレジスト８を除去する。
【００２８】次に図９に示すように、無電解金めっき法
により、Ａｕ膜７を下地膜として無電解金めっき膜９を
堆積し、ゲート電極の翼部分を形成する。無電解金めっ
きは、例えば亜硫酸金をヒドラジンで還元することによ
って行い、下地のＡｕ層７上にのみＡｕを選択的に堆積
できる。液温６０℃で、６０分のめっきにより、約０．
５μｍのＡｕが堆積し、図に示すような形状に堆積す
る。
により、Ａｕ膜７を下地膜として無電解金めっき膜９を
堆積し、ゲート電極の翼部分を形成する。無電解金めっ
きは、例えば亜硫酸金をヒドラジンで還元することによ
って行い、下地のＡｕ層７上にのみＡｕを選択的に堆積
できる。液温６０℃で、６０分のめっきにより、約０．
５μｍのＡｕが堆積し、図に示すような形状に堆積す
る。
【００２９】最後に図１０に示すように、ＮＦ3 とＣｌ
2 を用いたＲＩＥ法により、無電解金めっき膜９をマス
クとして第２の絶縁膜３と第１の絶縁膜２をエッチング
除去し、ＧａＡｓ基板１を露出させる。
2 を用いたＲＩＥ法により、無電解金めっき膜９をマス
クとして第２の絶縁膜３と第１の絶縁膜２をエッチング
除去し、ＧａＡｓ基板１を露出させる。
【００３０】以上述べた工程により、ゲート長０．３５
μｍの微細ゲートを、コリメートスパッタ法を用いるこ
となく製造できる。このゲートはＴ型の断面構造を有し
ており、ゲート長を短くできると同時に翼部分の厚いＡ
ｕ層によりゲート抵抗を下げることができる。
μｍの微細ゲートを、コリメートスパッタ法を用いるこ
となく製造できる。このゲートはＴ型の断面構造を有し
ており、ゲート長を短くできると同時に翼部分の厚いＡ
ｕ層によりゲート抵抗を下げることができる。
【００３１】本発明の実施例においては、第１および第
２の絶縁膜として、ＳｉＯ2 とＳｉ3 Ｎ4 を用いたが、
窒化酸化シリコン（ＳｉＯＮ）など他の絶縁膜を組み合
わせてもよい。また、バリアメタルとしてＷＳｉを用い
たが、モリブデン（Ｍｏ）、チタンタングステン（Ｔｉ
Ｗ）や窒化チタン（ＴｉＮ）を用いてもよい。また、電
極金属として無電解めっき法によるＡｕを用いたが、無
電解めっき法による白金（Ｐｔ）や銀（Ａｇ）や銅（Ｃ
ｕ）など、他の金属を用いてもよい。また、これらの金
属をスパッタ法で堆積した後、リソブラフィ法とドライ
エッチング法により加工して電極を形成してもよい。
２の絶縁膜として、ＳｉＯ2 とＳｉ3 Ｎ4 を用いたが、
窒化酸化シリコン（ＳｉＯＮ）など他の絶縁膜を組み合
わせてもよい。また、バリアメタルとしてＷＳｉを用い
たが、モリブデン（Ｍｏ）、チタンタングステン（Ｔｉ
Ｗ）や窒化チタン（ＴｉＮ）を用いてもよい。また、電
極金属として無電解めっき法によるＡｕを用いたが、無
電解めっき法による白金（Ｐｔ）や銀（Ａｇ）や銅（Ｃ
ｕ）など、他の金属を用いてもよい。また、これらの金
属をスパッタ法で堆積した後、リソブラフィ法とドライ
エッチング法により加工して電極を形成してもよい。
【００３２】さらには膜の堆積方法やエッチング方法な
どは、ここに示した方法による必要はない。例えば有機
金属化学的気相成長（ＭＯＣＶＤ）法やイオンビームデ
ポジション法による金属膜の堆積や、化学的機械研磨
（ＣＭＰ）法による平坦化および不要な絶縁膜や金属膜
の除去などの技術と組み合わせることが可能である。
どは、ここに示した方法による必要はない。例えば有機
金属化学的気相成長（ＭＯＣＶＤ）法やイオンビームデ
ポジション法による金属膜の堆積や、化学的機械研磨
（ＣＭＰ）法による平坦化および不要な絶縁膜や金属膜
の除去などの技術と組み合わせることが可能である。
【００３３】次に本発明の第２の実施例として、口径
０．５μｍのコンタクトホールを有する金属配線の製造
方法について、図１１〜図１８を参照して説明する。図
１１〜図１８は、本発明の実施例を説明するための、工
程順に示したコンタクトホールを有する金属配線の模式
断面図である。
０．５μｍのコンタクトホールを有する金属配線の製造
方法について、図１１〜図１８を参照して説明する。図
１１〜図１８は、本発明の実施例を説明するための、工
程順に示したコンタクトホールを有する金属配線の模式
断面図である。
【００３４】まず、図１１に示すように、ＧａＡｓ基板
１０上に、金ゲルマニウム（１０００オングストロー
ム）／ニッケル（３００オングストローム）（ＡｕＧｅ
／Ｎｉ）層１１を電子ビーム蒸着法により堆積し、４５
０℃で５分間アニールすることによりオーミック電極を
形成する。オーミック電極のパターニングはフォトレジ
ストを用いたリソグラフィ法とリフトオフ法によって行
う。次に、第１の絶縁膜１２としてＳｉＯ2 を、Ｓｉ2
Ｈ6 とＯ2 を用いたＣＶＤ法により約５０００オングス
トローム堆積する。次に、第２の絶縁膜１３としてＳｉ
3 Ｎ4 を、ＳｉＨ4 とＮＨ3 を用いたプラズマＣＶＤ法
などにより約２０００オングストローム堆積する。次に
第３の絶縁膜１４としてＳｉＯ2 を、Ｓｉ2 Ｈ6 とＯ2
を用いたＣＶＤ法により約３０００オングストローム堆
積する。
１０上に、金ゲルマニウム（１０００オングストロー
ム）／ニッケル（３００オングストローム）（ＡｕＧｅ
／Ｎｉ）層１１を電子ビーム蒸着法により堆積し、４５
０℃で５分間アニールすることによりオーミック電極を
形成する。オーミック電極のパターニングはフォトレジ
ストを用いたリソグラフィ法とリフトオフ法によって行
う。次に、第１の絶縁膜１２としてＳｉＯ2 を、Ｓｉ2
Ｈ6 とＯ2 を用いたＣＶＤ法により約５０００オングス
トローム堆積する。次に、第２の絶縁膜１３としてＳｉ
3 Ｎ4 を、ＳｉＨ4 とＮＨ3 を用いたプラズマＣＶＤ法
などにより約２０００オングストローム堆積する。次に
第３の絶縁膜１４としてＳｉＯ2 を、Ｓｉ2 Ｈ6 とＯ2
を用いたＣＶＤ法により約３０００オングストローム堆
積する。
【００３５】次に、図１２に示すように、リソブラフィ
法によるパターニングと、反応性イオンエッチング（Ｒ
ＩＥ）法やダウンフローエッチング法などによる異方性
エッチングにより、第１の絶縁膜２と第２の絶縁膜３と
第３の絶縁膜４を貫通した開口部を形成する。エッチン
グガスとして、ＮＦ3 （流量１００ｓｃｃｍ）とＣｌ2
（流量２０ｓｃｃｍ）を用いることにより、ＳｉＯ2 と
Ｓｉ3 Ｎ4 を等速エッチングすることが可能となり、図
に示すような形状で開口部を作成することができる。開
口部の口径は０．５μｍとする。
法によるパターニングと、反応性イオンエッチング（Ｒ
ＩＥ）法やダウンフローエッチング法などによる異方性
エッチングにより、第１の絶縁膜２と第２の絶縁膜３と
第３の絶縁膜４を貫通した開口部を形成する。エッチン
グガスとして、ＮＦ3 （流量１００ｓｃｃｍ）とＣｌ2
（流量２０ｓｃｃｍ）を用いることにより、ＳｉＯ2 と
Ｓｉ3 Ｎ4 を等速エッチングすることが可能となり、図
に示すような形状で開口部を作成することができる。開
口部の口径は０．５μｍとする。
【００３６】次に、図１３に示すように、ＲＩＥ法やダ
ウンフローエッチング法による等方性エッチングによ
り、第２の絶縁膜１３のみを選択的にサイドエッチング
する。エッチングガスとして、ＮＦ3 （流量１００ｓｃ
ｃｍ）とＣｌ2 （流量６０ｓｃｃｍ）を用いることによ
り、Ｓｉ3 Ｎ4 のみを選択エッチングすることが可能と
なり、図１３に示すような形状を作成することができ
る。
ウンフローエッチング法による等方性エッチングによ
り、第２の絶縁膜１３のみを選択的にサイドエッチング
する。エッチングガスとして、ＮＦ3 （流量１００ｓｃ
ｃｍ）とＣｌ2 （流量６０ｓｃｃｍ）を用いることによ
り、Ｓｉ3 Ｎ4 のみを選択エッチングすることが可能と
なり、図１３に示すような形状を作成することができ
る。
【００３７】次に図１４に示すように、スパッタ法によ
りＴｉ膜１５（厚さ１５００オングストローム）とＰｔ
膜１６（厚さ１５００オングストローム）を順に全面に
堆積する。このＴｉ膜は配線金属と下地層の密着性を向
上させる役割を果たし、Ｐｔ膜は、配線の熱的安定性お
よび信頼性を向上させる役割をはたす。Ｔｉ膜１５とＰ
ｔ膜１６は、第３の絶縁膜１４の開口部を通して、Ａｕ
Ｇｅ／Ｎｉ電極１１上にも堆積し、Ｔｉ（厚さ５００オ
ングストローム）／Ｐｔ（厚さ５００オングストロー
ム）のバリア層が形成される。第３の絶縁膜１４がコリ
メータの役割をするため、第１の絶縁膜１２の開口部
に、オーバーハング形状になることなく堆積でき、クラ
ックが入ることもない。
りＴｉ膜１５（厚さ１５００オングストローム）とＰｔ
膜１６（厚さ１５００オングストローム）を順に全面に
堆積する。このＴｉ膜は配線金属と下地層の密着性を向
上させる役割を果たし、Ｐｔ膜は、配線の熱的安定性お
よび信頼性を向上させる役割をはたす。Ｔｉ膜１５とＰ
ｔ膜１６は、第３の絶縁膜１４の開口部を通して、Ａｕ
Ｇｅ／Ｎｉ電極１１上にも堆積し、Ｔｉ（厚さ５００オ
ングストローム）／Ｐｔ（厚さ５００オングストロー
ム）のバリア層が形成される。第３の絶縁膜１４がコリ
メータの役割をするため、第１の絶縁膜１２の開口部
に、オーバーハング形状になることなく堆積でき、クラ
ックが入ることもない。
【００３８】次に図１５に示すように、バッファードフ
ッ酸により第２の絶縁膜１４のみを除去する。そのとき
同時に第２の絶縁膜１４上の余分なＴｉ膜１５とＰｔ膜
１６もリフトオフされる。ＳｉＯ2 に比較してＳｉ3 Ｎ
4 のエッチング速度は非常に小さいため、第３の絶縁膜
１４のみを除去することが可能である。
ッ酸により第２の絶縁膜１４のみを除去する。そのとき
同時に第２の絶縁膜１４上の余分なＴｉ膜１５とＰｔ膜
１６もリフトオフされる。ＳｉＯ2 に比較してＳｉ3 Ｎ
4 のエッチング速度は非常に小さいため、第３の絶縁膜
１４のみを除去することが可能である。
【００３９】次に図１６に示すように、ＲＩＥ法やダウ
ンフローエッチング法により、第２の絶縁膜１３のみを
選択的にエッチング除去する。エッチングガスとして、
ＮＦ3 （流量１００ｓｃｃｍ）とＣｌ2 （流量６０ｓｃ
ｃｍ）を用いることにより、Ｓｉ3 Ｎ4 のみを選択エッ
チングすることが可能である。
ンフローエッチング法により、第２の絶縁膜１３のみを
選択的にエッチング除去する。エッチングガスとして、
ＮＦ3 （流量１００ｓｃｃｍ）とＣｌ2 （流量６０ｓｃ
ｃｍ）を用いることにより、Ｓｉ3 Ｎ4 のみを選択エッ
チングすることが可能である。
【００４０】次に図１７に示すように、配線金属として
Ａｕ層１７（厚さ４０００オングストローム）を、スパ
ッタ法などにより堆積する。Ｔｉ層１５とＰｔ層１６が
均一に堆積され、オーバーハング形状になっていないた
め、Ａｕ層１７を被覆性よく埋め込むことができる。
Ａｕ層１７（厚さ４０００オングストローム）を、スパ
ッタ法などにより堆積する。Ｔｉ層１５とＰｔ層１６が
均一に堆積され、オーバーハング形状になっていないた
め、Ａｕ層１７を被覆性よく埋め込むことができる。
【００４１】最後に図１８に示すように、リソグラフィ
法とＣｌ2 とＡｒを用いたＲＩＥ法により、Ａｕ層１７
とＰｔ層１６とＴｉ層１５を加工し、金属配線を形成す
る。
法とＣｌ2 とＡｒを用いたＲＩＥ法により、Ａｕ層１７
とＰｔ層１６とＴｉ層１５を加工し、金属配線を形成す
る。
【００４２】本発明の実施例においては、バリアメタル
としてＰｔ層を用いたが、ＴｉＮやＴｉＷなどの他の金
属でも良い。配線金属としては、Ａｕではなく、Ａｌや
Ｃｕなどの他の金属を用いて、高温スパッタ法、リフロ
ースパッタ法、高圧スパッタ法、ＭＯＣＶＤ法などでホ
ールを埋め込んでもよい。また、第１および第２の絶縁
膜として、ＳｉＯ2 とＳｉ3 Ｎ4 を用いたが、ＳｉＯＮ
など他の絶縁膜を組み合わせてもよい。オーミック電極
もＡｕＧｅ／Ｎｉ以外のＧｅＮｉなどの金属を用いるこ
とも可能である。
としてＰｔ層を用いたが、ＴｉＮやＴｉＷなどの他の金
属でも良い。配線金属としては、Ａｕではなく、Ａｌや
Ｃｕなどの他の金属を用いて、高温スパッタ法、リフロ
ースパッタ法、高圧スパッタ法、ＭＯＣＶＤ法などでホ
ールを埋め込んでもよい。また、第１および第２の絶縁
膜として、ＳｉＯ2 とＳｉ3 Ｎ4 を用いたが、ＳｉＯＮ
など他の絶縁膜を組み合わせてもよい。オーミック電極
もＡｕＧｅ／Ｎｉ以外のＧｅＮｉなどの金属を用いるこ
とも可能である。
【００４３】以上説明したように、本発明の実施例によ
る微細電極および金属配線の製造方法においては、トレ
ンチ或いはホール内部でのバリアメタルの膜厚の均一性
が向上し、クラックの発生が抑制される。さらに、バリ
アメタルがオーバーハング形状に堆積することがないた
め、次の工程でＡｕなどの電極金属や配線金属を被覆性
よく埋め込むことができ、電気抵抗が増大し、信頼性が
低下するという問題を抑制できる。
る微細電極および金属配線の製造方法においては、トレ
ンチ或いはホール内部でのバリアメタルの膜厚の均一性
が向上し、クラックの発生が抑制される。さらに、バリ
アメタルがオーバーハング形状に堆積することがないた
め、次の工程でＡｕなどの電極金属や配線金属を被覆性
よく埋め込むことができ、電気抵抗が増大し、信頼性が
低下するという問題を抑制できる。
【００４４】したがって、本発明により、ゲート長０．
５μｍ以下の高信頼性微細ゲートおよび直径０．５μｍ
以下の高信頼性微細コンタクトホールやスルーホールを
有するＭＥＳＦＥＴやＨＪＦＥＴを、コリメートスパッ
タ法を用いることなく、通常のスパッタ法により形成で
きる。したがって、コリメートスパッタ装置からのゴミ
の発生の問題が無くなり、コストやスループットが改善
される。
５μｍ以下の高信頼性微細ゲートおよび直径０．５μｍ
以下の高信頼性微細コンタクトホールやスルーホールを
有するＭＥＳＦＥＴやＨＪＦＥＴを、コリメートスパッ
タ法を用いることなく、通常のスパッタ法により形成で
きる。したがって、コリメートスパッタ装置からのゴミ
の発生の問題が無くなり、コストやスループットが改善
される。
【００４５】
【発明の効果】以上説明したように本発明によれば、金
属膜にクラックが発生することがなく、かつ金属膜の被
覆率を低下させることがなく、金属膜を微細トレンチに
コリメートスパッタ法を用いることなく埋め込む微細ト
レンチの埋め込み方法を得ることができる。
属膜にクラックが発生することがなく、かつ金属膜の被
覆率を低下させることがなく、金属膜を微細トレンチに
コリメートスパッタ法を用いることなく埋め込む微細ト
レンチの埋め込み方法を得ることができる。
【００４６】更に本発明によれば、金属電極膜にクラッ
クが発生することがなく、かつ金属電極膜の被覆率を低
下させることがなく、金属電極膜を微細トレンチにコリ
メートスパッタ法を用いることなく埋め込むことによ
り、微細電極を製造する微細電極の製造方法を得ること
ができる。
クが発生することがなく、かつ金属電極膜の被覆率を低
下させることがなく、金属電極膜を微細トレンチにコリ
メートスパッタ法を用いることなく埋め込むことによ
り、微細電極を製造する微細電極の製造方法を得ること
ができる。
【００４７】また本発明によれば、金属膜にクラックが
発生することがなく、かつ金属膜の被覆率を低下させる
ことがなく、金属膜を微細ホールにコリメートスパッタ
法を用いることなく埋め込む微細ホールの埋め込み方法
を得ることができる。
発生することがなく、かつ金属膜の被覆率を低下させる
ことがなく、金属膜を微細ホールにコリメートスパッタ
法を用いることなく埋め込む微細ホールの埋め込み方法
を得ることができる。
【００４８】更に本発明によれば、金属配線膜にクラッ
クが発生することがなく、かつ金属配線膜の被覆率を低
下させることがなく、金属配線膜を微細トレンチにコリ
メートスパッタ法を用いることなく埋め込むことによ
り、微細金属配線を製造する微細金属配線の製造方法を
得ることができる。
クが発生することがなく、かつ金属配線膜の被覆率を低
下させることがなく、金属配線膜を微細トレンチにコリ
メートスパッタ法を用いることなく埋め込むことによ
り、微細金属配線を製造する微細金属配線の製造方法を
得ることができる。
【図１】本発明の第１の実施例における第１の工程を説
明するための微細ゲート電極模式断面図である。
明するための微細ゲート電極模式断面図である。
【図２】本発明の第１の実施例における第２の工程を説
明するための微細ゲート電極模式断面図である。
明するための微細ゲート電極模式断面図である。
【図３】本発明の第１の実施例における第３の工程を説
明するための微細ゲート電極模式断面図である。
明するための微細ゲート電極模式断面図である。
【図４】本発明の第１の実施例における第４の工程を説
明するための微細ゲート電極模式断面図である。
明するための微細ゲート電極模式断面図である。
【図５】本発明の第１の実施例における第５の工程を説
明するための微細ゲート電極模式断面図である。
明するための微細ゲート電極模式断面図である。
【図６】本発明の第１の実施例における第６の工程を説
明するための微細ゲート電極模式断面図である。
明するための微細ゲート電極模式断面図である。
【図７】本発明の第１の実施例における第７の工程を説
明するための微細ゲート電極模式断面図である。
明するための微細ゲート電極模式断面図である。
【図８】本発明の第１の実施例における第８の工程を説
明するための微細ゲート電極模式断面図である。
明するための微細ゲート電極模式断面図である。
【図９】本発明の第１の実施例における第９の工程を説
明するための微細ゲート電極模式断面図である。
明するための微細ゲート電極模式断面図である。
【図１０】本発明の第１の実施例における第１０の工程
を説明するための微細ゲート電極模式断面図である。
を説明するための微細ゲート電極模式断面図である。
【図１１】本発明の第２の実施例における第１の工程を
説明するための微細ホールを有する金属配線の模式断面
図である。
説明するための微細ホールを有する金属配線の模式断面
図である。
【図１２】本発明の第２の実施例における第２の工程を
説明するための微細ホールを有する金属配線の模式断面
図である。
説明するための微細ホールを有する金属配線の模式断面
図である。
【図１３】本発明の第２の実施例における第３の工程を
説明するための微細ホールを有する金属配線の模式断面
図である。
説明するための微細ホールを有する金属配線の模式断面
図である。
【図１４】本発明の第２の実施例における第４の工程を
説明するための微細ホールを有する金属配線の模式断面
図である。
説明するための微細ホールを有する金属配線の模式断面
図である。
【図１５】本発明の第２の実施例における第５の工程を
説明するための微細ホールを有する金属配線の模式断面
図である。
説明するための微細ホールを有する金属配線の模式断面
図である。
【図１６】本発明の第２の実施例における第６の工程を
説明するための微細ホールを有する金属配線の模式断面
図である。
説明するための微細ホールを有する金属配線の模式断面
図である。
【図１７】本発明の第２の実施例における第７の工程を
説明するための微細ホールを有する金属配線の模式断面
図である。
説明するための微細ホールを有する金属配線の模式断面
図である。
【図１８】本発明の第２の実施例における第８の工程を
説明するための微細ホールを有する金属配線の模式断面
図である。
説明するための微細ホールを有する金属配線の模式断面
図である。
【図１９】従来の微細トレンチ或いはホールの埋め込み
方法を説明するための微細トレンチ或いはホールの模式
断面図である。
方法を説明するための微細トレンチ或いはホールの模式
断面図である。
１ ＧａＡｓ基板 ２ 第１の絶縁膜 ３ 第２の絶縁膜 ４ 第３の絶縁膜 ５ ＷＳｉ膜 ６ Ｔｉ層 ７ Ａｕ層 ８ フォトレジスト ９ 無電解Ａｕめっき層 １０ ＧａＡｓ基板 １１ ＡｕＧｅ／Ｎｉ電極 １２ 第１の絶縁膜 １３ 第２の絶縁膜 １４ 第３の絶縁膜 １５ Ｔｉ層 １６ Ｐｔ層 １７ Ａｕ層 １８ ＧａＡｓ基板 １９ 絶縁膜 ２０ バリアメタル ２１ 電極金属 ２２ クラック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ｄ
Claims (4)
- 【請求項１】 半導体基板上に第１の絶縁膜を堆積する
工程と、前記第１の絶縁膜上に第２の絶縁膜を堆積する
工程と、前記第２の絶縁膜上に第３の絶縁膜を堆積する
工程と、前記第１、前記第２、及び前記第３の絶縁膜を
貫通するトレンチを形成する工程と、前記トレンチの内
部の前記第２の絶縁膜を選択的にサイドエッチングする
工程と、前記トレンチの内部に金属膜を堆積する工程
と、第３の絶縁膜を除去する工程とを、含むことを特徴
とする微細トレンチの埋め込み方法。 - 【請求項２】 半導体基板上に第１の絶縁膜を堆積する
工程と、前記第１の絶縁膜上に第２の絶縁膜を堆積する
工程と、前記第２の絶縁膜上に第３の絶縁膜を堆積する
工程と、前記第１、前記第２、及び前記第３の絶縁膜を
貫通するトレンチを形成する工程と、前記トレンチの内
部の前記第２の絶縁膜を選択的にサイドエッチングする
工程と、前記トレンチの内部に金属電極膜を堆積する工
程と、第３の絶縁膜を除去する工程とを、含むことを特
徴とする微細電極の製造方法。 - 【請求項３】 半導体基板上に第１の絶縁膜を堆積する
工程と、前記第１の絶縁膜上に第２の絶縁膜を堆積する
工程と、前記第２の絶縁膜上に第３の絶縁膜を堆積する
工程と、前記第１、前記第２、及び前記第３の絶縁膜を
貫通するホールを形成する工程と、前記ホールの内部の
前記第２の絶縁膜を選択的にサイドエッチングする工程
と、前記ホールの内部に金属膜を堆積する工程と、第３
の絶縁膜を除去する工程とを、含むことを特徴とする微
細ホールの埋め込み方法。 - 【請求項４】 半導体基板上に第１の絶縁膜を堆積する
工程と、前記第１の絶縁膜上に第２の絶縁膜を堆積する
工程と、前記第２の絶縁膜上に第３の絶縁膜を堆積する
工程と、前記第１、前記第２、及び前記第３の絶縁膜を
貫通するホールを形成する工程と、前記ホールの内部の
前記第２の絶縁膜を選択的にサイドエッチングする工程
と、前記ホールの内部に金属配線膜を堆積する工程と、
第３の絶縁膜を除去する工程とを、含むことを特徴とす
る微細金属配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5847795A JP2663902B2 (ja) | 1995-03-17 | 1995-03-17 | 微細トレンチの埋め込み方法、微細電極の製造方法、微細ホールの埋め込み方法、及び微細金属配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5847795A JP2663902B2 (ja) | 1995-03-17 | 1995-03-17 | 微細トレンチの埋め込み方法、微細電極の製造方法、微細ホールの埋め込み方法、及び微細金属配線の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255764A JPH08255764A (ja) | 1996-10-01 |
| JP2663902B2 true JP2663902B2 (ja) | 1997-10-15 |
Family
ID=13085525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5847795A Expired - Fee Related JP2663902B2 (ja) | 1995-03-17 | 1995-03-17 | 微細トレンチの埋め込み方法、微細電極の製造方法、微細ホールの埋め込み方法、及び微細金属配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663902B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969425A (en) * | 1997-09-05 | 1999-10-19 | Advanced Micro Devices, Inc. | Borderless vias with CVD barrier layer |
| KR100365642B1 (ko) * | 2000-10-30 | 2002-12-26 | 삼성전자 주식회사 | 접촉창을 갖는 반도체 장치의 제조 방법 |
| US7335588B2 (en) * | 2005-04-15 | 2008-02-26 | International Business Machines Corporation | Interconnect structure and method of fabrication of same |
| JP6091453B2 (ja) * | 2014-02-28 | 2017-03-08 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 |
| US9831238B2 (en) | 2014-05-30 | 2017-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including insulating film having opening portion and conductive film in the opening portion |
-
1995
- 1995-03-17 JP JP5847795A patent/JP2663902B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08255764A (ja) | 1996-10-01 |
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